JPH06350074A

JPH06350074A - 半導体回路設計支援装置

Info

Publication number: JPH06350074A
Application number: JP5187846A
Authority: JP
Inventors: Yasunori Nakada; 康則中田; Satoshi Tanaka; 聡田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-04-13
Filing date: 1993-07-29
Publication date: 1994-12-22

Abstract

(57)【要約】（修正有）【目的】不純物注入型ＭＥＳＦＥＴ、およびＬ・Ｃ・
Ｒからなる半導体回路において、デバイス解析から回路
解析までの一体的な設計環境を構築する。【構成】デバイス構造・動作条件の入力2801、2802、
デバイス解析2803、デバイス特性の出力・保持2804a、2
804b、回路情報の入力2805、回路解析2806、回路特性の
出力・保持2807a、2807b、入力データのフィードバック
処理2808a、2808bの各処理装置からなる。物理構造情
報、不純物濃度情報及び動作条件からトランジスタの室
乏層形状を含む動作状態を求め、高周波回路応答特性を
得て、高効率なデバイス解析を行う。また、デバイス解
析及び回路解析、最適化の処理を一体化し、さらに出力
情報を集中させて視覚化することにより、情報の認識が
しやすい一元的な設計環境を構築する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体を用いた電子回路
の設計支援装置に係り、特に高周波帯で用いられるショ
ットキー障壁型電界効果トランジスタ（ＭＥＳＦＥＴ）
およびそれを用いた高周波回路に適用される高効率・高
精度な解析・設計支援装置に関する。

【０００２】

【従来の技術】砒化ガリウムを用いた電界効果トランジ
スタ（ＭＥＳＦＥＴ）は現在移動無線端末や衛星搭載機
器などマイクロ波およびミリ波通信機器における中心デ
バイスとして使用されている。また、最近では、このＭ
ＥＳＦＥＴを形成する基板上に、抵抗・インダクタンス
・キャパシタンスなどを共に集積した、いわゆるマイク
ロ波モノリシック集積回路（ＭＭＩＣ）化技術に関する
研究も盛んである。

【０００３】このＭＥＳＦＥＴ、あるいはＭＭＩＣの高
周波領域での性能を十分に引き出したり、あるいは信頼
性を高めるためには、実際にデバイスを作製してノウハ
ウを蓄積することはもちろんであるが、数値解析による
事前の十分な検討が不可欠である。特に、砒化ガリウム
のような化合物半導体を基板材料とする場合において
は、シリコンに比べて材料が非常に高価であり（コスト
上の問題点）、実際にデバイスを作製して動作特性を評
価・検討し、作製パラメータを修正して再度作製するま
での一連の繰返しに数ヶ月を要する（時間的な問題点）
など、さまざまな項目からの効率化の検討が必要であ
る。このため、コストおよび時間の節約の観点から作製
パラメータの絞り込みが必要であり、数値解析技術の必
要性が次第に高まりつつある。

【０００４】ＭＭＩＣを設計しようとする場合、ＭＥＳ
ＦＥＴ単独ではなく、他の素子を共に集積するための制
約の下で高性能化を図ることが必須であり、共に集積す
るべき他の素子との一体的な解析・設計が必要になる。
しかし、他の素子が受動素子であるのに対し、ＭＥＳＦ
ＥＴは非線形動作をする能動素子であり、解析・設計の
作業も大きな割合を占めるため、この部分の効率化を第
一に考える必要がある。

【０００５】ＭＥＳＦＥＴの動作特性を数値解析する計
算手順としては、半導体領域の中で成立する以下の式を
連立させて解くものが知られている。

【０００６】

【数１】

【０００７】

【数２】

【０００８】

【数３】

【０００９】これらの方程式を用いて半導体デバイス解
析を行う数値解析技術に関しては、例えば「サイベルヘ
ル：”アナラシスアンドシミュレーションオヴ
セミコンダクターデバイセズ”、シュプリンガー−ベ
ルラグ社、１９８４年．（S.Seiberherr:"Analysis and
Simulation of Semiconductor Devices",Springer-Ver
lag (1984).）」に詳細に記述されている。この半導体
デバイス解析の手順としては、主に（１）半導体の物理
構造と不純物分布、および印加バイアス電圧などの動作
条件を入力する段階、（２）入力データと離散化用格子
点の生成情報に基づき、数値解析用の格子点を生成、各
格子点における不純物濃度情報などを設定する段階、
（３）半導体内部での電位分布を表す数１、電子および
正孔の分布を表す数２、数３を離散化、行列方程式を生
成する段階、（４）得られた結果を出力する段階、から
構成される。

【００１０】この半導体デバイス解析法は、離散化用格
子点を必要に応じて細かく設定することにより、所望の
精度で解を求めることができると言う特長がある。反
面、設定した格子点の数に対応する次元の行列方程式を
解くことになるため、この行列方程式を格納するための
記憶容量と、解くための時間が膨大になる。このこと
は、大規模な計算機の利用を必要とし、設計時に設定す
るパラメータの組合せの自由度を制限する方向に働く。
一方、ＭＥＳＦＥＴと共にＭＭＩＣを構成する抵抗・イ
ンダクタンス・キャパシタンスの数は高々数個から数十
個程度であり、ＭＥＳＦＥＴの動作特性を得た後のＭＭ
ＩＣ回路解析・設計の計算負荷は比較的小さく、パーソ
ナルコンピュータあるいはワークステーションなどの小
型の計算機で十分対応できる。

【００１１】このため、デバイス単体での解析・設計の
効率を上げるべく、あるいはデバイス単体から回路規模
まで一連の設計環境を提供すべく、出来るだけ効率的な
デバイスの数値解析および設計の計算手順とその実行装
置が必要である。この目的に対応すべく、ＭＥＳＦＥＴ
の半導体デバイス解析に関しては、１次元のデバイスモ
デルを用いた数値解析の計算手順が知られている。

【００１２】なお、ＭＥＳＦＥＴの動作層を形成する代
表的な方法には、半導体基板に不純物原子をドープして
積み上げていくエピタキシャル法と、半導体基板に不純
物原子やイオンを加速して注入する注入法があるが、従
来の１次元のデバイスモデルを用いた数値解析の計算手
順は、主にエピタキシャル法による動作層形成を前提に
したものである。

【００１３】以下、エピタキシャル法によるＭＥＳＦＥ
Ｔに対して、１次元のデバイスモデルに基づいた数値解
析の計算手順について説明する。この手法は、スタッツ
の２領域モデルと呼ばれており、例えば、「ピュセル
他：”シグナルズアンドノイズプロパティズオヴ
ガリウムアースナイドマイクロウェーヴフィー
ルドイフェクトトランジスターズ”，アドバンシズ
インエレクトロニクスアンドエレクトロンフ
ィジックス、アカデミックプレス社、第３８巻、第１
９５頁から第２６５頁、１９７５年．（R.A.Pucel,et a
l.:"Signalsand Noise Properties of Gallium Arsenid
e Microwave Field-Effect Transistors",Advances in
Electronics and Electron Physics,Academic Press,vo
l.38,pp.195-265 (1975).）」に詳細が記載されてい
る。

【００１４】図１は一般的なエピタキシャル型ＭＥＳＦ
ＥＴの構造断面図を示したものである。この構造は、動
作層と高濃度層を連続的にエピタキシャル成長させ、高
濃度層にリセスを設けて動作層を露出し、リセス内にゲ
ート電極を設けたものである。ここに、１０１…基板ま
たは半導体バッファ層、１０２…動作層領域、１０３…
ゲート電極、１０４Ｓ…ソース電極、１０４Ｄ…ドレイ
ン電極，１０５Ｓ…ソース電極側高濃度低抵抗層、１０
５Ｄ…ドレイン電極側高濃度低抵抗層、１０６…リセス
である。

【００１５】図１に示すエピタキシャル型ＭＥＳＦＥＴ
にゲートバイアス電圧とドレインバイアス電圧を印加し
た時の動作状態図を図２に示す。ここに、２０１…基板
または半導体バッファ層、２０２Ｃ…動作層の中でチャ
ネル（電流路）として働く領域、２０２Ｄ…動作層の中
で空乏化している領域、２０３…ゲート電極、２０５Ｓ
…ソース電極側高濃度低抵抗層、２０５Ｄ…ドレイン電
極側高濃度低抵抗層、２１１…加速領域、２１２…飽和
領域である。

【００１６】また、この解析モデルにおいては電子に印
加する電界の強度と電子の走行速度を表す関係式とし
て、図３に示す折れ線型の移動度モデルが仮定されてい
る。ここに、３０１…電子の走行速度が電界の強度に比
例する部分、３０２…電子の速度が電界の強度によらず
一定である部分である。

【００１７】各電極にバイアス電圧を印加することによ
ってゲート電極の直下にはキャリアが存在しない空乏層
領域２０２Ｄが形成される。図３に示す折れ線型移動度
モデルの３０１と３０２のそれぞれに対応して、この空
乏層領域２０２Ｄは、電子の走行速度が印加する電界の
強度に比例する加速領域２１１と電子の走行速度が一定
である飽和領域２１２の二つに分けることができる。加
速領域２１１においてはポアソン式に基づく電位分布、
飽和領域２１２においてはラプラス式に基づく電位分布
を仮定すると、加速領域２１１から算出されるドレイン
・ソース間電流と、飽和領域２１２から算出されるドレ
イン・ソース間電流とが相等しい値をとる条件は次式で
表現される。

【００１８】

【数４】

【００１９】

【数５】

【００２０】

【数６】

【００２１】ここで、

【００２２】

【数７】

【００２３】次に、加速領域２１１の電位分布と飽和領
域２１２の電位分布から求められる各領域端の電位差の
和が、ドレインバイアス電圧に等しい値をとる条件は次
式で表現される。

【００２４】

【数８】

【００２５】

【数９】

【００２６】ここで、

【００２７】

【数１０】

【００２８】従って、数４と数８を連立して解くことに
より、空乏層の形状（長さ、厚さ）を求めることができ
る。得られた空乏層の形状を基に、ドレイン・ソース間
電流を求めると、次式が得られる。

【００２９】

【数１１】

【００３０】ここで、

【００３１】

【数１２】

【００３２】次に、高周波特性を表すパラメータとして
重要な相互コンダクタンス、ドレインコンダクタンス、
ゲート・ソース間キャパシタンスを求める。これらは、
ＭＥＳＦＥＴの等価回路を表す図４において、所定の回
路パラメータに相当する。ここに、R_s、R_d、R_gはそれぞ
れソース、ドレイン、ゲート寄生抵抗、C_gsx、C_ds、C
_gdxはゲート・ソース間、ドレイン・ソース間、ゲート
・ドレイン間の電極間容量を表し、この解析の計算手順
には直接含まれない。また、R_iはフィッティングから等
価的に導入される内部抵抗であって経験的に定められる
ものである。また、C_gdはゲート・ドレイン間のフリン
ジング容量であり、空乏層形状から別途算出される寄生
容量である。

【００３３】まず、相互コンダクタンスは、ドレインバ
イアス電圧を一定にした時のゲートバイアス電圧に関す
るドレイン・ソース間電流の微分値として定義され、次
式で表現される。

【００３４】

【数１３】

【００３５】

【数１４】

【００３６】次に、ドレインコンダクタンスは、ゲート
バイアス電圧を一定にした時のドレインバイアス電圧に
関するドレイン・ソース間電流の微分値の逆数として定
義され、次式で表現される。

【００３７】

【数１５】

【００３８】

【数１６】

【００３９】さらに、ゲート・ソース間キャパシタンス
は、ゲート電極と動作層との境界面における電界の強度
を積分することによりゲート電極に蓄積される電荷を算
出し、この電荷の値をドレインバイアス電圧を一定にし
てゲートバイアス電圧で微分することによって得られ、
次式のようになる。

【００４０】

【数１７】

【００４１】

【数１８】

【００４２】

【数１９】

【００４３】

【数２０】

【００４４】

【数２１】

【００４５】ドレインバイアス電圧が非常に小さく、動
作チャネル領域内を走行する電子が飽和速度まで到達し
ない場合、図２の２１２の領域は消失する。この場合
は、まず、バイアス条件のみから空乏層の厚さを次式に
よって求める。

【００４６】

【数２２】

【００４７】次に、この空乏層の形状を基に、ドレイン
・ソース間電流を次式により求める。

【００４８】

【数２３】

【００４９】電子は飽和速度に到達しないので、電子の
飽和走行速度の代わりに、電子の最大走行速度を考え、
この速度に到達する電界の強度を次式で定義する。

【００５０】

【数２４】

【００５１】次に、高周波特性を表すパラメータに関し
ては、相互コンダクタンスは上記と同様の定義により、
次式で与えられる。

【００５２】

【数２５】

【００５３】

【数２６】

【００５４】ドレインコンダクタンスは次式で与えられ
る。

【００５５】

【数２７】

【００５６】

【数２８】

【００５７】これら数２５〜数２８はそれぞれ数１３〜
数１６と本質的に同等である。また、ゲート・ソース間
キャパシタンスは次式で与えられる。

【００５８】

【数２９】

【００５９】

【数３０】

【００６０】以上の計算手順は動作層の不純物濃度が一
定で、厚さも有限であることを前提にしている。しか
し、注入法による動作層の形成においては、厳密には誤
差関数型の、近似的にはガウス型（指数関数型）の不純
物分布となり、上記の計算手順はそのままでは適用でき
ない。

【００６１】現在までにこのガウス型分布関数を持つＭ
ＥＳＦＥＴを解析するための計算手順もいくつか提案さ
れている。例えば、（１）等価的にエピタキシャル型ＭＥＳＦＥＴに変換す
る。

【００６２】この方法は、ゲートバイアス電圧の閾値、
およびゲートバイアス電圧が０Ｖの時のドレイン・ソー
ス間電流（いわゆるドレイン飽和電流、あるいはアンゲ
ート電流）を一致させる構造を逆算するものである。

【００６３】（２）動作層を多層分割する。

【００６４】濃度が変化する動作層を多層分割し、空乏
層の境界点（空乏層とチャネル領域、加速領域と飽和領
域）を逐次探索するものである。

【００６５】これらはいずれも従来から報告されている
エピタキシャル型に対する解析方法を変形したものであ
る。一方、不純物注入型ＭＥＳＦＥＴに特有な不純物プ
ロファイルをそのまま定式化に取り込む試みも行われて
おり、（３）不純物分布をガウス型、すなわち指数関数で表
し、ショックレーのグラデュアル近似に基づく手法を踏
襲する。この手法は、例えば、「テイラー、他：”ア
デバイスモデルフォァアンイオンインプラン
ティッドメスフェット”、アイ・イー・イー・イー
トランザクションズオンエレクトロンデバイセズ、
イーディー、２６巻、３号、第１７２頁から第１８２
頁、１９７９年３月．（G.W.Taylor,et al.:"A Device
Model for an Ion-Implanted MESFET",IEEE Transactio
ns on Electron Devices,Vol.ED-26,No.3,pp.172-182
(March1979).）」に記載されている。また、この指数関
数を不定積分した時に現れる誤差関数を定式化の途中で
次式のように近似している。

【００６６】

【数３１】

【００６７】この近似はゲートバイアス電圧の閾値を求
める際に適用される。

【００６８】（４）不純物分布をα乗プロファイル、す
なわち次式

【００６９】

【数３２】

【００７０】

【数３３】

【００７１】で近似し、数値積分によって、上記の２領
域モデルを適用しようとするものである。この手法は、
例えば、「竹中：”ＧａＡｓＭＥＳＦＥＴの電圧電流
特性の解析”、電子情報通信学会技術研究報告、ＭＷ９
１−３１（１９９１年）．」に報告されている。この手
法によれば、α乗プロファイルに限らず任意の不純物プ
ロファイルに対して、直流特性を算出できる。

【００７２】

【発明が解決しようとする課題】上記に述べたように、
従来の半導体デバイスの解析手段は、まず系を構成する
数１、数２、数３と言った方程式を離散化して直接解く
ことが上げられる。この手法においては、離散化点の設
定次第で所望の精度を得られる反面、大規模な行列方程
式を解く処理が含まれるため、大型計算機やスーパーコ
ンピュータなどの高速・大容量のハードウェアを必要と
する。一方、得られたデバイス特性を用いて半導体回路
の解析を行う段階においては、半導体回路解析の作業量
（計算量）が比較的小さく、小規模なワークステーショ
ンクラスのものでも十分実行が可能である。しかしなが
ら、一元的なデバイス・回路の一体設計を行おうとする
と、半導体デバイス解析の占める割合が支配的であるた
めに、解析処理を実行するハードウェアもそれに呼応し
て大規模なものになり、一方で対話的な操作性に欠ける
などの問題点が生じる。

【００７３】また、実際のデバイスの動作状態を大幅に
近似して、１次元のデバイスモデルを用いる手段におい
ては、行列方程式の構成の必要がなく、従って、それを
保持するための記憶装置、それを解くための高速な演算
装置が不要となり、ワークステーションクラスのハード
ウェアでも十分実行が可能である。しかしながら、従来
から解析が行われてきたデバイスの対象として、まず、
エピタキシャル型ＭＥＳＦＥＴを想定しており、不純物
濃度が一定で、動作層の厚さも有限（確定値）であるこ
とが前提にある。一方、不純物原子やイオンを注入して
動作層を形成する場合、注入の結果としてできる不純物
プロファイルは、ガウス型（指数関数型）の分布を成し
ており、不純物濃度が一定でないことに加え、動作層の
境界も明確ではない。従って、このようなガウス型分布
を取扱うためには何らかの近似・置き換えが必要にな
る。さらに付け加えるならば、１次元のデバイスモデル
を用いて解析・計算した結果は、特にドレイン・ソース
間電流が飽和状態となるところで電流の変化分を過小評
価する傾向にあり、ドレインコンダクタンスなどの精度
不足が指摘される。

【００７４】従来報告されているガウス型分布の取扱い
に関して検討してみると、まず、等価的にエピタキシャ
ル型ＭＥＳＦＥＴに変換する方法（１）においては、不
純物濃度に移動度の依存性を考慮できないという問題点
がある。一般に、不純物濃度が小さくなると、キャリア
である電子の衝突・散乱回数が少なくなるため、電子の
走行速度、すなわち移動度が大きくなる傾向にある。こ
のことは、ゲートバイアス電圧を大きく変化させて空乏
層境界が大きく変動する時に問題となる。ドレイン・ソ
ース間電流の大きいところでＭＥＳＦＥＴを動作させる
場合には、ガウス型分布関数の関数値の大きいところが
動作チャネル領域内で支配的であり、移動度は比較的小
さい。しかし、ドレイン・ソース間電流の小さいとこ
ろ、すなわちゲートバイアス電圧の深いところでＭＥＳ
ＦＥＴを動作させる場合には、ガウス型分布関数の値の
かなり小さいところが動作チャネル領域内で支配的であ
り、それに連動して移動度も大きくなる。典型的には、
不純物濃度が１×10¹⁷〜１×10¹⁸/cm³である時、移動度
は概ね4000〜2000cm²/V/s である。

【００７５】動作層を多層分割する方法（２）において
は、バイアス電圧の条件を満たす点を逐次探索するため
に、非常に計算時間がかかるという問題点がある。ま
た、計算の精度が分割する層数に依存してしまうため、
所望の精度以上で結果を得る必要がある時には、かなり
多数の層数、例えば数千層に分割する必要がある。特
に、ドレイン・ソース間電流が小さい場合、動作チャネ
ル領域内の層数が少なくなり、収束状況が極度に劣化す
る。このため、低電流領域を解析するためには、相当数
の層分割が必要であり、計算時間の増大をもたらすこと
になる。

【００７６】次に、不純物注入型ＭＥＳＦＥＴに特有の
ガウス型分布を定式化中にそのまま取り込む試みについ
て検討する。

【００７７】上記の、不純物分布をガウス型分布で表
し、ショックレーのグラデュアル近似を踏襲する方法
（３）は、トランジスタの動作状態がピンチオフとなる
点までしか考慮されていないという、元来から指摘され
ている適用限界がある。ピンチオフを過ぎた後、すなわ
ち、電圧−電流特性が飽和状態になる５極管領域におけ
る精度不足の問題がある。また、ゲートバイアス電圧の
閾値の算出の際に誤差関数から指数関数への近似を行っ
ているので、この閾値に近いところの解析ではより誤差
が大きくなるものと考えられる。

【００７８】不純物分布をα乗プロファイルで近似する
方法（４）では、動作層の厚さを規定する境界を明確に
定義している。しかし、（１）と同様、低電流領域で動
作させる場合には、ガウス型分布の裾の方が動作チャネ
ル領域内において支配的であり、不純物濃度とそれに対
応する移動度の対応が十分ではない場合が生じる。ま
た、高周波特性を把握するための基本パラメータである
相互コンダクタンスなどの算出方法も示されておらず、
数値微分によるものと推定される。

【００７９】以上の問題点を鑑みるに、ガウス型という
連続関数値を取る分布を解析するための要件として、
（ａ）動作チャネル領域内において支配的である部分の
移動度を考慮できるということ、（ｂ）デバイス設計の
際には多くの繰返しと試行錯誤によるパラメータ選定が
必要であるのでできるだけ短時間・小容量で計算できる
こと、（ｃ）実際の動作状態に近いデバイスモデルで解
析できること、（ｄ）その際、飽和状態にあるところで
も精度を充分に確保できること、および、（ｅ）高周波
回路を設計する際に必要な各種の高周波パラメータを算
出できること、などを満足する計算手順とその実行装置
が必要と考えられる。

【００８０】本発明の第１の目的は、注入型のトランジ
スタの解析・設計に際して、短時間・小容量で計算で
き、実際の動作状態に近い状態で動作特性を把握でき、
かつ、後続の半導体回路解析において必要とされる各種
の高周波パラメータを求めることができる、１次元のデ
バイスモデルを備えた半導体デバイス解析装置を提供す
ることである。

【００８１】本発明の第２の目的は、前記１次元のデバ
イスモデルを適用して計算処理を行う際、不純物濃度分
布に対応する仮想境界の設定方法と、仮想境界の具体的
な算出手段とを備えた半導体デバイス解析装置を提供す
ることである。

【００８２】本発明の第３の目的は、前記トランジスタ
の解析処理を行う際に組み込む、入力データの一部であ
る注入型特有の不純物濃度分布を、該トランジスタのプ
ロセス処理に対応する形で変換する機能を備えた半導体
デバイス解析装置を提供することである。

【００８３】本発明の第４の目的は、前記１次元のデバ
イスモデルを構成する際、前記トランジスタに付随する
寄生抵抗を考慮して、該トランジスタの真性領域に印加
される内部バイアス条件と、電極に印加される外部バイ
アス条件との変換を行う機能を備えた半導体デバイス解
析装置を提供することである。

【００８４】本発明の第５の目的は、前記寄生抵抗であ
るソース抵抗とドレイン抵抗とを、前記トランジスタの
動作状態に即して算出する機能を備えた半導体デバイス
解析装置を提供することである。

【００８５】本発明の第６の目的は、前記１次元のデバ
イスモデルを構成する際、前記トランジスタのゲート電
極直下に位置する空乏層を、加速領域と飽和領域とに分
割した時、該飽和領域に延長分を加味してバイアス方程
式と電流方程式とを組み立てる機能と、該延長分の具体
的な算出手段を備えた半導体デバイス解析装置を提供す
ることである。

【００８６】本発明の第７の目的は、前記１次元のデバ
イスモデルを構成する際、前記トランジスタのチャネル
部分を流れるドレイン・ソース間電流の他に、さらに補
正電流を付加して全ドレイン・ソース間電流を算出する
機能と、該補正電流の具体的な算出手段と、該補正電流
を付加したことによりドレインコンダクタンス値の修正
を行う機能とを備えた半導体デバイス解析装置を提供す
ることである。

【００８７】本発明の第８の目的は、前記トランジスタ
の動作層の形成に先立ち、バッファ層の形成のための不
純物注入を行う場合に、不純物分布の取扱い方法と、半
導体構造から計算対象領域を決定するための具体的な算
出手段とを備えた半導体デバイス解析装置を提供するこ
とである。

【００８８】本発明の第９の目的は、前記半導体デバイ
ス解析装置に引き続いて、半導体回路を構成する各種の
情報と計算を制御する各種の情報とを組合せ、半導体回
路の動作特性を求めんとする半導体回路解析装置を擁す
る半導体回路設計支援装置を提供することである。

【００８９】本発明の第１０の目的は、前記半導体回路
設計支援装置において、前記半導体デバイス解析装置、
もしくは前記半導体回路解析装置からの出力を参照し
て、元の入力データにフィードバックをかけるパラメー
タ修正・最適化の処理装置を備えた半導体回路設計支援
装置を提供することである。

【００９０】本発明の第１１の目的は、トランジスタに
対する半導体デバイス解析装置において、短時間・小容
量で計算でき、実際の動作状態に近い状態で動作特性を
把握でき、かつ、後続の半導体回路解析において必要な
各種の高周波パラメータを求めるための１次元のデバイ
スモデルを組み込んだ機構を備えた半導体デバイス解析
装置のシステム構成を提供することである。

【００９１】本発明の第１２の目的は、前記トランジス
タの寄生抵抗であるソース抵抗とドレイン抵抗を、該ト
ランジスタの動作状態に即して算出するための手段、ま
たは、該トランジスタのゲート電極直下に位置する空乏
層を、加速領域と飽和領域とに分割した時、該飽和領域
に延長分を加味してバイアス方程式と電流方程式とを組
み立てる手段、または、該トランジスタのチャネル部分
を流れるドレイン・ソース間電流の他に、さらに補正電
流を付加して全ドレイン・ソース間電流を算出し、該補
正電流を付加したことによりドレインコンダクタンス値
の修正を行う手段、または、該トランジスタの動作層の
形成に先立ち、バッファ層の形成のための不純物注入を
行う場合に、不純物分布の取扱い方法と、半導体構造か
ら計算対象領域を決定する具体的な算出手段を前記１次
元デバイスモデルに追加するための機構を備えた半導体
デバイス解析装置のシステム構成を提供することであ
る。

【００９２】本発明の第１３の目的は、前記半導体デバ
イス解析装置を含み、さらに半導体回路を構成する各種
の情報と計算を制御する各種の情報とを入力し、半導体
回路の動作特性を求めんとする半導体回路解析装置の機
構を備えた半導体回路設計支援装置のシステム構成を得
ることである。

【００９３】本発明の第１４の目的は、前記半導体回路
設計支援装置において、半導体デバイス解析装置、もし
くは半導体回路解析装置からの出力を参照して、元の入
力データにフィードバックをかけるパラメータ修正・最
適化の処理装置を備えた半導体回路設計支援装置のシス
テム構成を提供することである。

【００９４】本発明の第１５の目的は、前記半導体デバ
イス解析装置、前記半導体回路解析装置、もしくはさら
に、前記パラメータ修正・最適化の処理装置が一体的な
機構を構成し、一元的な作業を行うことができる半導体
回路設計支援装置のシステム構成を提供することにあ
る。

【００９５】本発明の第１６の目的は、前記半導体デバ
イス解析装置、前記半導体回路解析装置、もしくはさら
に、パラメータ修正・最適化の処理装置からの出力を行
う機構において、複数の情報を一元的な環境で視覚化で
きるような出力手段とそれを実現するための装置を備え
た半導体回路設計支援装置のシステム構成を提供するこ
とである。

【００９６】

【課題を解決するための手段】上記第１の目的は、半導
体基板の一主面側にキャリア供給源となる不純物原子、
もしくはイオンを注入法によって添加して、動作層を形
成したトランジスタのデバイス特性を得るための半導体
デバイス解析装置において、（１）少なくとも該トラン
ジスタのゲート電極長とゲート電極幅とを含む物理構造
情報と該トランジスタの不純物分布を規定する関数を含
む不純物濃度情報と該トランジスタに印加するゲートバ
イアス電圧とドレインバイアス電圧とを含む動作条件と
を入力し、（２）該物理構造情報と該不純物濃度情報と
該動作条件を用いて、１次元デバイスモデルに基づく計
算手順を適用することにより、該トランジスタの空乏層
形状を含む動作状態を求め、（３）該空乏層形状からド
レイン・ソース間電流特性を含む直流特性と、相互コン
ダクタンスとドレインコンダクタンスとゲート・ソース
間キャパシタンスを含む高周波パラメータと、もしくは
さらに該トランジスタの等価回路を適用して得られる散
乱パラメータを含む高周波回路応答特性を求めることを
特徴とする半導体デバイス解析装置により達成される。

【００９７】なお、該１次元デバイスモデルに基づく計
算手順は（ａ）該ゲートバイアス電圧と該ドレインバイ
アス電圧を、該トランジスタの半導体領域および電極金
属に寄生する抵抗成分を考慮して該トランジスタの真性
領域に印加されるバイアス条件を求める段階、（ｂ）該
トランジスタに対するアニール処理などの動作層形成プ
ロセスによる変化分を考慮し、不純物分布関数をガウス
型分布で近似する場合のピーク位置、ピーク値、および
広がりを表すパラメータ群を求める段階、（ｃ）該トラ
ンジスタのゲート直下に形成される空乏層を、印加電界
の増加に対してキャリア速度が増加する加速領域と、印
加電界の増加に関係なくキャリア速度が一定である飽和
領域の二つに分ける段階、（ｄ）該物理構造情報と該ガ
ウス型分布のパラメータ群と該バイアス条件とを組み合
せ、該加速領域および該飽和領域に仮定する電位分布か
ら算出されるドレイン・ソース間電位差がドレインバイ
アス電圧に等しいことを表すバイアス方程式と、該加速
領域および該飽和領域を流れるドレイン・ソース間電流
が一致することを表す電流方程式とで系の方程式を構成
する段階、（ｅ）該バイアス方程式と該電流方程式とを
連立して解くことにより、該空乏層形状を構成する該加
速領域の長さおよび厚さ、該飽和領域の長さおよび厚さ
を求める段階を含む計算処理過程から構成されるものと
する。

【００９８】上記第２の目的は、前記半導体デバイス解
析装置において、前記１次元のデバイスモデルは、前記
加速領域および前記飽和領域に仮定する電位分布の基準
となる第１の仮想境界と、該加速領域および該飽和領域
を流れるドレイン・ソース間電流を算出する際の不純物
分布打ち切り点となる第２の仮想境界とを別個に設定す
ることを特徴とする半導体デバイス解析装置により達成
される。

【００９９】なお、該第１の仮想境界を、前記トランジ
スタのチャネル領域内の不純物濃度を深さ方向に積分し
た値を前記空乏層と前記チャネルとの境界における不純
物濃度の値で除した値、もしくは除した値に所定のフィ
ッティング定数を乗じた値を、該境界までの深さに加算
することにより算出された位置に設定する。

【０１００】上記第３の目的は、前記半導体デバイス解
析装置において、前記動作層の深さ方向の不純物濃度分
布をガウス型関数で表現する際、該ガウス型関数のピー
ク値は、前記第１の不純物原子、もしくはイオンを注入
法によって添加した直後に得られる値に、注入された該
第１の不純物原子、もしくはイオンがキャリア供給源と
して有効である割合を示す活性化率を乗じることにより
算出された値を用い、または、該ガウス型関数の半導体
基板表面からピーク値を取る深さまでの距離は、該第１
の不純物原子、もしくはイオンを注入法によって添加し
た直後に得られる値から、半導体基板表面に対するリセ
ス処理による減少分を差し引くことにより算出された値
を用いることを特徴とする半導体デバイス解析装置によ
り達成される。

【０１０１】上記第４の目的は、前記半導体デバイス解
析装置において、前記バイアス条件を構成する際、前記
トランジスタの真性部分に引加されるドレインバイアス
電圧は、該トランジスタのドレイン電極とソース電極と
の間に引加される外部ドレインバイアス電圧から、ゲー
ト電極とソース電極との間に寄生するソース抵抗とゲー
ト電極とドレイン電極の間に寄生するドレイン抵抗とに
よる電圧降下分を差し引いたものであり、または、該ト
ランジスタの真性部分に引加されるゲートバイアス電圧
は、該トランジスタのゲート電極とソース電極との間に
引加される外部ゲートバイアス電圧から、該ソース抵抗
による電圧降下分を差し引いたものであることを特徴と
する半導体デバイス解析装置により達成される。

【０１０２】上記第５の目的は、前記半導体デバイス解
析装置において、前記ソース抵抗は、前記トランジスタ
のソース電極からゲート電極の下に位置する空乏層まで
の区間において、半導体の表面空乏層を除いた領域を寄
生抵抗体の計算領域として抵抗値を算出するものであ
り、または、前記ドレイン抵抗は、該トランジスタのド
レイン電極からゲート電極の下に位置する空乏層までの
区間において、半導体の表面空乏層を除いた領域を寄生
抵抗体の計算領域として抵抗値を算出するものであるこ
とを特徴とする半導体デバイス解析装置により達成され
る。

【０１０３】なお、該ソース抵抗の計算領域を設定する
際、該トランジスタのゲート電極の下に位置する空乏層
の厚さから、ゲート電極とソース電極との間の表面空乏
層の厚さまで、空乏層の厚さが連続的に変化する第１の
部分区間を設け、または、該ドレイン抵抗の計算領域を
設定する際、該トランジスタのゲート電極の下に位置す
る空乏層の厚さから、ゲート電極とドレイン電極との間
の表面空乏層の厚さまで、空乏層の厚さが連続的に変化
する第２の部分区間を設けるものとする。

【０１０４】さらに、この時、該第１の部分区間は、該
トランジスタのゲート電極とソース電極との間隔に比例
する長さか、もしくは第１の定数として長さを定義し、
かつ、該第２の部分区間は、該トランジスタのゲート電
極とドレイン電極との間隔に比例する長さか、もしくは
第２の定数として長さを定義するものとする。

【０１０５】さらに、前記ソース抵抗は第３の定数とし
て抵抗値を定義し、または、前記ドレイン抵抗は第４の
定数として抵抗値を定義することとすることもできる。

【０１０６】上記第６の目的は、前記半導体デバイス解
析装置において、前記飽和領域の長さは、前記トランジ
スタのゲート電極の長さから前記加速領域の長さを差し
引いた値に、該ゲート電極の下に位置する空乏層の延長
分の長さを加えたものとして計算し、前記バイアス方程
式と前記電流方程式とを構成することを特徴とする半導
体デバイス解析装置により達成される。

【０１０７】なお、該延長分の長さは、該トランジスタ
のゲート電極の長さから該加速領域の長さを差し引いた
値に第５の定数を乗じて算出するか、もしくは、該延長
分の長さは、該飽和領域を延長する場合の第１のドレイ
ン・ソース間電圧と該飽和領域の延長分を考慮せずにバ
イアス条件から算出した第２のドレイン・ソース間電圧
との差が、該延長分の区間に仮定されるポアソン電位か
ら算出される値に等しいものであるとして算出するもの
とする。

【０１０８】さらに、該ポアソン電位の算出において用
いられる不純物濃度の値は、チャネルと空乏層の境界に
おける不純物濃度の値、もしくは不純物分布のピークを
なす不純物濃度の値、もしくは半導体表面における不純
物濃度の値とするものとする。

【０１０９】上記第７の目的は、前記半導体デバイス解
析装置において、前記バイアス方程式と前記電流方程式
とを同時に満足する空乏層形状を求め、該空乏層形状か
ら得られるドレイン・ソース間電流に、前記トランジス
タのドレイン・ソース間電流飽和状態における電流増加
分として補正電流を別途加算し、その結果得られた値を
ドレイン・ソース間電流の最終的な特性値とすることを
特徴とする半導体デバイス解析装置により達成される。

【０１１０】なお、該補正電流は、該トランジスタの飽
和領域に印加されるドレインバイアス電圧の分割成分
を、該補正電流の度合いを表現する基準抵抗で除した値
として電流値を算出するものであるか、もしくは、さら
に、該トランジスタの真性部分に印加されるゲートバイ
アス電圧と印加下限値（閾値）との差に比例する第１の
係数を乗じて算出するものとする。

【０１１１】さらに、該空乏層形状から得られるドレイ
ンコンダクタンスに、該補正電流によるドレインコンダ
クタンス修正項を加算し、その結果得られた値をドレイ
ンコンダクタンスの最終的な特性値とする。

【０１１２】この時、該ドレインコンダクタンスの修正
項は、該基準抵抗の逆数として算出するものであるか、
もしくは、さらに、該第１の係数を乗じて算出するもの
であるか、もしくは、さらに、第２の係数を乗じて算出
するものとする。

【０１１３】上記第８の目的は、前記半導体デバイス解
析装置において、前記トランジスタは、半導体基板の一
主面側にキャリア供給源となる第１の不純物原子、もし
くはイオンを注入法によって添加し、動作層を形成した
ものであり、かつ、該動作層の形成に先立ち、該第１の
不純物原子、もしくはイオンとは逆導電型の第２の不純
物原子、もしくはイオンを注入法によって添加し、バッ
ファ層を形成したものであり、前記デバイスモデルで用
いる該動作層の深さ方向の不純物濃度分布をガウス型関
数の和で表現することを特徴とする半導体デバイス解析
装置により達成される。

【０１１４】なお、該第１の不純物原子、もしくはイオ
ンと該第２の不純物原子、もしくはイオンが構成する不
純物濃度関数の値がゼロになる点の近傍に生じる接合型
空乏層の境界を不純物分布の打ち切り点となる第２の仮
想境界とする。

【０１１５】この時、該接合型空乏層は、該接合型空乏
層の厚さ方向の区間における不純物濃度関数の積分値が
ゼロになる中性条件と、該接合型空乏層の厚さ方向の区
間における電位変化の積分値が該区間の両端の不純物濃
度の値から算出される内蔵電位に等しくなる電位条件と
から、位置と厚さを算出するものとする。

【０１１６】さらに、前記１次元のデバイスモデルを前
記バイアス方程式と前記電流方程式とで構成する際、該
不純物濃度関数に対する該第２の不純物原子、もしくは
イオンの寄与を無視するものとする。

【０１１７】上記第９の目的は、前記半導体デバイス解
析装置を含み、該半導体デバイス解析装置において求め
られた一つ、もしくは複数のトランジスタの動作特性お
よび等価回路パラメータと、該トランジスタと共に半導
体回路を構成する抵抗・インダクタンス・キャパシタン
スの素子定数情報および回路構成情報と、計算条件や調
整用パラメータとを入力し、該半導体回路の高周波応答
特性や利得を含む動作特性を求めんとする半導体回路解
析装置を有することを特徴とする半導体回路設計支援装
置により達成される。

【０１１８】上記第１０の目的は、前記半導体回路設計
支援装置において、前記半導体デバイス解析装置、もし
くはさらに前記半導体回路解析装置の出力を設計仕様と
比較・検討し、前記トランジスタの物理構造情報および
不純物濃度、前記抵抗・インダクタンス・キャパシタン
スの素子定数情報、計算条件や調整用パラメータ、もし
くはさらに前記回路構成情報に対して必要な修正を施す
パラメータ修正・最適化の処理装置により得られた修正
後の値を用いて再計算を行うことを特徴とする半導体回
路設計支援装置により達成される。

【０１１９】上記第１１の目的は、半導体基板の一主面
側にキャリア供給源となる不純物原子、もしくはイオン
を注入法によって添加して、動作層を形成したトランジ
スタのデバイス特性を得るための半導体デバイス解析装
置において、（１）少なくとも該トランジスタのゲート
電極長とゲート電極幅とを含む物理構造情報と該トラン
ジスタのキャリア分布を規定する関数を含む不純物濃度
情報と該トランジスタに印加するゲートバイアス電圧と
ドレインバイアス電圧とを含む動作条件とを入力するた
めの第１の入力装置と、（２）該第１の入力装置により
入力された第１の情報群を保持するための第１の記憶装
置と、（３）該第１の情報群を用い、１次元のデバイス
モデルに従って、該トランジスタの空乏層形状、および
ドレイン・ソース間電流特性を含む直流特性と、相互コ
ンダクタンスとドレインコンダクタンスとゲート・ソー
ス間キャパシタンスを含む高周波パラメータと、もしく
はさらに該トランジスタの等価回路を適用して得られる
散乱パラメータを含む高周波回路応答特性動作特性を求
めるための第１の計算手順を保持するための第２の記憶
装置と、（４）該第１の情報群を入力データとし、該第
１の計算手順に従って計算処理を行うための第１の演算
処理装置と、（５）該第１の演算処理装置により出力さ
れた該空乏層形状、該直流特性、該高周波パラメータ、
もしくはさらに該高周波回路応答特性を含む第２の情報
群を保持するための第３の記憶装置と、（６）該第３の
記憶装置に保持された該第２の情報群を表示、印刷、外
部記憶装置出力、もしくは通信回線送出するための第１
の出力装置とを包含する構成をとることを特徴とする半
導体デバイス解析装置により達成される。

【０１２０】なお、該第１の計算手順は（ａ）該ゲート
バイアス電圧と該ドレインバイアス電圧を、前記トラン
ジスタの半導体領域および電極金属に寄生する抵抗成分
を考慮して該トランジスタの真性領域に印加されるバイ
アス条件を求める段階、（ｂ）該トランジスタに対する
アニール処理などの動作層形成プロセスによる変化分を
考慮し、不純物分布関数をガウス型分布で近似する場合
のピーク位置、ピーク値、および広がりを表すパラメー
タ群を求める段階、（ｃ）該トランジスタのゲート直下
に形成される空乏層を、印加電界の増加に対してキャリ
ア速度が増加する加速領域と、印加電界の増加に関係な
くキャリア速度が一定である飽和領域の二つに分ける段
階、（ｄ）前記物理構造情報と前記ガウス型分布のパラ
メータ群と前記バイアス条件とを組み合せ、該加速領域
および該飽和領域に仮定する電位分布から算出されるド
レイン・ソース間電位差がドレインバイアス電圧に等し
いことを表すバイアス方程式と、該加速領域および該飽
和領域を流れるドレイン・ソース間電流が一致すること
を表す電流方程式とで系の方程式を構成する段階、
（ｅ）該バイアス方程式と該電流方程式とを連立して解
くことにより、該空乏層形状を構成する該加速領域の長
さおよび厚さ、該飽和領域の長さおよび厚さを求める段
階（ｆ）該空乏層形状からドレイン・ソース間電流特性
を含む直流特性と、相互コンダクタンスとドレインコン
ダクタンスとゲート・ソース間キャパシタンスを含む高
周波パラメータと、もしくはさらに該トランジスタの等
価回路を適用して得られる散乱パラメータを含む高周波
回路応答特性を求める段階を含む計算処理過程から構成
されるものとする。

【０１２１】上記第１２の目的は、前記トランジスタの
ソース電極からゲート電極の下に位置する空乏層までの
区間において、半導体の表面空乏層を除いた領域を寄生
抵抗体の計算領域としてソース抵抗の抵抗値を算出する
か、もしくはソース抵抗の抵抗値を一定値として与え、
または、該トランジスタのドレイン電極からゲート電極
の下に位置する空乏層までの区間において、半導体の表
面空乏層を除いた領域を寄生抵抗体の計算領域としてド
レイン抵抗の抵抗値を算出するか、もしくはドレイン抵
抗の抵抗値を一定値として与えるための第１の追加計算
手順を前記第１の計算手順に組み合わせることを特徴と
する半導体デバイス解析装置により達成される。

【０１２２】また、前記飽和領域の長さは、該トランジ
スタのゲート電極の長さから前記加速領域の長さを差し
引いた値に、該ゲート電極の下に位置する空乏層の延長
分の長さを加えたものとして計算し、前記バイアス方程
式と前記電流方程式とを構成するための第２の追加計算
手順を該第１の計算手順に組み合わせるものとする。

【０１２３】また、該バイアス方程式と該電流方程式と
を同時に満足する空乏層形状を求め、該空乏層形状から
得られるドレイン・ソース間電流に、該トランジスタの
ドレイン・ソース間電流飽和状態における電流増加分と
して補正電流を別途加算し、その結果得られた値をドレ
イン・ソース間電流の最終的な特性値とするための第３
の追加計算手順を該第１の計算手順に組み合わせるもの
とする。

【０１２４】さらに、該トランジスタは、半導体基板の
一主面側にキャリア供給源となる第１の不純物原子、も
しくはイオンを注入法によって添加し、動作層を形成し
たものであり、かつ、該動作層の形成に先立ち、該第１
の不純物原子、もしくはイオンとは逆導電型の第２の不
純物原子、もしくはイオンを注入法によって添加し、バ
ッファ層を形成したものであり、前記１次元のデバイス
モデルで用いる該動作層の深さ方向の不純物濃度分布を
ガウス型関数の和で表現する段階、該ガウス型関数の和
から不純物分布の打ち切り点を設定する段階、該ガウス
型関数の和を単一のガウス型関数で近似し、該１次元の
デバイスモデルを適用するためにパラメータを設定する
段階からなる第４の追加計算手順を該第１の計算手順に
組み合わせるものとする。

【０１２５】上記第１３の目的は、前記半導体デバイス
解析装置を含み、該半導体デバイス解析装置により求め
られた一つ、もしくは複数のトランジスタに対する前記
第２の情報群を入力するための第２の入力装置と、前記
トランジスタと共に半導体回路を構成する抵抗・インダ
クタンス・キャパシタンスの素子定数情報および回路構
成情報、さらに計算条件や調整用パラメータを入力する
ための第３の入力装置と、該第２の入力装置から入力さ
れた第２の情報群を保持するための第４の記憶装置と、
該第３の入力装置から入力された第３の情報群を保持す
るための第５の記憶装置と、該第２の情報群および該第
３の情報群を用い、該回路構成情報に従って、該半導体
回路の動作特性を求めるための第２の計算手順を保持す
るための第６の記憶装置と、該第２の情報群および該第
３の情報群を入力データとし、該第２の計算手順に従っ
て計算処理を行うための第２の演算処理装置と、該第２
の演算処理装置により出力された第４の情報群を保持す
るための第７の記憶装置と、該第７の記憶装置に保持さ
れた第４の情報群を表示、印刷、外部記憶装置出力、も
しくは通信回線送出するための第２の出力装置とから構
成される半導体回路解析装置を有することを特徴とする
半導体回路設計支援装置により達成される。

【０１２６】上記第１４の目的は、前記半導体回路設計
支援装置において、前記第１の出力装置および前記第２
の出力装置から出力された前記第２の情報群および前記
第４の情報群を入力するための第４の入力装置と、前記
トランジスタおよび前記半導体回路の設計仕様、および
計算処理の完了あるいは打ち切り許容範囲を入力するた
めの第５の入力装置と、該第４の入力装置から入力され
た第５の情報群を保持するための第８の記憶装置と、該
第５の入力装置から入力された第６の情報群を保持する
ための第９の記憶装置と、該第５の情報群および該第６
の情報群を用い、入力情報群にフィードバックをかけ
て、値を修正するための第３の計算手順を保持するため
の第１０の記憶装置と、該第５の情報群および該第６の
情報群を入力データとし、該第３の計算手順に従って、
該トランジスタの物理構造情報および不純物濃度、前記
抵抗・インダクタンス・キャパシタンスの素子定数情
報、計算条件や調整用パラメータ、もしくはさらに前記
回路構成情報を修正するための第３の演算処理装置と、
該第３の演算処理装置により出力された第７の情報群を
保持するための第１１の記憶装置と、該第１１の記憶装
置に保持された該第７の情報群を表示、印刷、外部記憶
装置出力、もしくは通信回線送出するための第３の出力
装置とから構成されるパラメータ修正・最適化の処理装
置を有することを特徴とする半導体回路設計支援装置に
より達成される。

【０１２７】上記第１５の目的は、前記半導体回路設計
支援装置において、前記第１の演算処理装置および前記
第２の演算処理装置は同一筐体を有するハードウェア資
源を共有して実現されるか、もしくは通信回線を通じて
一体的に接続された複数のハードウェア資源を分散利用
して実現されることを特徴とする半導体回路設計支援装
置により達成される。

【０１２８】このとき、さらに、該第１の演算処理装置
および該第２の演算処理装置に加えて、該第３の演算処
理装置も同一筐体を有するハードウェア資源を共有して
実現されるか、もしくは通信回線を通じて一体的に接続
された複数のハードウェア資源を分散利用して実現して
もよい。

【０１２９】また、前記第７の情報群を保持するための
前記第１１の記憶装置、前記第１の情報群を保持するた
めの前記第１の記憶装置、および前記第３の情報群を保
持するための前記第５の記憶装置は同一筐体を有するハ
ードウェア資源を共有して実現されるか、もしくは通信
回線を通じて一体的に接続された複数のハードウェア資
源を分散利用して実現される。

【０１３０】このとき、さらに、該第７の情報群、該第
１の情報群、および該第３の情報群に必要な修正を行っ
た後、該第１１の記憶装置、該第１の記憶装置、および
該第５の記憶装置の内部で該第７の情報群、該第１の情
報群、および該第３の情報群を更新し、再計算処理を行
うものとする。

【０１３１】また、前記第１の出力装置および前記第２
の出力装置は同一筐体を有するハードウェア資源を共有
して実現されるか、もしくは通信回線を通じて一体的に
接続された複数のハードウェア資源を分散利用して実現
されるものとする。

【０１３２】このとき、さらに、該第１の出力装置およ
び該第２の出力装置に加えて、該第７の情報群を出力す
るための第３の出力装置、該第１の情報群を出力するた
めの第４の出力装置、および該第３の情報群を出力する
ための第５の出力装置も同一筐体を有するハードウェア
資源を共有して実現されるか、もしくは通信回線を通じ
て一体的に接続された複数のハードウェア資源を分散利
用して実現してもよい。

【０１３３】上記第１６の目的は、前記半導体回路設計
支援装置において、前記第１の出力装置が出力する前記
第２の情報群、および前記第２の出力装置が出力する前
記第４の情報群を構成する各要素のうち、少なくとも２
種類以上を同時に同一出力領域内に、文字情報として、
もしくはグラフ化して、印刷出力、もしくは表示出力を
可能とする出力手段を備えることを特徴とする半導体回
路設計支援装置により達成される。

【０１３４】このとき、さらに該第１の出力装置が出力
する該第２の情報群、該第２の出力装置が出力する該第
４の情報群に加えて、前記第３の出力装置が出力する前
記第７の情報群、前記第４の出力装置が出力する前記第
１の情報群、および前記第５の出力装置が出力する前記
第３の情報群を構成する各要素のうち、少なくとも２種
類以上を同時に同一出力領域内に、文字情報として、も
しくはグラフ化して、印刷出力、もしくは表示出力を可
能とする出力手段を備えてもよい。

【０１３５】

【作用】本発明の第１によれば、注入型トランジスタに
対して、物理構造や動作条件などを入力し、１次元のデ
バイスモデルを用いて、動作特性、および各種の高周波
パラメータを求めることにより、トランジスタの高効率
な解析・設計を行うことができる。

【０１３６】本発明の第２によれば、半導体デバイス解
析の際、注入型トランジスタに特有の不純物分布に対し
て、計算の過程で必要となる各種の仮想境界の設定方法
を得ることができる。

【０１３７】本発明の第３によれば、半導体デバイス解
析の際、注入型トランジスタに特有の不純物分布に対し
て、トランジスタの製造プロセスに対応した形で、解析
に必要な不純物プロファイルを得ることができる。

【０１３８】本発明の第４によれば、半導体デバイス解
析の際、注入型トランジスタの真性領域の解析に必要
な、実効的なバイアス条件を得ることができる。

【０１３９】本発明の第５によれば、半導体デバイス解
析の際、注入型トランジスタの真性領域に付随する寄生
抵抗の抵抗値を、該トランジスタの動作状態を考慮して
算出でき、実効的なバイアス条件を得るための基礎デー
タとすることができる。

【０１４０】本発明の第６によれば、半導体デバイスの
解析の際、注入型トランジスタの動作状態を決定する上
で、空乏層を延長したモデルを組み込むことができる。

【０１４１】本発明の第７によれば、半導体デバイス解
析の際、注入型トランジスタのチャネルを流れるドレイ
ン・ソース間電流の他に、補正電流を別途加算し、実際
のデバイス特性を測定した際に得られる傾向に近づける
ことができる。

【０１４２】本発明の第８によれば、半導体デバイス解
析の際、動作層を注入・形成するプロセスに先だってバ
ッファ層を注入・形成したトランジスタをも解析の対象
に取り込むことができる。

【０１４３】本発明の第９によれば、半導体デバイス解
析によって得られた各種の情報と、半導体回路の回路情
報などを組み合わせて、一体的な半導体回路解析・設計
を行うことができる。

【０１４４】本発明の第１０によれば、半導体デバイス
解析、および半導体回路解析によって得られた動作特性
を用いて、元の入力データであるトランジスタの物理構
造、動作条件、もしくは半導体回路の回路情報などにフ
ィードバックをかけ、トランジスタや他の素子などの最
適設計に必要な情報を得ることができる。

【０１４５】本発明の第１１によれば、注入型トランジ
スタに対して、物理構造や動作条件などを入力し、１次
元のデバイスモデルを用いて、動作特性、および各種の
高周波パラメータを求めるための半導体デバイス解析用
のシステム構成を得、それを用いて、トランジスタの高
効率な解析・設計を行うことができる。

【０１４６】本発明の第１２によれば、注入型トランジ
スタに対して、１次元のデバイスモデルを用いて半導体
デバイス解析を行うと同時に、該トランジスタの寄生抵
抗であるソース抵抗とドレイン抵抗の値を算出してバイ
アス条件の変換と計算結果である各種特性値の変換を行
うことができ、該トランジスタのゲート電極直下の空乏
層が延長した状態を取扱うことができ、該トランジスタ
の実効的なドレイン・ソース間電流を実際のデバイス特
性に近づけた状態で得ることができ、該トランジスタの
動作層の注入・形成に先だってバッファ層の注入・形成
を行った構造にも適用でき、それらのための該デバイス
モデルに組み合わせるべき追加計算手順と、それらを組
み込んだシステム構成を得ることができる。

【０１４７】本発明の第１３によれば、半導体デバイス
解析用のシステム装置と、デバイス特性と半導体回路の
各種情報を入力して半導体回路解析を行うための半導体
回路解析用のシステム装置とを備えた回路設計装置を
得、それを用いて、トランジスタから半導体回路まで一
体的な設計を行うことができる。

【０１４８】本発明の第１４によれば、半導体デバイス
解析用のシステム装置、および半導体回路解析用のシス
テム装置によって得られた動作特性を用いて、元の入力
データであるトランジスタの物理構造、動作条件、もし
くは半導体回路の回路情報などにフィードバックをかけ
る機構を備えた回路設計用のシステム装置を得、それを
用いて、トランジスタや他の素子などの最適設計に必要
な情報を得ることができる。

【０１４９】本発明の第１５によれば、半導体デバイス
解析用のシステム装置、半導体回路解析用のシステム装
置、および入力データにフィードバックをかけるパラメ
ータ修正用のシステム装置を効率的に組み合わせたシス
テム構成を得、それを用いて、トランジスタや半導体回
路の一元的な設計の環境を構築することができる。

【０１５０】本発明の第１６によれば、半導体デバイス
解析用のシステム装置、半導体回路解析用のシステム装
置、および入力データにフィードバックをかけるパラメ
ータ修正用のシステム装置を効率的に組み合わせたシス
テム構成において、各システム装置からの出力情報を一
元的な環境で視覚化できるような手段が提供され、それ
を用いることにより、出力結果の把握と再計算のための
各種指示を容易にすることができる。

【０１５１】

【実施例】以下、特許請求の範囲に記載した内容につい
て、具体的な処理手順、および処理装置のハードウェア
構成について、実施例を用いながら詳細に説明する。

【０１５２】第１の実施例は、不純物注入型トランジス
タに対する半導体デバイス解析装置において実行される
数値解析の計算手順である。この計算手順は、１次元の
デバイスモデルに基づく基幹部分、内部動作状態を考慮
した寄生抵抗値を求める第１の追加部分、空乏層の延長
効果を考慮して空乏層形状を計算する第２の追加部分、
補正電流をドレイン電流の計算値に加算する第３の追加
部分、および、ＭＥＳＦＥＴの動作層形成に先だって注
入型のバッファ層を形成する場合の入力データ処理を行
う第４の追加部分から構成される。

【０１５３】まず、１次元のデバイスモデルに基づく基
幹部分を説明する。図５は不純物注入型電界効果トラン
ジスタ（ＭＥＳＦＥＴ）の断面図を表したものである。
ここに、５０１…基板または半導体バッファ領域、５０
２…不純物を注入した動作層、５０３…ゲート電極、５
０４Ｓ…ソース電極、５０４Ｄ…ドレイン電極、５０５
Ｓ…ソース電極側高濃度低抵抗領域、５０５Ｄ…ドレイ
ン電極側高濃度低抵抗領域である。基板の材料としては
砒化ガリウム（ＧａＡｓ）やインジウム・リン（Ｉｎ
Ｐ）などのIII−Ｖ族化合物半導体の基板を用いるか、
もしくはＧａＡｓなどにクロム（Ｃｒ）イオンや炭素
（Ｃ）イオンなどを添加して深い準位を補償した半絶縁
性の基板を用いる。注入する不純物としては、ｎ型動作
層を形成する場合、ＧａＡｓ基板にはシリコン（Ｓｉ）
イオンやセレン（Ｓｅ）イオンを用い、また半導体バッ
ファ層を設ける場合には、動作層とは逆導電型のｐ型の
領域を設けるために、マグネシウム（Ｍｇ）イオンやベ
リリウム（Ｂｅ）イオンを動作層よりも深い位置に注入
する。この不純物注入型ＭＥＳＦＥＴにおいて、ゲート
電極とソース電極との間にゲートバイアス電圧を、ドレ
イン電極とソース電極との間にドレインバイアス電圧を
印加した時の動作状態図を図６に示す。ここに、６０１
…基板または半導体バッファ領域、６０２Ｃ…動作層の
中でチャネル（電流路）として働く領域、６０２Ｄ…動
作層の中でキャリアが空乏化している領域、６０３…ゲ
ート電極、６０５Ｓ…ソース電極側高濃度低抵抗領域、
６０５Ｄ…ドレイン電極側高濃度低抵抗領域、６１１…
加速領域、６１２…飽和領域、６２１…電位計算の基準
となる仮想境界、６２２…不純物分布の打ち切り点とな
る仮想境界である。この中で、６０１〜６１２は図２の
２０１〜２１２にそのまま対応する。また、仮想境界６
２１と６２２は不純物注入型ＭＥＳＦＥＴに特有の不純
物濃度分布を取り扱うために導入されたもので、具体的
な設定方法は後述する。

【０１５４】図５の不純物注入型ＭＥＳＦＥＴにおいて
は、半導体バッファ層の影響を考慮しない場合、不純物
濃度分布関数を次式のようにガウス型関数で表現する。

【０１５５】

【数３４】

【０１５６】ここで、

【０１５７】

【数３５】

【０１５８】キャリアである電子の移動度モデルに関し
ては、図３に示したものをそのまま用いる。各電極に、
ゲートバイアス電圧、およびドレインバイアス電圧を印
加することによって、ゲート電極６０３の直下にはキャ
リアが存在しない空乏層が形成される。図３に示す折れ
線型移動度モデルの３０１と３０２に対応して、この空
乏層領域は電子の走行速度が印加する電界の強度に比例
する加速領域６１１と、電子速度が一定である飽和領域
６１２の二つに分けることができる。加速領域６１１に
おいてはポアソン式に基づく電位分布、飽和領域６１２
においてはラプラス式に基づく電位分布を仮定すると、
加速領域６１１から算出されるドレイン・ソース間電流
と、飽和領域６１２から算出されるドレイン・ソース間
電流とが相等しい値をとる条件（電流方程式）は次式で
表現される。

【０１５９】

【数３６】

【０１６０】

【数３７】

【０１６１】

【数３８】

【０１６２】ここで、

【０１６３】

【数３９】

【０１６４】次に、加速領域６１１の電位分布と飽和領
域６１２の電位分布とから求められる各領域端の電位差
の和が、ドレインバイアス電圧に等しい値を取る条件
（バイアス方程式）は次式で表現される。

【０１６５】

【数４０】

【０１６６】

【数４１】

【０１６７】ここで、

【０１６８】

【数４２】

【０１６９】従って、数３６と数４０を連立して解くこ
とにより、空乏層の形状（長さ、厚さ）を求めることが
できる。得られた空乏層の形状を基に、ドレイン・ソー
ス間電流を求めると、次式が得られる。

【０１７０】

【数４３】

【０１７１】ここで、

【０１７２】

【数４４】

【０１７３】次に、高周波特性を表すパラメータとして
重要な相互コンダクタンス、ドレインコンダクタンス、
ゲート・ソース間キャパシタンスを求める。

【０１７４】まず、相互コンダクタンスは、ドレインバ
イアス電圧を一定にした時のゲートバイアス電圧に関す
るドレイン・ソース間電流の微分値として定義され、次
式で表現される。

【０１７５】

【数４５】

【０１７６】

【数４６】

【０１７７】次に、ドレインコンダクタンスは、ゲート
バイアス電圧を一定にした時のドレインバイアス電圧に
関するドレイン・ソース間電流の微分値の逆数として定
義され、次式で表現される。

【０１７８】

【数４７】

【０１７９】

【数４８】

【０１８０】さらに、ゲート・ソース間キャパシタンス
は、ゲート電極と動作層との境界面における電界の強度
を積分することによりゲート電極に蓄積される電荷を算
出し、この電荷の値をドレインバイアス電圧を一定にし
てゲートバイアス電圧で微分することによって得られ、
次式のようになる。

【０１８１】

【数４９】

【０１８２】

【数５０】

【０１８３】

【数５１】

【０１８４】

【数５２】

【０１８５】

【数５３】

【０１８６】ドレインバイアス電圧が非常に小さく、動
作チャネル領域内を走行する電子が飽和速度まで到達し
ない場合、図６の６１２の領域は消失する。この場合
は、まず、バイアス条件のみから空乏層の厚さを次式に
よって求める。

【０１８７】

【数５４】

【０１８８】加速領域と飽和領域の長さは、固定的に次
式の通りになる。

【０１８９】

【数５５】

【０１９０】次に、この空乏層の形状を基に、ドレイン
・ソース間電流を次式により求める。

【０１９１】

【数５６】

【０１９２】ここで、

【０１９３】

【数５７】

【０１９４】電子は飽和速度に到達しないので、電子の
飽和速度の代わりに、電子の最大走行速度を考え、この
速度に到達する電界の強度を次式で定義する。

【０１９５】

【数５８】

【０１９６】次に、高周波特性を表すパラメータに関し
ては、相互コンダクタンスは上記と同様の定義により、
次式により与えられる。

【０１９７】

【数５９】

【０１９８】

【数６０】

【０１９９】ドレインコンダクタンスは次式で与えられ
る。

【０２００】

【数６１】

【０２０１】

【数６２】

【０２０２】これら数５９〜数６２はそれぞれ数４５〜
数４８と本質的に同等である。また、ゲート・ソース間
キャパシタンスは次式で与えられる。

【０２０３】

【数６３】

【０２０４】

【数６４】

【０２０５】次に、不純物注入型ＭＥＳＦＥＴに特有の
不純物濃度分布を処理する際に出現する仮想境界につい
て説明する。これは、不純物濃度分布をガウス型関数で
表現した際、この関数が連続的に無限遠まで非零値をと
ることによる。

【０２０６】まず、ドレイン・ソース間電流の算出にお
いて、不純物分布の打ち切り点、すなわちキャリアの計
数を取る限界点を設定する。これは、図６の６２２を表
しており、任意に基板表面から遠い位置に設定可能であ
る。しかし、実際には不純物濃度分布を表す数式（数３
４）の値が概ね１×10¹⁴〜１×10¹⁶/cm³程度、もしくは
それ以下となる任意の位置で規定することで十分であ
る。この数値は、ドレイン・ソース間電流への寄与が概
ね0.01mA程度（ゲート幅200〜300 μmの場合）、あるい
は基板の残留キャリア濃度が１×10¹⁵/cm³程度であるこ
とによる。

【０２０７】もう一つの仮想境界は、上述の飽和領域６
１２において仮定したラプラシアン電位の基準となるも
のである。この仮想境界は、図６の６２１を表してお
り、別の仮想境界６２２の極限操作によって、一定の位
置に収束する必要がある。ここでは、電位基準となる仮
想境界までの動作層の厚さを、動作チャネル領域内にお
けるキャリア数の積分値と空乏層境界における不純物濃
度値を用いて、次式で定義する。

【０２０８】

【数６５】

【０２０９】この数６５により求めた値を、数４０など
に代入して、動作特性の計算が収束するまでの間、逐次
更新する。

【０２１０】次に、入力データの一部である、不純物プ
ロファイルの変換方法を説明する。

【０２１１】不純物注入型ＭＥＳＦＥＴでは、基板の表
面に不純物（原子、イオン）を注入した後、注入された
不純物を活性化するために高温化処理（アニール）を行
う。また、注入によって受けた表面損傷を回復するた
め、さらにはドレイン飽和電流を所定の値に収めるた
め、基板表面をエッチングし、リセス（凹部）を形成す
る。従って、基板に注入する不純物の実効的なドーズ量
は、実際に処理装置上で設定される外部ドーズ量に、注
入された不純物がキャリア供給源として有効である割合
を示す活性化率を乗じた値に置き換えられ、また、基板
に注入する不純物の平均飛程距離は、注入処理によって
得られる外部平均飛程距離から、注入によって受けた基
板表面の損傷を回復するためのリセス処理による減少分
を差し引いた値に置き換えられる。これらを数式で表す
と次式のようになる。

【０２１２】

【数６６】

【０２１３】

【数６７】

【０２１４】この二式で変換された値を、半導体デバイ
ス解析装置の直接の入力データとする。

【０２１５】次に、バイアス条件の変換方法について説
明する。

【０２１６】上記の計算手順に現れたゲートバイアス電
圧、およびドレインバイアス電圧は、図６の空乏層６０
２Ｄの両端に印加されるべき値であり、実際にゲート電
極・ソース電極間、ドレイン電極・ソース電極間に印加
される値より、寄生抵抗による電圧降下分だけ下方にシ
フトする。すなわち、空乏層の形状の計算に用いられる
実効ゲートバイアス電圧は、ゲート電極・ソース電極間
に印加する外部印加ゲートバイアス電圧から、ソース電
極から動作チャネル領域までの区間に存在するソース抵
抗によるゲートバイアス電圧の降下分を差し引いた値で
ある。同様に、空乏層の形状の計算に用いられる実効ド
レインバイアス電圧は、ドレイン電極・ソース電極間に
印加する外部印加ドレインバイアス電圧からソース抵抗
によるドレインバイアス電圧の降下分、およびドレイン
電極から動作チャネル領域までの区間に存在するドレイ
ン抵抗によるドレインバイアス電圧の降下分を合わせて
差し引いた値である。これらを具体的に数式で表すと、
次式のようになる。

【０２１７】

【数６８】

【０２１８】ここで

【０２１９】

【数６９】

【０２２０】解析の際に入力されるのは外部に印加され
るバイアス値であるので、ドレイン・ソース間電流を求
める度に、実効的なバイアス条件を求め、これによって
所定の条件で収束するまで繰返し動作特性の算出を行う
ことになる。

【０２２１】また、上記で求めた相互コンダクタンスは
内部的に有効な相互コンダクタンスであり、ソース抵抗
によるゲートバイアス電圧の降下分、ソース抵抗とドレ
イン抵抗によるドレインバイアス電圧の降下分を考慮す
ると、外部印加ゲートバイアス電圧に対する外部相互コ
ンダクタンスは次式で与えられる。

【０２２２】

【数７０】

【０２２３】また、同様にして、外部印加ドレインバイ
アス電圧に対する外部ドレインコンダクタンスは次式で
与えられる。

【０２２４】

【数７１】

【０２２５】次に、内部動作状態を考慮した寄生抵抗値
を求める第１の追加部分を説明する。寄生抵抗は、数６
８に示したバイアス電圧の変換や、それに伴う数７０、
数７１のパラメータ変換に用いられる。

【０２２６】ソース電極側の寄生抵抗は、ゲート電極と
ソース電極との間に存在する半導体領域をシート抵抗と
する部分と、ソース電極とその下に位置する高濃度低抵
抗領域との接触面に介在するオーミック接触性抵抗とか
ら構成される。図７はソース電極側の寄生抵抗領域の構
成モデルを示したものである。ここに、７０１…基板ま
たは半導体バッファ領域、７０２…不純物を注入した動
作層、７０３…ゲート電極、７０４Ｓ…ソース電極、７
０５Ｓ…ソース電極側高濃度低抵抗領域、７１１…半導
体の表面空乏層のうち動作層にかかる部分、７１２…半
導体の表面空乏層のうち高濃度低抵抗領域にかかる部
分、７２１〜７２５……抵抗領域を分割した時の部分抵
抗領域１〜５である。部分抵抗領域１〜５は、順に、リ
セス下面の部分、リセス斜面（側壁）の部分、リセス上
面の部分、高濃度低抵抗領域の部分、オーミック接触を
伴う部分に対応する。図８は図７に示した分割領域の接
続方法を示したものである。ここに、８２１〜８２５…
図７の７２１〜７２５に相当する部分抵抗領域１〜５で
ある。部分抵抗領域１〜４（８２１〜８２４）は多層分
割した平板型抵抗体の直列接続として計算するが、部分
抵抗領域５（８２５）は電極金属との接触面と部分抵抗
領域４（８２４）との接続面が異なる方向を向くため、
伝送線路モデル（例えば、「菅野監修、大森編：超高速
化合物半導体デバイス、第２０１頁から２０２頁、培風
館、昭和６１年発行」を参照する）を用いる。

【０２２７】さらに、半導体領域の表面空乏層とゲート
直下に位置する空乏層の接続を考えて、部分抵抗領域１
（図７の７２１）を再分割する。図９は、抵抗領域の再
分割モデルである。ここに、９０３…ゲート電極、９１
１…半導体の表面空乏層、９２１１…部分抵抗領域１を
再分割した時に空乏層厚さが遷移する部分、９２１２…
部分抵抗領域１を再分割した時に空乏層厚さが一定であ
る部分である。

【０２２８】半導体領域の表面空乏層の厚さを求めるた
めに、表面における不純物濃度などから、表面準位を算
出する。

【０２２９】

【数７２】

【０２３０】

【数７３】

【０２３１】ここで、

【０２３２】

【数７４】

【０２３３】図７のリセス構造におけるリセス上面と下
面は、それぞれ不純物濃度が異なるので、表面空乏層の
厚さが別々の値となる。具体的には、次の方程式を解い
て得られる。

【０２３４】

【数７５】

【０２３５】

【数７６】

【０２３６】ここで、

【０２３７】

【数７７】

【０２３８】リセス斜面（側壁）については、数７５、
数７６で求めた厚さを両端の値として用い、途中は線形
に推移するものとして近似する。

【０２３９】各部分領域１〜５（図９の９２１１と９２
１２、図７の７２２〜７２５）における抵抗値を求める
と、以下のように与えられる。

【０２４０】

【数７８】

【０２４１】

【数７９】

【０２４２】

【数８０】

【０２４３】

【数８１】

【０２４４】

【数８２】

【０２４５】ここで、

【０２４６】

【数８３】

【０２４７】また、部分抵抗領域１のうち空乏層厚さが
遷移する部分、リセス斜面（側壁）に対応する部分抵抗
領域３に関しては、空乏層の境界と抵抗領域との境界を
規定する関数は、次式で与えられる。

【０２４８】

【数８４】

【０２４９】ここで、

【０２５０】

【数８５】

【０２５１】

【数８６】

【０２５２】最終的に、ソース抵抗は次式で与えられ
る。

【０２５３】

【数８７】

【０２５４】ドレイン抵抗に関しても、全く同様にして
算出することができる。

【０２５５】次に、空乏層の延長効果を考慮して空乏層
形状を計算する第２の追加部分を説明する。

【０２５６】チャネル内の電界分布は、数４０から長さ
方向にはcosh型で与えられ、ドレイン電極に近いほど急
激に増加する。これを緩和するように、ゲート直下空乏
層のドレイン側端がドレイン電極にせり出し、実効的に
はゲート長が長く見える効果をもたらす。図１０は空乏
層が延長された場合の動作状態を説明する図である。こ
こに、１００１…基板または半導体バッファ領域、１０
０２Ｃ…動作層の中でチャネル（電流路）として働く領
域、１００２Ｄ…動作層の中でキャリアが空乏化してい
る領域、１００３…ゲート電極、１００５Ｓ…ソース電
極側高濃度低抵抗領域、１００５Ｄ…ドレイン電極側高
濃度低抵抗領域、１０１１…加速領域、１０１２…飽和
領域のうちゲート電極下の部分、１０１３…飽和領域の
うち、延長された部分である。

【０２５７】飽和領域が延長されても、空乏層形状を求
めるための方程式系は、数３６〜数４１と基本的に変わ
らない。従って、電流方程式は

【０２５８】

【数８８】

【０２５９】バイアス方程式は

【０２６０】

【数８９】

【０２６１】ここで、

【０２６２】

【数９０】

【０２６３】

【数９１】

【０２６４】飽和領域の延長分に対する電位変化は、そ
の区間におけるガウス型電位によって供給されると考
え、次式を得る。

【０２６５】

【数９２】

【０２６６】これにより、延長分を加味しながら、空乏
層の形状を求めれば良いことになる。

【０２６７】相互コンダクタンスとドレインコンダクタ
ンスに関しては、数４５〜数４８と同様に、次式で与え
られる。

【０２６８】

【数９３】

【０２６９】

【数９４】

【０２７０】

【数９５】

【０２７１】

【数９６】

【０２７２】ゲート・ソース間キャパシタンスは、ゲー
ト電極と対向する部分に限定して計算すると、数４９〜
数５３をそのまま適用することができる。

【０２７３】次に、補正電流をドレイン・ソース間電流
の計算値に加算する第３の追加部分を説明する。通常の
１次元のデバイスモデルでは、ドレイン・ソース間電流
の飽和状態においてはこの電流値はほとんど増加しない
が、実際のデバイスにおいては、飽和状態にあっても、
電流値が少しずつ増加し続けることを考え、これをフィ
ッティング用パラメータとして取り込む。その主な原因
としては、基板に漏洩・浸透して流れる電流やゲート電
極直下の空乏層を横切って流れる電流などがある他、Ｇ
ａＡｓの移動度モデルを折れ線型モデルで表現したこと
による影響などがあげられる。

【０２７４】図１１は補正電流を追加した場合の動作状
態を説明する図である。ここに、１１０１…基板または
半導体バッファ領域、１１０２Ｃ…動作層の中でチャネ
ル（電流路）として働く領域、１１０２Ｄ…動作層の中
でキャリアが空乏化している領域、１１０３…ゲート電
極、１１０５Ｓ…ソース電極側高濃度低抵抗領域、１１
０５Ｄ…ドレイン電極側高濃度低抵抗領域、１１１１…
チャネル内を流れるドレイン電流、１１１２…補正電流
である。チャネル内を流れる電流は、数３６と数４０を
連立して得られる空乏層形状から算出される電流を指
す。図１２は補正電流を追加したときの直流特性に対す
る効果を説明する図である。ここに、１２００…補正電
流として加算される部分、１２０１…補正電流を追加
（加算）しない場合に算出されるドレイン電流の内部計
算値、１２０２…補正電流を追加（加算）した場合の全
ドレイン電流である。直流特性に対する修正は、次式の
ように施す。

【０２７５】

【数９７】

【０２７６】ここで、

【０２７７】

【数９８】

【０２７８】補正電流加算分は、飽和領域の両端に印加
される電位差と、補正電流の度合い、大きさを表現する
基準抵抗を用いて、次式のように求められる。

【０２７９】

【数９９】

【０２８０】ここで、

【０２８１】

【数１００】

【０２８２】相互コンダクタンスとゲート・ソース間キ
ャパシタンスに関しては、数４５、数４６、数４９〜数
５３をそのまま適用する。ドレインコンダクタンスに関
しては、補正電流を加算したことをそのまま考慮する
と、次式で与えられる。

【０２８３】

【数１０１】

【０２８４】ここで、

【０２８５】

【数１０２】

【０２８６】補正電流によるドレインコンダクタンスの
加算分は数９９と対応するように次式で与えられる。

【０２８７】

【数１０３】

【０２８８】次に、ＭＥＳＦＥＴの動作層形成に先だっ
て注入型のバッファ層を形成する場合の入力データ処理
を行う第４の追加部分を説明する。このバッファ層は、
上記に述べた補正電流のうち基板に漏洩・浸透して流れ
る電流分を低減するためや、動作層の境界を浅くに設定
させることによってショートチャネル効果を抑制するた
めなどを目的として導入される。ＭＥＳＦＥＴの作製プ
ロセス面においては、動作層に添加する不純物（ｎ型）
とは逆導電型の不純物（ｐ型）を、動作層より深くに注
入することによって得られる。

【０２８９】バッファ層を形成する場合の不純物濃度関
数は、次式で与えられる。

【０２９０】

【数１０４】

【０２９１】ここで、

【０２９２】

【数１０５】

【０２９３】ｐ型不純物は奥深く、ｎ型不純物はそれよ
り浅く注入されるため、キャリア（電子）濃度を基準に
不純物濃度を評価すると、その値は表面から正−０−負
と変化し、見かけ上のゼロ点が存在する。このゼロ点を
基準として浅い方はｎ型、深い方はｐ型となり、ｐ−ｎ
接合型の空乏層が形成される。図１３は不純物プロファ
イルと接合型空乏層を説明する図である。ここに、１３
００…不純物濃度のゼロ点、１３０１…ｎ型動作層領
域、１３０２…接合型空乏層のうちｎ型領域部分、１３
０３…接合型空乏層のうちｐ型領域部分である。接合型
空乏層の両側の境界は二つの方程式系から求められる。

【０２９４】一つは接合型空乏層の両端の間において不
純物濃度関数を積分するとゼロになると言う中性条件で
あり、次式で与えられる。

【０２９５】

【数１０６】

【０２９６】ここで、

【０２９７】

【数１０７】

【０２９８】もう一つは、接合型空乏層の両端の間にお
いてポテンシャルの変化を積分すると、両端における不
純物濃度から算出される内蔵電位に等しい値になると言
う電位条件であり、次式で与えられる。

【０２９９】

【数１０８】

【０３００】

【数１０９】

【０３０１】ここで、

【０３０２】

【数１１０】

【０３０３】接合型空乏層の内部にはキャリアが存在せ
ず、従ってドレイン・ソース間電流が流れ込まないの
で、この接合型空乏層のｎ型領域側境界を、不純物分布
の打ち切り点として一意に設定する。

【０３０４】

【数１１１】

【０３０５】図１４は、ｐ型バッファ層を形成した場合
の構造と動作状態を説明する図である。ここに、１４０
１…基板、１４０２Ｃ…ｎ型動作層の中でチャネルとし
て働く領域、１４０２Ｄ…ｎ型動作層の中で空乏化して
いる領域、１４０３…ゲート電極、１４０５Ｓ…ソース
電極側高濃度低抵抗領域、１４０５Ｄ…ドレイン電極側
高濃度低抵抗領域、１４１０…ｐ−ｎ接合型空乏層領
域、１４２０…不純物濃度のゼロ点ライン、１４２１…
接合型空乏層のうちｎ型領域部分、１４２２…接合型空
乏層のうちｐ型領域部分、１４２３…ｐ型不純物領域で
ある。図１３との対比では、１３０１、１３０２、１３
０３はそれぞれ１４０２Ｃ＋１４０２Ｄ、１４２１、１
４２２と対応する。

【０３０６】次に、ｐ型バッファ層を形成した場合の計
算手順（基幹部分、第１の追加部分、第２の追加部分、
第３の追加部分）を説明する。接合型空乏層のｎ型領域
側境界においては、ｎ型不純物の影響がｐ型不純物のそ
れよりも非常に大きく、それよりも浅いｎ型動作層内部
ではｐ型不純物の影響を事実上無視することができる。
従って、

【０３０７】

【数１１２】

【０３０８】と近似することにより、ｐ型バッファ層を
導入しない場合の計算手順をそのまま適用する。

【０３０９】次に、ここまで説明した計算手順につい
て、具体的な計算アルゴリズムを説明する。

【０３１０】アルゴリズムの例１は、ドレインバイアス
電圧が比較的高くて、ゲート電極の直下に位置する動作
チャネル領域内を走行する電子が飽和速度に到達する場
合の計算処理過程である。ここでは、最も簡単な構造と
して、ＭＥＳＦＥＴのｎ型動作層をを形成するために、
ｎ型不純物を１回注入したものを考え、ｐ型バッファ層
は導入しない。図１５は、この場合の計算アルゴリズム
を示したものである。

【０３１１】１５０１…注入のプロセス条件から注入直
後の不純物プロファイルを得る過程である。注入条件は
不純物種、ドーズ量、注入エネルギーの三つのパラメー
タで表される。半導体基板を構成する半導体種を砒化ガ
リウム（ＧａＡｓ）とし、不純物種をシリコン（Ｓ
ｉ）、ドーズ量を５×10¹²/cm³、注入エネルギーを40 K
eVとすると、見かけ上の不純物プロファイルは次式

【０３１２】

【数１１３】

【０３１３】

【数１１４】

【０３１４】で表される。この数値は、例えば、「ギボ
ンズ、他：”プロジェクティッドレインジスタティ
スティックス、第２版”、ハルステッドプレス社、１
９７５年．（Gibbons,et al.:"Projected Range Statis
tics,2nd Ed.",HALSTEAD PRESS(1975).）」にテーブル
として提供されている。

【０３１５】１５０２…高温化処理（アニール）、リセ
ス処理など動作層を形成するための後処理を経た後の実
効的な不純物プロファイルを得る過程である。アニール
は、注入された不純物種をキャリア供給源として活性化
させるためのであるが、同時に、長時間の高温化処理に
よる不純物種の拡散という副作用も伴うので、活性化と
拡散のバランスを取る必要がある。このため、活性化率
は常に100 ％には達しない。ここでは、測定から得られ
る60％という値を採用することにする。次に、リセス処
理は、半導体表面の整復やドレイン飽和電流の調整など
を目的として、ウェットエッチング処理などにより、表
面を50〜100 Å程度エッチングするものである。ここで
は、50Åエッチングするものとする。これらを考慮する
と、動作層に対する実効不純物分布は数６６、数６７を
用いて数３４が得られ、各パラメータは次式

【０３１６】

【数１１５】

【０３１７】に変換される。

【０３１８】１５０３…外部から電極に印加するゲート
バイアス電圧、およびドレインバイアス電圧を設定する
過程である。例えば、

【０３１９】

【数１１６】

【０３２０】とする。

【０３２１】１５０４…ＭＥＳＦＥＴに寄生するソース
抵抗、およびドレイン抵抗を考慮して、内部の真性部分
に印加される実効的なバイアス電圧を設定する過程であ
る。ただし、処理の１回目は初期設定であり、繰返しに
よる修正処理は２回目以降としている。ここで、ソース
抵抗を3.5 Ω、ドレイン抵抗を4.0 Ωとする。バイアス
電圧の変換処理は数６８を用いて行われるが、１回目は
ドレイン・ソース間電流が求まっていないので、形式的
に外部印加バイアス電圧と内部的に有効なバイアス電圧
が等しくなる。

【０３２２】１５０５…空乏層の形状を計算処理する繰
返しの度に、空乏層のドレイン電極側端の厚さを設定す
る過程である。ただし、１回目は探索する範囲の最小値
と最大値を初期設定する処理を含み、この範囲を縮小し
ていくための計算点を設定する。２回目以降は探索する
範囲を縮小していくための計算点設定処理だけである。
なお、空乏層のソース電極側端の厚さはバイアス電圧の
条件から直ちに求まり、数４１の第１式で与えられる。
ここで、１回目に設定される探索範囲の最小値と最大値
は次式

【０３２３】

【数１１７】

【０３２４】で与えられる。

【０３２５】１５０６…空乏層形状を求める過程の一つ
である。具体的には、電流方程式である数３６を拘束条
件として、バイアス方程式に対する試行関数の値をゼロ
にする空乏層厚さを探索する。この試行関数はドレイン
電極・ソース電極間の電位差がドレインバイアス電圧に
等しいことを表すバイアス方程式（数４０）を基に、

【０３２６】

【数１１８】

【０３２７】のように関数形式に変換したものである。
ここでは図１５の１５０５で設定された探索範囲から新
たに設定された計算点についての数１１８の関数値を求
める。ここで、新たに設定する計算点の求め方、すなわ
ち非線形方程式の解法については、例えば２分法、逆線
形反復法という２通りの方法をそれぞれ単独で、あるい
は混在・併用する。図１６は、非線形方程式の解法アル
ゴリズムの一例を示したものである。図１６（ａ）の２
分法においては、新たな計算点を探索範囲の最小値と最
大値の中点に設定する。

【０３２８】

【数１１９】

【０３２９】この方法では、探索範囲を確実に２の負の
冪乗のオーダで絞り込めるという特長があるが、見方を
換えると、所望の相対精度に対して、log₂(相対精度)回
程度の繰返しが常に必要である。図１６（ｂ）の逆線形
反復法においては、探索範囲の最小値における関数値
と、探索範囲の最大値における関数値を２次元的に直線
でむすび、座標軸と交差する点を新たな計算点に設定す
る。

【０３３０】

【数１２０】

【０３３１】こちらの方法では、関数曲線の直線性が高
いほど速く収束するが、一般には関数曲線の凹凸によっ
て収束性にバラツキがある。確実に探索範囲を縮小でき
る２分法に、一気に探索範囲を縮小できる可能性のある
逆線形反復法を併用（交互に適用）することにより、関
数値計算の繰返し回数を２分法単独の場合の８〜９割く
らいに抑えることができる。

【０３３２】なお、数４０には飽和走行速度に到達する
電界の強度が現れているが、この値は次式で定義する。

【０３３３】

【数１２１】

【０３３４】この数１２１に現れる移動度は、一定値を
与えることもできるが、一般に図１７に示すように不純
物濃度の高低によって変化し、本来は一定ではない。こ
のため、動作チャネル領域内において、不純物濃度と低
電界電子移動度の関係を表すテーブルから、不純物分布
に関する重み付き平均を移動度の代表値として次式で定
義する。

【０３３５】

【数１２２】

【０３３６】ここで

【０３３７】

【数１２３】

【０３３８】１５０７…図１５の１５０６によって計算
した値に対し、収束性を判定する過程である。判定は、
空乏層のドレイン電極側端の厚さ、および試行関数の値
の両方を用いるが、一方だけを用いても構わない。ここ
では、収束しない場合の探索範囲の更新も行う。具体的
には、２分法、あるいは逆線形反復法のいずれを適用す
る場合も、

【０３３９】

【数１２４】

【０３４０】と、探索範囲を更新する。そして、図１５
の１５０５に戻って、新たに計算点を設定し、同様の処
理を繰り返す。

【０３４１】１５０８…求められた空乏層形状に従っ
て、ドレイン・ソース間電流を算出する過程である。具
体的には、数４３を適用する。

【０３４２】１５０９…ドレイン・ソース間電流を用い
て内部の真性部分に印加される実効的なバイアス電圧を
改めて計算し、当初設定した値との比較から、実効的な
バイアス電圧の収束性を判定する過程である。バイアス
電圧を外部に有効なものから内部に有効なものに変換す
るには、数６８を適用すれば良く、そこで得られた値
と、図１５の１５０４で設定した値とを比較して収束性
を判定する。

【０３４３】なお、ゲートバイアス電圧、およびドレイ
ンバイアス電圧に関しても、空乏層形状を決定するため
の非線形方程式を内部に含む、レベルの一つ高い非線形
方程式を解く形式になる。具体的には、これらのバイア
ス電圧の探索範囲を求めると、最大値に関しては、次式

【０３４４】

【数１２５】

【０３４５】で与えられる。最小値に関しては、図１５
の１５０５〜１５０８の処理を一回行って得られたドレ
イン・ソース間電流を用いて、次式

【０３４６】

【数１２６】

【０３４７】で与えられる。これは、ゲートバイアス電
圧、ドレインバイアス電圧のいずれか一方が高くても、
より多くのドレイン・ソース間電流が流れることに起因
する。つまり、最大値のバイアス電圧の印加によって得
られた電流値は過大評価されており、これをそのまま用
いて内部的に有効なバイアス電圧を算出すると、ソース
抵抗とドレイン抵抗によるバイアス電圧の減少分も過大
に評価し、内部的に有効なバイアス電圧を過剰に低く評
価することになるからである。バイアス電圧の探索範囲
の最大値と最小値が設定された後の繰返し処理において
は、空乏層形状を求める場合の繰返し処理に準ずる。

【０３４８】１５１０…ここまでの処理過程によって確
定した空乏層形状、および内部的に有効なバイアス電圧
から、各種の高周波パラメータ（相互コンダクタンス、
ドレインコンダクタンス、ゲート・ソース間キャパシタ
ンス）を算出する過程である。具体的には、数４５〜数
５３を適用する。また、寄生抵抗を考慮して、実効相互
コンダクタンスと実効ドレインコンダクタンスを数７
０、数７１によって求める。

【０３４９】一例として、上記にあげたパラメータの他
に、構造パラメータ、および媒質・物理定数を次式

【０３５０】

【数１２７】

【０３５１】で与えると、図１５の計算処理によって、
空乏層形状など動作状態を表すものとして

【０３５２】

【数１２８】

【０３５３】と言う値が中間結果として得られ、最終的
な出力結果として

【０３５４】

【数１２９】

【０３５５】なる値が得られる。

【０３５６】アルゴリズムの例２は、ドレインバイアス
電圧の高低によって、ゲート電極の直下に位置する動作
チャネル領域内を走行する電子が飽和速度に到達するか
否かを判定し、処理を振り分ける場合の計算処理過程で
ある。図１８は、この場合の計算アルゴリズムを示した
ものである。

【０３５７】１８０１…不純物プロファイル、および外
部印加バイアス電圧を設定する過程で、図１５の１５０
１〜１５０３に相当する。

【０３５８】１８０２…内部的に有効なバイアス電圧を
設定する過程で、図１５の１５０４と同様の処理であ
る。

【０３５９】１８０３…設定された内部的に有効なバイ
アス電圧に対し、ゲート電極の直下に位置する動作チャ
ネル領域内を走行する電子が飽和速度に到達するか否か
を判定するための初期設定である。ここでは、まず、空
乏層の仮の厚さを形式的に数５４で求め、空乏層のドレ
イン電極側端の厚さの探索範囲を数１１７で設定してい
る。

【０３６０】１８０４…探索範囲の最小値と最大値にお
ける関数（数１１８）値の積の符号を調べ、

【０３６１】

【数１３０】

【０３６２】として、それぞれの場合において処理を振
り分ける。積が負（両者が異符号）の場合は飽和領域が
形成されるものとし、積が正（両者が同符号）の場合は
飽和領域が形成されない場合と判定する。

【０３６３】１８０５ａ…動作チャネル領域内を走行す
る電子は飽和速度に到達するので、図１５の１５０５〜
１５０７に相当する処理を行う。

【０３６４】１８０５ｂ…動作チャネル領域内を走行す
る電子は飽和速度に到達しないので、数５４によって、
ただちに空乏層形状が求まる。

【０３６５】１８０６ａ…１８０５ａに引き続き、図１
５の１８０８に相当する処理を行う。

【０３６６】１８０６ｂ…１８０５ｂに引き続き、数５
６を用いて、ドレイン・ソース間電流の算出を行う。

【０３６７】１８０７…１８０６ａあるいは１８０６ｂ
によって得られたドレイン・ソース間電流を用い、内部
的に有効なバイアス電圧の収束性を判定する。この処理
は図１５の１５０９と同様の処理である。

【０３６８】１８０８ａ…ここまでの処理過程によって
確定した空乏層形状、および内部的に有効なバイアス電
圧から、各種の高周波パラメータ（相互コンダクタン
ス、ドレインコンダクタンス、ゲート・ソース間キャパ
シタンス）を算出する過程である。図１５の１５１０と
同様の処理である。

【０３６９】１８０８ｂ…１８０８ａと同様の処理であ
るが、動作チャネル領域内を走行する電子は飽和速度に
到達しない場合であるから、数５９〜数６４を適用す
る。

【０３７０】さらに、ここでは、パラメータを上記の説
明で用いたものとし、バイアス電圧を変化させた時の特
性図を示す。図１９は横軸に外部印加ドレインバイアス
電圧を取り、縦軸にドレイン・ソース間電流を取った、
いわゆる直流特性を表したものである。なお、パラメー
タ（曲線間変数）はゲートバイアス電圧である。また、
併記してある黒丸（●）は測定値を表しており、外部印
加ドレインバイアス電圧がV_dd=2.0〜3.0 Vあたりで良く
一致している。図２０は横軸にゲートバイアス電圧を取
り、縦軸に実効相互コンダクタンスを取ったものであ
る。ここで、２００２の破線は等価的にエピタキシャル
型ＭＥＳＦＥＴに置き換えた時の計算値を示しており、
置換パラメータは

【０３７１】

【数１３１】

【０３７２】としている。なお、置換の基準として、ゲ
ートバイアス電圧の閾値とドレイン・ソース間電流の飽
和値を等しくするように、動作層の不純物濃度と厚さを
選択した。この図２０においては、外部印加ゲートバイ
アス電圧がV_gg=-0.6 Vあたりにおいて実線と破線の差が
大きい。すなわち、等価的なエピタキシャル型ＭＥＳＦ
ＥＴに置き換えた場合からの精度の改善が認められる。
このことは、低消費電力化を狙って、ドレイン・ソース
間電流の小さいところで動作させる場合にはより重要な
問題になる。

【０３７３】アルゴリズムの例３は、アルゴリズムの例
１を基に、基幹部分をなす第１の計算手順に、第１の追
加手順、第２の追加手順、第３の追加手順、第４の追加
手順を導入する場合の計算処理過程である。図２１は、
この場合の計算アルゴリズムを示したものである。

【０３７４】２１０１…不純物プロファイル、および外
部印加バイアス電圧を設定する過程で、図１５の１５０
１〜１５０３に相当する。また、バッファ層がある場合
には、それに対応する不純物プロファイルも同様に処理
する。

【０３７５】２１０１ａ…ｐ型バッファ層がある場合
に、不純物分布の打ち切り境界の位置を内部的に設定す
る第４の追加手順を実行する過程である。ｐ型バッファ
層がない場合、不純物分布の打ち切り境界の位置は外部
から入力する。

【０３７６】２１０４…内部的に有効なバイアス電圧を
設定する過程で、図１５の１５０４と同様の処理であ
る。

【０３７７】２１０５…空乏層の形状を計算処理する繰
返しの度に、空乏層のドレイン電極側端の厚さを設定す
る過程であり、図１５の１５０５と同様の処理である。

【０３７８】２１０６…空乏層形状を求める過程の一つ
である。具体的には、電流方程式である数３６を拘束条
件として、バイアス方程式に対する試行関数（数１１
８）の値をゼロにする空乏層厚さを探索する。処理の具
体的内容は図１５の１５０６と同様の処理である。

【０３７９】２１０６ａ…空乏層の延長効果を取り込む
場合の第２の追加手順を実行する部分である。ここでは
最初に空乏層延長を伴わない場合に空乏層形状を数３
６、数４０を用いて求め、この結果から、さらに、空乏
層延長を伴う場合の空乏層形状の探索範囲を設定する過
程を踏む。

【０３８０】２１０７…２１０６によって計算した値に
対し、収束性を判定する過程である。図１５の１５０７
と同様の処理である。

【０３８１】２１０８…求められた空乏層形状に従っ
て、ドレイン・ソース間電流を算出する過程である。具
体的には、数４３を適用する。

【０３８２】２１０８ａ…２１０８によって求められた
ドレイン・ソース間電流に、第３の追加手順によって算
出される補正電流分を加算して、その結果を最終的なド
レイン・ソース間電流とする過程である。

【０３８３】２１０９…ドレイン・ソース間電流を用い
て内部の真性部分に印加される実効的なバイアス電圧を
改めて計算し、当初設定した値との比較から実効的なバ
イアス電圧の収束性を判定する過程である。図１５の１
５０９と同様の処理である。

【０３８４】２１０９ａ…２１０９の判定に先立ち、最
新の空乏層形状から第１の追加手順に従ってソース抵抗
とドレイン抵抗を算出する部分である。

【０３８５】２１１０…ここまでの処理過程によって確
定した空乏層形状、および内部的に有効なバイアス電圧
から、各種の高周波パラメータ（相互コンダクタンス、
ドレインコンダクタンス、ゲート・ソース間キャパシタ
ンス）を算出する過程である。図１５の１５１０と同様
の処理である。

【０３８６】次に、アルゴリズムの例３に説明した、本
発明によるデバイス解析の計算手順について、各追加手
順の導入効果と、測定値との比較結果を説明する。

【０３８７】半導体基板を構成する半導体種を砒化ガリ
ウム（ＧａＡｓ）、不純物種を動作層用にはｎ型のシリ
コン（Ｓｉ）、バッファ層用にはｐ型のマグネシウム
（Ｍｇ）とする。外部からの注入条件を規定するドーズ
量と注入エネルギーを次式で与える。

【０３８８】

【数１３２】

【０３８９】これに対する見かけ上の不純物プロファイ
ルは次式で与えられる。

【０３９０】

【数１３３】

【０３９１】ここで、

【０３９２】

【数１３４】

【０３９３】活性化率とリセス処理量を

【０３９４】

【数１３５】

【０３９５】とすると、動作層に対する実効不純物分布
は数６６、数６７を用いて数１０４が得られ、各パラメ
ータは次式

【０３９６】

【数１３６】

【０３９７】に変換される。この値がデバイス解析の入
力となるものになる。電子の移動度に関しては、上記と
同様に、測定値に基づく図１７に示すテーブルデータを
用いる。半導体の構造に関しては、まとめて以下に示
す。

【０３９８】

【数１３７】

【０３９９】固定的に与える場合の寄生抵抗値は、以下
の通りである。

【０４００】

【数１３８】

【０４０１】この他の媒質定数、物理定数、動作条件
は、以下に与えられる。

【０４０２】

【数１３９】

【０４０３】図２２〜図２６はドレイン・ソース間電流
を横軸に、ゲート長をパラメータ（曲線間変数）にとっ
た時の実効相互コンダクタンスを示したものである。こ
こに、図２２…１次元のデバイスモデルの基幹部分の第
１の計算手順のみを用いた場合、図２３…基幹部分の第
１の計算手順に寄生抵抗値を計算するための第１の追加
手順を組み合わせた場合、図２４…基幹部分の第１の計
算手順に空乏層延長効果を取り込むための第２の追加手
順を組み合わせた場合、図２５…基幹部分の第１の計算
手順に補正電流を追加するための第３の追加手順を組み
合わせた場合、図２６…基幹部分の第１の計算手順に第
１の追加手順、第２の追加手順、第３の追加手順の全て
を組み合わせた場合を表わす。なお、ｐ型バッファ層を
有する場合の入力データ処理を行う第４の追加手順につ
いては、図２２〜図２６では自動的に組み合わされる。
図２２を基準にして図２３〜図２６を評価すると、図２
３では、ドレイン・ソース間電流が大きくなるほど実効
相互コンダクタンスの値が小さくなり、また、異なるゲ
ート長に対する値の差異も小さくなる。図２４では、図
２２の各曲線を下方（値の小さくなる方）にシフトした
形になっており、そのシフト量もゲート長が短いほど大
きくなっている。図２５では、ドレイン・ソース間電流
が小さくなるほど実効相互コンダクタンスの値が小さく
なる方にシフトしている。図２６では、ドレイン・ソー
ス間電流の大きいところでは図２２の寄生抵抗値の計算
による影響が、また、ドレイン・ソース間電流の小さく
なるところでは図２５の補正電流の追加による影響が大
きく現れている。

【０４０４】次に、図２７は、基幹部分の第１の計算手
順に第１の追加手順、第２の追加手順、第３の追加手
順、および第４の追加手順の全てを組み合わせた場合で
あって、補正電流の効果を調整するために基準抵抗R_sub
をパラメータ（曲線間変数）とした時の実効相互コンダ
クタンスを示したものである。また、この図２７には測
定値を黒丸（●）で併記している。特に、基準抵抗をR
_sub=50 Ωとした時の実効相互コンダクタンス値は、ド
レイン・ソース間電流がI_ds=0.5〜5 mA の範囲で測定値
との差異が10％以下になっており、非常に高精度な結果
となっている。

【０４０５】以上、数値計算例によって示したように、
本発明のデバイス解析の計算手順によれば、１次元のデ
バイスモデルの基幹部分に寄生抵抗値計算、空乏層延
長、補正電流を考慮するための追加手順を組み合わせる
ことにより、測定値に非常に近い、高精度な計算結果を
得ることができる。

【０４０６】なお、この第１の実施例は上記の材料から
構成されるＭＥＳＦＥＴデバイスに限定されるものでは
ない。例えば、（１）基板の材料はＳｉなどIV族で、不
純物種がＡｓなどＶ族である場合、あるいは、（２）基
板の材料はＧａＡｓなどIII−Ｖ族化合物のまま、不純
物種をＢｅなどII族原子としてｐ型動作層を形成する場
合、さらには、（３）基板の材料をＩｎＧａＡｓやＩｎ
Ｐなど別のIII−Ｖ族化合物に置き換えた場合など、そ
れぞれの材料に対する物性値を与えるだけで、本実施例
の計算手順はそのまま適用可能である。バッファ層を形
成するための不純物種についても同様とする。

【０４０７】また、計算手順においても、より簡単な手
続きを選択することによって、計算の過程を簡略化し、
効率を上げることができる。例えば、寄生抵抗の値を空
乏層形状から算出する第１の追加手順については、動作
点に対する抵抗値を一定値として与えたり、関数形式や
テーブルデータとして組み込むこともできる。空乏層の
延長効果を取り込む第２の追加手順については、飽和領
域の延長分を一定値として与えたり、あるいは延長を伴
わない場合の飽和領域の長さの定数倍として与えること
もできる。これらはいずれも、関数（数１１８）の挙動
を安定させ、非線形方程式の解の収束性を向上させるも
のである。

【０４０８】第２の実施例は、第１の実施例で詳細に説
明した計算手順を実行する半導体デバイス解析装置を含
む半導体回路設計支援装置であり、処理の流れ、および
システム構成を説明する。なお、図２８〜図３３におい
ては、「第１の入力装置、…、第１の出力装置、…、第
１の記憶装置、…、第１の演算処理装置、…」を簡単の
ため「入力装置１、…、出力装置１、…、記憶装置１、
…、演算処理装置１、…」と表記する。

【０４０９】図２８は本発明の半導体回路設計支援装置
の大まかな概略構成図であり、処理の流れを表してい
る。

【０４１０】２８００……半導体回路設計支援装置の全
体を表す。

【０４１１】２８０１……半導体デバイス解析装置の入
力データとなる半導体トランジスタ（ＭＥＳＦＥＴ）の
物理構造情報（長さ、厚さなど）や、不純物濃度情報
（不純物の種類と注入量、注入エネルギー、さらに活性
化率やリセス処理量を含む）、および計算条件や調整用
パラメータなどを入力し、記憶装置に保持する段階であ
る。

【０４１２】２８０２……半導体デバイス解析装置の入
力データとなる半導体トランジスタ（ＭＥＳＦＥＴ）の
動作条件であるバイアス条件（ゲートバイアス電圧やド
レインバイアス電圧、もしくは出力とされるドレイン・
ソース間電流）、使用周波数、温度などを入力し、記憶
装置に保持する段階である。

【０４１３】２８０３……半導体デバイス解析装置であ
り、ここでは第１の実施例で説明した計算手順（１次元
のデバイスモデルを基幹部分とし、寄生抵抗の計算、空
乏層延長の取り込み、補正電流の追加、バッファ層に対
する入力データ変換を外部からの指定に応じて組み合わ
せる）に従って計算処理を行い、直流特性や各種の高周
波パラメータ、さらに図４のＭＥＳＦＥＴの等価回路に
従ってＳ−パラメータを求める。

【０４１４】２８０４ａ……２８０３の計算処理によっ
て得られた数値データを記憶装置に保持する段階であ
る。さらに、以降の処理に必要であれば、複数の半導体
トランジスタに関する数値データを保持しておくことも
できる。

【０４１５】２８０４ｂ……２８０４ａによって保持さ
れている数値データを設計者の要求に応じて所定の形式
で外部出力（表示、印刷など視覚化可能なもの、および
外部記憶装置、もしくは主記憶装置上、さらに通信回線
送出など）を行う処理装置である。

【０４１６】２８０５……半導体回路の回路構成情報
（回路形式など）や半導体トランジスタと共に半導体回
路を構成する抵抗・インダクタンス・キャパシタンスの
素子定数情報、半導体回路の動作条件、および計算条件
や調整用パラメータなどを入力し、記憶装置に保持する
段階である。

【０４１７】２８０６……半導体回路解析装置であり、
２８０４ａで保持されているＭＥＳＦＥＴの動作特性、
および２８０５で保持されている半導体回路の回路情報
などを入力し、半導体回路の動作特性である、利得や歪
特性などを求める。

【０４１８】２８０７ａ……２８０６の計算処理によっ
て得られた数値データを記憶装置に保持する段階である
２８０７ｂ……２８０７ａによって保持されている数値
データを設計者の要求に応じて所定の形式で外部出力
（表示、印刷など視覚化可能なもの、および外部記憶装
置、もしくは主記憶装置上、さらには通信回線送出な
ど）を行う出力装置である。

【０４１９】２８０８ａ、２８０８ｂ……２８０４ａや
２８０７ａに保持されている数値データを設計者の目標
仕様と比較し、あるいは２８０４ｂや２８０７ｂによっ
て外部出力された数値データを設計者が視覚的に評価・
検討し、元の入力データを保持している２８０１や２８
０５の内容に対して修正を図る、いわゆるフィードバッ
ク処理を行う段階である。そして、得られた回路特性
が、所望の設計仕様を満足している場合や、一定の打ち
切り条件を満足する場合は、設計完了となり、この設計
支援装置の処理を終了する。

【０４２０】図２９は図２８に示した半導体回路設計支
援装置の一部を構成する半導体デバイス解析装置のシス
テム構成例を示したものである。

【０４２１】２９００……半導体デバイス解析装置の範
囲を表す。

【０４２２】２９０１……半導体トランジスタの物理構
造情報や不純物濃度情報、動作条件、および計算条件や
調整用パラメータなどを入力する入力装置である。具体
的には、キーボードやポインティングデバイスによる入
力や、別の外部記憶装置などにデータベースとして保持
されているものからの入力処理を行う。

【０４２３】２９０２……２９０１の入力装置によって
入力された情報（第１の情報群）を保持する記憶装置で
あり、半導体デバイス解析装置の内部の主記憶装置や補
助記憶装置などを用いて実現される。

【０４２４】２９０３……第１の実施例の第１の計算手
順に基づき、半導体デバイス解析のための計算処理を行
う演算処理装置である。この部分は、演算処理そのもの
を行う算術論理演算ユニット（ＡＬＵ）と、計算手順
（第１の計算手順、第１の追加手順、第２の追加手順、
第３の追加手順、第４の追加手順）を計算機向き言語に
記号化したプログラムをソフトウェア、もしくはハード
ウェアとして保持する記憶装置と、計算処理に必要な中
間データを保持する中間結果記憶装置からなる。第１の
計算手順は１次元のデバイスモデルの基幹部分を表わ
す。第１の追加手順は寄生抵抗を内部動作状態に応じて
逐次求めるためのものであり、数７８〜数８２、数８７
と、バイアス条件を更新する数６８の計算に組み込まれ
る。第２の追加手順は空乏層の延長効果を考慮して空乏
層形状を求める数８８、数８９、数９２が相当する。第
３の追加手順は補正電流を追加してドレイン電流を算出
する数９７、数９９に相当するものである。いずれの追
加手順も、その組み込みの可否と程度は外部から入力で
きる。第４の追加手順は、バッファ層がある場合の入力
データ処理であり、数１０６と数１０８とを連立して解
く過程からなり、バッファ層がある場合には自動的に組
み込まれる。

【０４２５】２９０４……２９０３の演算処理装置の実
行によって得られた数値データ（第２の情報群）を保持
するための記憶装置であり、２９０２と同様に、半導体
デバイス解析装置の内部の主記憶装置や補助記憶装置な
どを用いて実現される。

【０４２６】２９０５……２９０４によって保持されて
いる数値データを設計者の要求に応じて所定の形式で外
部出力（表示、印刷など視覚化可能なもの、および外部
記憶装置、もしくは主記憶装置上、さらには通信回線送
出など）を行う出力装置である。また、元の入力データ
を並行して出力することも可能である。

【０４２７】なお、２９０４に保持されている数値デー
タを設計者の目標仕様と比較し、あるいは２９０５によ
って外部出力された数値データを設計者が視覚的に評価
・検討し、元の入力データを保持している２９０２の内
容に対して修正を図る、いわゆるフィードバック処理を
行うことも可能である。そして、得られたデバイス特性
が、所望の設計仕様を満足している場合や、一定の打ち
切り条件を満足する場合は、解析完了となり、この半導
体デバイス解析装置の処理を終了する。

【０４２８】図３０は図２９に示した半導体デバイス解
析装置を含む半導体回路設計支援装置のシステム構成例
１を示したものである。

【０４２９】１……………半導体回路設計支援装置の全
体を表す。

【０４３０】２９００……図２９の半導体デバイス解析
装置を表す。

【０４３１】３０００……半導体回路解析装置の範囲を
表す。

【０４３２】３００１……図２９の２９０５で出力され
た数値データを入力する入力装置である。図２９の２９
０５では外部出力まで含んでいるが、ここでは外部記憶
装置や主記憶装置上に出力された数値データを、入力処
理プログラムにより、あるいは通信回線などを経由して
入力する。

【０４３３】３００２……半導体回路の回路構成情報
（回路形式など）や半導体トランジスタと共に半導体回
路を構成する抵抗・インダクタンス・キャパシタンスの
素子定数情報、半導体回路の動作条件、および計算条件
や調整用パラメータなどを入力する入力装置である。図
２９の２９０１と同様に、具体的には、キーボードやポ
インティングデバイスによる入力や、別の外部記憶装置
などにデータベースとして保持されているものからの入
力処理を行う。

【０４３４】３００３……３００１の入力装置によって
入力された情報（第２の情報群）を保持する記憶装置で
あり、半導体回路設計支援装置の内部の主記憶装置や補
助記憶装置などを用いて実現される。

【０４３５】３００４……３００２の入力装置によって
入力された情報（第３の情報群）を保持する記憶装置で
あり、半導体回路設計支援装置の内部の主記憶装置や補
助記憶装置などを用いて実現される。

【０４３６】３００５……半導体回路解析の第２の計算
手順に基づき、半導体回路解析のための計算処理を行う
演算処理装置である。この部分は、図２９の２９０３と
同様に、演算処理そのものを行う算術論理演算ユニット
（ＡＬＵ）と、計算手順（第２の計算手順）を計算機向
き言語に記号化したプログラムをソフトウェア、もしく
はハードウェアとして保持する記憶装置と、計算処理に
必要な中間データを保持する中間結果記憶装置からな
る。

【０４３７】３００６……３００５の演算処理装置の実
行によって得られた数値データ（第４の情報群）を保持
するための記憶装置であり、３００３や３００４と同様
に、半導体回路設計支援装置の内部の主記憶装置や補助
記憶装置などを用いて実現される。

【０４３８】３００７……３００６によって保持されて
いる数値データを設計者の要求に応じて所定の形式で外
部出力（表示、印刷など視覚化可能なもの、および外部
記憶装置、もしくは主記憶装置上、さらには通信回線送
出など）を行う出力装置である。また、元の入力デー
タ、すなわち第１の情報群（半導体トランジスタの物理
構造情報や不純物濃度情報、動作条件、計算条件、調整
用パラメータ）、第２の情報群（半導体トランジスタの
動作特性）、第３の情報群（半導体回路の回路構成情報
など）を並行して出力することも可能である。そして、
得られた回路特性が、所望の設計仕様を満足している場
合や、一定の打ち切り条件を満足する場合は、設計完了
となり、この設計支援装置の処理を終了する。

【０４３９】図３１は図３０のシステム構成に、さらに
パラメータ修正・最適化によるフィードバック処理機構
を追加した半導体回路設計支援装置のシステム構成例２
を示したものである。

【０４４０】１……………半導体回路設計支援装置の全
体を表す。

【０４４１】２９００……図２９の半導体デバイス解析
装置を表す。

【０４４２】３０００……図３０の半導体回路解析装置
を表す。

【０４４３】３１００……フィードバックのためのパラ
メータ修正・最適化の処理装置の範囲を表す。

【０４４４】３１０１……図２９の２９０５、および図
３０の３００７で出力された数値データを入力する入力
装置である。これら図２９の２９０５および図３０の３
００７では外部出力まで含んでいるが、ここでは外部記
憶装置や主記憶装置上に出力された数値データを、入力
処理プログラムにより、あるいは通信回線などを経由し
て入力する。

【０４４５】３１０２……半導体トランジスタや半導体
回路に対する設計仕様、および動作許容範囲、計算処理
の完了あるいは打ち切り条件などを入力する入力装置で
ある。図２９の２９０１と同様に、具体的には、キーボ
ードやポインティングデバイスによる入力や、別の外部
記憶装置などにデータベースとして保持されているもの
からの入力処理を行う。

【０４４６】３１０３……３１０１の入力装置によって
入力された情報（第５の情報群）を保持する記憶装置で
あり、半導体回路設計支援装置の内部の主記憶装置や補
助記憶装置などを用いて実現される。

【０４４７】３１０４……３１０２の入力装置によって
入力された情報（第６の情報群）を保持する記憶装置で
あり、半導体回路設計支援装置の内部の主記憶装置や補
助記憶装置などを用いて実現される。

【０４４８】３１０５……パラメータを修正・最適化す
るための第３の計算手順に基づき、半導体トランジスタ
や半導体回路の諸情報に加工を施す演算処理装置であ
る。この部分は、図２９の２９０３、図３０の３００５
と同様に、演算処理そのものを行う算術論理演算ユニッ
ト（ＡＬＵ）と、計算手順（第３の計算手順）を計算機
向き言語に記号化したプログラムをソフトウェア、もし
くはハードウェアとして保持する記憶装置と、計算処理
に必要な中間データを保持する中間結果記憶装置からな
る。

【０４４９】３１０６……３１０５の演算処理装置の実
行によって得られた数値データ（第７の情報群）を保持
するための記憶装置であり、３１０３や３１０４と同様
に、半導体回路設計支援装置の内部の主記憶装置や補助
記憶装置などを用いて実現される。

【０４５０】３１０７……３１０６によって保持されて
いる数値データを設計者の要求に応じて所定の形式で外
部出力（表示、印刷など視覚化可能なもの、および外部
記憶装置、もしくは主記憶装置上、さらには通信回線送
出など）を行う出力装置である。また、元の入力デー
タ、すなわち第１の情報群（半導体トランジスタの物理
構造情報や不純物濃度情報、動作条件、および計算条件
や調整用パラメータなど）、第３の情報群（半導体回路
の回路構成情報など）、第５の情報群（半導体デバイス
の動作特性と半導体回路の動作特性など）、第６の情報
群（半導体トランジスタや半導体回路に対する設計仕
様、および動作許容範囲、計算処理の完了あるいは打ち
切り条件など）を並行して出力することも可能である。
また、出力先の指定において、元の入力データを保持す
る図２９の記憶装置２９０２や図３０の記憶装置３００
４の内容を割り当てることにより、入力データのパラメ
ータ修正を行い、再計算処理に続ける。このフィードバ
ックの過程は、パラメータ修正・最適化を行う第３の計
算手順をプログラムとして組み込む他、２７０７の出力
装置から出力された視覚化可能な設計結果を、設計者自
身の判断で、直接キーボードやポインティングデバイス
からの再入力により、元の入力データに修正をかけるこ
とも可能である。そして、得られた回路特性が、所望の
設計仕様を満足している場合や、一定の打ち切り条件を
満足する場合は、設計完了となり、この設計支援装置の
処理を終了する。

【０４５１】図３２は図３０の半導体回路設計支援装置
において、各部分を共有させることにより、よりコンパ
クトなシステムを目指した半導体回路設計支援装置のシ
ステム構成例３である。

【０４５２】１……………半導体回路設計支援装置の全
体を表す。

【０４５３】３２００……半導体デバイス解析と半導体
回路解析を行う処理装置である。

【０４５４】３２０１……図２９の入力装置２９０１と
図３０の入力装置３００２の両方の役割を兼ね備えた入
力装置である。ここでは半導体トランジスタの物理構造
情報や不純物濃度情報と動作条件、計算条件、調整用パ
ラメータ（第１の情報群）、半導体回路の回路構成情報
や半導体トランジスタと共に半導体回路を構成する抵抗
・インダクタンス・キャパシタンスの素子定数情報、お
よび半導体回路の動作条件など（第３の情報群）を入力
する。

【０４５５】３２０２……３２０１の処理装置によって
入力された情報（第１の情報群、第３の情報群３）を保
持する記憶装置であり、半導体回路設計支援装置の内部
の主記憶装置や補助記憶装置などを用いて実現される。

【０４５６】３２０３……第１の実施例の計算手順、お
よび半導体回路解析の計算手順に基づき、半導体デバイ
ス解析、および半導体回路解析のための計算処理を行う
演算処理装置である。この部分は、演算処理そのものを
行う算術論理演算ユニット（ＡＬＵ）と、計算手順（第
１の計算手順、第１の追加手順、第２の追加手順、第３
の追加手順、第４の追加手順、第２の計算手順）を計算
機向き言語に記号化したプログラムをソフトウェア、も
しくはハードウェアとして保持する記憶装置と、計算処
理に必要な中間データを保持する中間結果記憶装置から
なる。半導体デバイス解析装置からの出力を外部出力し
たり、再び半導体回路解析装置に入力したりする部分が
省略されるため、処理がコンパクトになり、ターンアラ
ウンドタイムが短縮される。

【０４５７】３２０４……３２０３の演算処理装置の実
行によって得られた数値データ（第２の情報群、第４の
情報群）を保持するための記憶装置であり、３２０２と
同様に、半導体回路設計支援装置の内部の主記憶装置や
補助記憶装置などを用いて実現される。なお、記憶装置
３２０２や演算処理装置３２０３の中間結果記憶装置
は、記憶装置３２０４と同一のハードウェア上に共存す
ることも可能であり、その場合には、使用目的による記
憶領域の区分はアドレス付けにて解決される。

【０４５８】３２０５……３２０４によって保持されて
いる数値データを設計者の要求に応じて所定の形式で外
部出力（表示、印刷など視覚化可能なもの、および外部
記憶装置、もしくは主記憶装置上、さらには通信回線送
出など）を行う出力装置である。得られた回路特性が、
所望の設計仕様を満足している場合や、一定の打ち切り
条件を満足する場合は、設計完了となり、この設計支援
装置の処理を終了する。

【０４５９】３２０６……３２０４によって保持されて
いる数値データの他、元の入力データ、すなわち第１の
情報群（半導体トランジスタの物理構造情報や不純物濃
度情報、動作条件、計算条件、調整用パラメータ）、第
３の情報群（半導体回路の回路構成情報など）などと共
に、設計者の要求に応じて所定の形式で視覚化可能な表
示装置に出力を行う出力装置である。設計者はこの表示
装置出力を認識・検討し、設計者自身の判断で、直接キ
ーボードやポインティングデバイスからの再入力によ
り、元の入力データ（第１の情報群、第３の情報群）に
修正をかけ、入力装置３２０１から修正後のパラメータ
を再投入することにより、再計算処理を行うことが可能
である。

【０４６０】図３３は図３１の半導体回路設計支援装置
において、各部分を共有させることにより、よりコンパ
クトなシステムを目指した半導体回路設計支援装置のシ
ステム構成例４である。

【０４６１】１……………半導体回路設計支援装置の全
体を表す。

【０４６２】３３００……半導体デバイス解析と半導体
回路解析を行う処理装置である。

【０４６３】３３０１……図２９の入力装置２９０１と
図３０の入力装置３００２、図３１の３１０２の三者の
役割を兼ね備えた入力装置である。ここでは半導体トラ
ンジスタの物理構造情報や不純物濃度情報と動作条件、
計算条件、調整用パラメータ（第１の情報群）、半導体
回路の回路構成情報や半導体トランジスタと共に半導体
回路を構成する抵抗・インダクタンス・キャパシタンス
の素子定数情報、および半導体回路の動作条件（第３の
情報群）、さらに半導体トランジスタや半導体回路に対
する設計仕様、および動作許容範囲、計算処理の完了あ
るいは打ち切り条件など（第６の情報群）を入力する。

【０４６４】３３０２……３３０１の処理装置によって
入力された情報（第１の情報群、第３の情報群、第６の
情報群）を保持する記憶装置であり、半導体回路設計支
援装置の内部の主記憶装置や補助記憶装置などを用いて
実現される。

【０４６５】３３０３……第１の実施例の計算手順、お
よび半導体回路解析の計算手順に基づき、半導体デバイ
ス解析、および半導体回路解析の計算処理を行い、次
に、得られた解析結果を参照しながらパラメータを修正
する計算手順に基づき、元の入力データに修正・最適化
をかける演算処理装置である。この部分は、演算処理そ
のものを行う算術論理演算ユニット（ＡＬＵ）と、計算
手順（第１の計算手順、第１の追加手順、第２の追加手
順、第３の追加手順、第４の追加手順、第２の計算手
順、第３の計算手順）を計算機向き言語に記号化したプ
ログラムをソフトウェア、もしくはハードウェアとして
保持する記憶装置と、計算処理に必要な中間データを保
持する中間結果記憶装置からなる。半導体デバイス解析
装置や半導体回路解析装置からの計算結果を外部に出力
したり、再び半導体回路解析装置やパラメータ修正を行
う処理装置に入力したりする部分が省略され、また、内
部で自動的にパラメータが必要に応じて修正されていく
ので、処理がコンパクトになり、ターンアラウンドタイ
ムが短縮される。

【０４６６】３３０４……３３０３の演算処理装置の実
行によって得られた数値データ（第２の情報群、第４の
情報群、第７の情報群）を保持するための記憶装置であ
り、３３０２と同様に、半導体回路設計支援装置の内部
の主記憶装置や補助記憶装置などを用いて実現される。
なお、記憶装置３３０２や演算処理装置３３０３の中間
結果記憶装置は、記憶装置３３０４と同一のハードウェ
ア上に共存することも可能であり、その場合には、使用
目的による記憶領域の区分はアドレス付けにて解決され
る。

【０４６７】３３０５……３３０４によって保持されて
いる数値データを設計者の要求に応じて所定の形式で外
部出力（表示、印刷など視覚化可能なもの、および外部
記憶装置、もしくは主記憶装置上、さらには通信回線送
出など）を行う出力装置である。得られた回路特性が、
所望の設計仕様を満足している場合や、一定の打ち切り
条件を満足する場合は、設計完了となり、この設計支援
装置の処理を終了する。

【０４６８】３３０６……３３０４によって保持されて
いる数値データの他、元の入力データ、すなわち第１の
情報群（半導体トランジスタの物理構造情報や不純物濃
度情報、動作条件、計算条件、調整用パラメータ）、第
３の情報群（半導体回路の回路構成情報など）、第６の
情報群（半導体トランジスタや半導体回路に対する設計
仕様、および動作許容範囲、計算処理の完了あるいは打
ち切り条件など）などと共に、設計者の要求に応じて所
定の形式で視覚化可能な表示装置に出力を行う出力装置
である。入力データに対するパラメータ修正・最適化の
処理は、演算処理装置３３０３の内部で行われるものが
ある一方、設計者は表示装置３３０６の出力を認識・検
討し、設計者自身の判断で、直接キーボードやポインテ
ィングデバイスからの再入力により、元の入力データ
（第１の情報群、第３の情報群、第６の情報群）に修正
をかけることができる。後者の場合は、入力装置３３０
１から修正後のパラメータを再投入することにより、再
計算処理を行うことが可能である。

【０４６９】図３４は図２９から図３３のいずれかの半
導体デバイス解析装置、もしくは半導体回路設計支援装
置を実際に動作させている時の動作例１を示したもので
ある。ここでは、半導体デバイスとして、電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）を単体で設計する場合を想定
している。

【０４７０】この図３４は、システムを構成する一連の
ハードウェアとして、以下のものを備えている。

【０４７１】３４０１……演算処理装置、主記憶装置、
補助記憶装置、および各種の制御装置を含む、計算機の
筐体を表す。また、他部門・遠隔地のデータベースを引
用するなど必要に応じて通信回線を通じてデータを融通
し合うための通信制御装置もここに含まれる。

【０４７２】３４０２……入力データ、ならびに解析結
果、および中間情報を出力するための画面表示装置（Ｖ
ＤＴ）である。また、この上では、半導体回路設計支援
装置の処理を制御するための、各種の操作メニュー情
報、および制御状態も同時に表示可能である。

【０４７３】３４０３……設計者がデータを打ち込むた
めのキーボードである。

【０４７４】３４０４……設計者が画面表示装置３４０
２上の所定の位置を直接指定し、その位置の座標などを
入力するためのポインティングデバイス（マウス）であ
る。この入力装置は、座標を直接視覚的に指定すること
により、半導体デバイスの構造や回路構成などを入力し
たり、所望の操作メニューの領域をクリックすることに
よって、対応する処理を起動するために用いる。

【０４７５】計算処理を行う時に必要な計算手順は、プ
ログラム化され、ハードウェアとして、もしくはソフト
ウェア化されたものを補助記憶装置や通信回線を通じて
主記憶装置にロードして、セットされる。

【０４７６】次に、この画面表示装置３４０２の中に表
示されている、各種の情報について説明する。

【０４７７】３４１１……半導体デバイス（トランジス
タ）の断面図を表す。

【０４７８】３４１２……半導体デバイス（トランジス
タ）の物理構造情報や不純物濃度情報を数値的に表した
ものである。物理構造情報に関しては、寸法比によって
画面上では把握が難しい時があり、断面図を適度に変形
し、数値的に補助情報を与えることによって、全体像を
把握することができる。

【０４７９】３４１３ａ……半導体デバイス（トランジ
スタ）の動作特性をグラフ化したものを表す。ここでは
相互コンダクタンスの対ドレイン・ソース間電流特性を
対数スケールで表示している。

【０４８０】３４１３ｂ……半導体デバイス（トランジ
スタ）の動作特性を数値的に表したものである。

【０４８１】３４２０……操作メニューのクリックする
領域を示している。メニューの例としては、表示する内
容（入力データと計算結果）と表示方法の選択、再計算
するための入力処理の選択、計算処理における各種統計
情報の表示の選択、外部補助記憶装置への出力の選択、
画面表示の制御状態の選択、および終了処理の選択など
が含まれる。

【０４８２】図３５は図３０から図３３のいずれかの半
導体回路設計支援装置を実際に動作させている時の動作
例２を示したものである。ここでは半導体デバイスであ
る電界効果トランジスタの設計を含む、半導体回路の設
計状況を想定している。

【０４８３】この図３５は、システムを構成する一連の
ハードウェアとして、図３４と同様のものを備え、図３
５の３５０１から３５０４は図３４の３４０１から３４
０４と対応する。

【０４８４】次に、この画面表示装置３５０２の中に表
示されている、各種の情報について説明する。

【０４８５】３５１２……半導体デバイス（トランジス
タ）の物理構造情報や不純物濃度情報を数値的に表した
ものである。物理構造が大まかに既知である場合、数値
データだけでも十分認識可能である。

【０４８６】３５１４……半導体回路の回路形式を表し
たものである。

【０４８７】３５１５……半導体回路の各素子の値を数
値的に表したものである。

【０４８８】３５１６ａ……半導体回路の動作特性をグ
ラフ化したものを表す。ここでは利得とＶＳＷＲの対周
波数特性を示している。

【０４８９】３５１６ｂ……半導体回路の動作特性を数
値的に表したものである。

【０４９０】３５２０……操作メニューのクリックする
領域を示している。メニューの例としては、表示する内
容（入力データと計算結果）と表示方法の選択、再計算
するための入力処理および計算方法の制御の選択、計算
処理における各種統計情報の表示の選択、外部補助記憶
装置への出力の選択、画面表示の制御状態の選択、およ
び終了処理の選択などが含まれる。

【０４９１】なお、図３４や図３５においては図示した
ものに限らず、所望の入力パラメータや解析結果のうち
任意のものを必要なだけ同一画面上に分割、もしくは一
部オーバラップさせて表示可能である。この時、全体の
様子を網羅的に把握したい時は、一つの小画面（ウィン
ドウ）を小さくして個数を多くし、逆に、一つのものに
ついて詳細に情報を得たい時には、ウィンドウを大き
く、かつ個数を少なくするなど、目的に適合した表示形
態を指定することが可能である。さらに、画面表示装置
を２個、もしくはそれ以上計算機装置に接続し、一方で
はトランジスタ関連の情報、他方では回路全体の情報を
表示するといった、複数ハードウェアにまたがった分割
表示形態をとることも可能である。

【０４９２】これら図３４や図３５のように、本発明の
半導体回路設計支援装置において、最もコンパクトなシ
ステム構成とその使用形態を考える場合、半導体トラン
ジスタに関するデバイスパラメータ（物理構造情報、不
純物濃度情報、計算条件や調整用パラメータなど）や半
導体回路パラメータ（抵抗・インダクタンス・キャパシ
タンスの素子定数、回路形式など）などを入力し、所定
の動作条件に対するデバイス解析や回路解析を一つのシ
ステム装置内で連続的に実行するための処理手順とそれ
を実行する機構、および一元的な表示手段を含むシステ
ム構成を兼ね備える。従って、半導体デバイスパラメー
タを必要に応じて修正することにより、直接、対応する
回路特性の変化を得ることができ、逆に、回路特性から
直接、半導体デバイスパラメータにフィードバックをか
けることもできる。従って、回路特性を最適化するため
の調整用パラメータの自由度が大きくなり、半導体回路
の性能を最大限に引き出すことができる。

【０４９３】なお、第２の実施例で用いた入力装置や出
力装置は、磁気記録装置や印刷装置などの具体的なハー
ドウェアに限定されるものではない。例えば、通信回線
を通じて記憶装置内の所定の領域に入力・出力を行った
り、予め記憶装置内の所定の領域に格納されているデー
タなどを入力処理プログラムで取り込んだり、所定の領
域にデータを格納するために出力処理プログラムで掃き
出したりすることも可能であり、これらを行うための処
理機構が入力装置や出力装置に相当する場合もある。処
理装置内にある計算手順を記号化したプログラムから
は、入力装置や出力装置との入力・出力を行うためのデ
ータとインタフェースを準備しておけば十分であり、実
際のハードウェアとの入力・出力は、入力リーダや出力
ライタ、チャネルプログラム、通信制御プログラムなど
が担当する。このほか、演算処理装置は、単独で一つの
ものを占有する場合以外にも、汎用的に一つの演算処理
装置としてのプラットフォームが備わっており、これを
時分割で処理時間を割り当てられる場合の計算時間リソ
ースとして考えることが可能である。また、記憶装置に
関しても、単独で一つの物理記憶装置を占有する場合以
外にも、広大な記憶空間（あるいは記録領域）の中に、
当該プログラムが使用する領域として一部の記憶空間を
割り当てられる場合のアドレス空間であると考えること
が可能である。

【０４９４】さらに言えば、本発明の半導体回路設計支
援装置で取り扱う半導体デバイスは、不純物を注入法に
よって添加することにより、トランジスタの動作層を作
製したものを想定しているが、これに限定されるもので
はない。

【０４９５】例えば、エピタキシャル成長法などによ
り、トランジスタが均一な濃度の動作層を有する場合に
は、従来から報告されている１次元のデバイスモデル
と、本発明の第１の実施例で説明したものと同様の追加
部分とを組み合わせて、計算手順を構成する。この計算
手順に基づいてデバイス解析をし、さらに連続的に回路
解析を行うことにより、半導体デバイスパラメータの入
力から回路特性の出力、およびフィードバック処理まで
一貫して実行することができる。このための処理ブロッ
クの構成やシステム構成は、本発明の第２の実施例を説
明する図２８や図２９〜図３３に示したものと全く同様
に考えればよい。

【０４９６】また、不純物層（領域）を熱などによる不
純物拡散によって添加して動作層を作製したトランジス
タに対しては、その不純物プロファイルに対応するデバ
イス解析の計算手順を注入法による場合（本発明の第１
の実施例）と同様にして導き、それに引き続いて回路解
析の処理部分を組み合わせることにより、半導体回路設
計支援装置を構成することができる。

【０４９７】このように、半導体デバイス解析装置に関
しては、そこで取り扱う半導体トランジスタの作製プロ
セスに応じた不純物プロファイルに対応して、１次元の
デバイスモデルと追加部分に基づいた計算手順を複数種
類用意し、必要な情報を統一的なフォーマットで出力す
るように規格化しておけば良い。そこで得られた出力情
報と半導体回路に関する情報とを組み合わせて回路解析
を行う際、上記の半導体デバイス解析装置の処理に引き
続いて連続的に処理を実行できるように半導体回路解析
装置を組み合わせることにより、柔軟性のある半導体回
路設計支援装置を構成する。これを用いると、トランジ
スタの作製プロセスに応じて、デバイス解析のための計
算手順を一つ、もしくは複数種類同時に選択することに
より、多様なトランジスタを有する半導体回路のための
半導体回路設計支援装置を構成することができる。

【０４９８】

【発明の効果】以上説明した本発明によれば、不純物注
入型トランジスタのデバイス解析に際し、注入型に特有
のガウス型分布を解析的な形式のまま定式化を行い計算
手順に組み込んでいるため、近似による精度の劣化を招
かずに直流特性から各種高周波パラメータまで算出でき
る。また、最も計算量を必要とする直流特性の算出にお
いて行列方程式や数値積分など負荷の大きな計算処理を
必要としないので、短時間・小容量の高効率な計算がで
きる。

【０４９９】さらに、トランジスタ構造に付随する寄生
抵抗や、高電界印加による空乏層延長、電流飽和状態に
おける補正電流など、実際のデバイス構造と動作状態に
即した付加ファクタを導入しているため、高効率性を損
なうことなく高精度な解析ができる。また、バッファ層
を有する構造に対しても、入力データを一部修正処理す
ることにより、上記の計算手順をそのまま適用でき、計
算の対象となるトランジスタ構造の範囲を拡大すること
ができる。

【０５００】また、本来無限遠まで消失しないガウス型
分布の性質を、仮想境界を設定することによって回避で
きる。さらに、真性部分に付随する寄生抵抗によるバイ
アス条件の変換や、プロセス処理による不純物プロファ
イルの変換など、実際のデバイスを念頭に置いたパラメ
ータの入力・変換処理を行っているため、実際のデバイ
スの動作状態に即した条件で計算でき、また、測定系に
対応した値を得ることができる。

【０５０１】また、デバイス解析とそれに続く回路解析
を連続的に行うことにより、回路設計の効率を向上させ
ることができる。この時、デバイス解析、もしくは回路
解析の結果を参照しながら入力データに修正処理をかけ
るフィードバックを行うことにより、デバイス、もしく
は回路の最適設計を行うことができる。さらに、デバイ
ス解析と回路解析、およびフィードバック処理を行うた
めの処理装置を、小規模の計算機で実現することができ
るので、コンパクトな設計支援環境を構築することがで
きる。この時、各種の出力情報を同一の表示出力装置上
に視覚化することにより、設計者にとって認識のしやす
い一元的な設計支援環境を構築できる。

【図面の簡単な説明】

【図１】従来技術を説明するためのエピタキシャル型Ｍ
ＥＳＦＥＴの構造を表す縦断面図である。

【図２】従来技術を説明するためのエピタキシャル型Ｍ
ＥＳＦＥＴの動作状態を説明するための縦断面図であ
る。

【図３】従来技術、および本発明の半導体デバイス解析
装置の動作手順で用いられる折れ線型移動度モデルを説
明するための図である。

【図４】従来技術、および本発明の半導体デバイス解析
装置で求めんとする高周波パラメータの位置付けを説明
するためのＭＥＳＦＥＴの等価回路図である。

【図５】本発明の半導体デバイス解析装置で実行する数
値解析の内容を示す第１の実施例において、解析の対象
とする不純物注入型ＭＥＳＦＥＴの構造を表す縦断面図
である。

【図６】本発明の半導体デバイス解析装置の第１の実施
例において、解析の対象とする不純物注入型ＭＥＳＦＥ
Ｔの動作状態を説明するための縦断面図である。

【図７】本発明の半導体デバイス解析装置の第１の実施
例において、解析の対象となる不純物注入型ＭＥＳＦＥ
Ｔの寄生抵抗領域の分割モデルの設定方法を説明する縦
断面図である。

【図８】本発明の半導体デバイス解析装置の第１の実施
例において、解析の対象となる不純物注入型ＭＥＳＦＥ
Ｔの寄生抵抗領域の分割モデルを補足し、各分割領域の
接続方法を説明する図である。

【図９】本発明の半導体デバイス解析装置の第１の実施
例において、解析の対象となる不純物注入型ＭＥＳＦＥ
Ｔの寄生抵抗領域の分割モデルを補足し、分割領域の再
構成方法を説明する縦断面図である。

【図１０】本発明の半導体デバイス解析装置の第１の実
施例において、解析の対象となる不純物注入型ＭＥＳＦ
ＥＴの空乏層が延長された内部状態を説明する縦断面図
である。

【図１１】本発明の半導体デバイス解析装置の第１の実
施例において、解析の対象となる不純物注入型ＭＥＳＦ
ＥＴを流れるドレイン・ソース間電流に、補正電流が付
加された内部状態を説明する縦断面図である。

【図１２】本発明の半導体デバイス解析装置の第１の実
施例において、解析の対象となる不純物注入型ＭＥＳＦ
ＥＴを流れるドレイン・ソース間電流に、補正電流が付
加された場合の直流特性に対する影響を説明する図であ
る。

【図１３】本発明の半導体デバイス解析装置の第１の実
施例において、解析の対象となる不純物注入型ＭＥＳＦ
ＥＴにｐ型不純物を注入した場合の不純物分布を説明す
る図である。

【図１４】本発明の半導体デバイス解析装置の第１の実
施例において、解析の対象となる不純物注入型ＭＥＳＦ
ＥＴにｐ型不純物を注入してバッファ層を形成した場合
の内部状態を説明する図である。

【図１５】本発明の半導体デバイス解析装置の第１の実
施例において、装置内で実行される計算手順を示す計算
アルゴリズム１を説明するための流れ図である。

【図１６】本発明の半導体デバイス解析装置の第１の実
施例において、装置内で実行される計算手順で用いられ
る非線形方程式の解法アルゴリズムを説明するための図
である。

【図１７】本発明の半導体デバイス解析装置の第１の実
施例において、計算手順に含まれる不純物濃度と移動度
の対応テーブルを表す図である。

【図１８】本発明の半導体デバイス解析装置の第１の実
施例において、装置内で実行される計算手順を示す計算
アルゴリズム２を説明するための流れ図である。

【図１９】本発明の半導体デバイス解析装置の第１の実
施例において、解析例の直流特性を表す図である。

【図２０】本発明の半導体デバイス解析装置の第１の実
施例において、解析例の相互コンダクタンスを表す図で
ある。

【図２１】本発明の半導体デバイス解析装置の第１の実
施例において、装置内で実行される計算手順を示す計算
アルゴリズム３を説明するための流れ図である。

【図２２】本発明の半導体デバイス解析装置の第１の実
施例において、解析例の相互コンダクタンスを表す図で
ある。

【図２３】本発明の半導体デバイス解析装置の第１の実
施例において、解析例の相互コンダクタンスを表す図で
ある。

【図２４】本発明の半導体デバイス解析装置の第１の実
施例において、解析例の相互コンダクタンスを表す図で
ある。

【図２５】本発明の半導体デバイス解析装置の第１の実
施例において、解析例の相互コンダクタンスを表す図で
ある。

【図２６】本発明の半導体デバイス解析装置の第１の実
施例において、解析例の相互コンダクタンスを表す図で
ある。

【図２７】本発明の半導体デバイス解析装置の第１の実
施例において、解析例の相互コンダクタンスを表す図で
ある。

【図２８】本発明の半導体回路設計支援装置の第２の実
施例において、処理の流れを表すブロック図である。

【図２９】本発明の半導体回路設計支援装置の第２の実
施例において、一部を占める半導体デバイス解析装置の
システム構成およびデータの流れを示すブロック図であ
る。

【図３０】本発明の半導体回路設計支援装置の第２の実
施例において、システム構成および制御、データの流れ
を示すブロック図１である。

【図３１】本発明の半導体回路設計支援装置の第２の実
施例において、システム構成および制御、データの流れ
を示すブロック図２である。

【図３２】本発明の半導体回路設計支援装置の第２の実
施例において、システム構成および制御、データの流れ
を示すブロック図３である。

【図３３】本発明の半導体回路設計支援装置の第２の実
施例において、システム構成および制御、データの流れ
を示すブロック図４である。

【図３４】本発明の半導体回路設計支援装置の第２の実
施例において、一元的な視覚化処理を行う出力装置、お
よび出力例を示す外観図１である。

【図３５】本発明の半導体回路設計支援装置の第２の実
施例において、一元的な視覚化処理を行う出力装置、お
よび出力例を示す外観図２である。

【符号の説明】

２８００……半導体回路設計支援装置、２８０１……トランジスタ（ＭＥＳＦＥＴ）の物理構造
情報（ゲート長やゲート幅など）と不純物濃度情報（不
純物濃度関数など）など、２８０２……トランジスタ（ＭＥＳＦＥＴ）の動作条件
（バイアス点、周波数など）など、２８０３……半導体デバイス解析装置の本体、２８０４ａ…トランジスタ（ＭＥＳＦＥＴ）の動作特性
（等価回路パラメータ、およびＳ−パラメータなど）な
ど、２８０４ｂ…トランジスタ（ＭＥＳＦＥＴ）の特性を出
力する出力装置、２８０５……回路構成情報（回路形式、Ｌ・Ｃ・Ｒ定数
など）など、２８０６……半導体回路解析装置の本体、２８０７ａ…回路特性（利得、歪特性など）など、２８０７ｂ…回路特性を出力する出力装置、２８０８ａ，２８０８ｂ……フィードバック処理を行う
パラメータ修正・最適化の処理装置。

Claims

【特許請求の範囲】

【請求項１】半導体基板の一主面側にキャリア供給源と
なる不純物原子、もしくはイオンを注入法によって添加
して、動作層を形成したトランジスタのデバイス特性を
得るための半導体デバイス解析装置において、（１）少なくとも該トランジスタのゲート電極長とゲー
ト電極幅とを含む物理構造情報と該トランジスタの不純
物分布を規定する関数を含む不純物濃度情報と該トラン
ジスタに印加するゲートバイアス電圧とドレインバイア
ス電圧とを含む動作条件とを入力し、（２）該物理構造情報と該不純物濃度情報と該動作条件
を用いて、１次元デバイスモデルに基づく計算手順を適
用することにより、該トランジスタの空乏層形状を含む
動作状態を求め、（３）該空乏層形状からドレイン・ソース間電流特性を
含む直流特性と、相互コンダクタンスとドレインコンダ
クタンスとゲート・ソース間キャパシタンスを含む高周
波パラメータと、もしくはさらに該トランジスタの等価
回路を適用して得られる散乱パラメータを含む高周波回
路応答特性を求めることを特徴とする半導体デバイス解
析装置。
【請求項２】請求項１記載の半導体デバイス解析装置に
おいて、前記１次元デバイスモデルに基づく計算手順は（ａ）前記ゲートバイアス電圧と前記ドレインバイアス
電圧を、前記トランジスタの半導体領域および電極金属
に寄生する抵抗成分を考慮して該トランジスタの真性領
域に印加されるバイアス条件を求める段階、（ｂ）該トランジスタに対するアニール処理などの動作
層形成プロセスによる変化分を考慮し、不純物分布関数
をガウス型分布で近似する場合のピーク位置、ピーク
値、および広がりを表すパラメータ群を求める段階、（ｃ）該トランジスタのゲート直下に形成される空乏層
を、印加電界の増加に対してキャリア速度が増加する加
速領域と、印加電界の増加に関係なくキャリア速度が一
定である飽和領域の二つに分ける段階、（ｄ）前記物理構造情報と前記ガウス型分布のパラメー
タ群と前記バイアス条件とを組み合せ、該加速領域およ
び該飽和領域に仮定する電位分布から算出されるドレイ
ン・ソース間電位差がドレインバイアス電圧に等しいこ
とを表すバイアス方程式と、該加速領域および該飽和領
域を流れるドレイン・ソース間電流が一致することを表
す電流方程式とで系の方程式を構成する段階、（ｅ）該バイアス方程式と該電流方程式とを連立して解
くことにより、該空乏層形状を構成する該加速領域の長
さおよび厚さ、該飽和領域の長さおよび厚さを求める段
階を含む計算処理過程から構成されることを特徴とする半
導体デバイス解析装置。
【請求項３】請求項１、もしくは請求項２記載の半導体
デバイス解析装置において、前記１次元のデバイスモデルは、前記加速領域および前記飽和領域に仮定する電位分布の
基準となる第１の仮想境界と、該加速領域および該飽和
領域を流れるドレイン・ソース間電流を算出する際の不
純物分布打ち切り点となる第２の仮想境界とを別個に設
定することを特徴とする半導体デバイス解析装置。
【請求項４】請求項３記載の半導体デバイス解析装置に
おいて、前記第１の仮想境界を、前記トランジスタのチャネル領
域内の不純物濃度を深さ方向に積分した値を前記空乏層
と前記チャネルとの境界における不純物濃度の値で除し
た値、もしくは除した値に所定のフィッティング定数を
乗じた値を、該境界までの深さに加算することにより算
出された位置に設定することを特徴とする半導体デバイ
ス解析装置。
【請求項５】請求項１乃至請求項４記載の半導体デバイ
ス解析装置において、前記動作層の深さ方向の不純物濃度分布をガウス型関数
で表現する際、該ガウス型関数のピーク値は、前記第１の不純物原子、
もしくはイオンを注入法によって添加した直後に得られ
る値に、注入された該第１の不純物原子、もしくはイオ
ンがキャリア供給源として有効である割合を示す活性化
率を乗じることにより算出された値を用い、または、該ガウス型関数の半導体基板表面からピーク値を取る深
さまでの距離は、該第１の不純物原子、もしくはイオン
を注入法によって添加した直後に得られる値から、半導
体基板表面に対するリセス処理による減少分を差し引く
ことにより算出された値を用いることを特徴とする半導
体デバイス解析装置。
【請求項６】請求項１乃至請求項５記載の半導体デバイ
ス解析装置において、前記バイアス条件を構成する際、前記トランジスタの真性部分に引加されるドレインバイ
アス電圧は、該トランジスタのドレイン電極とソース電
極との間に引加される外部ドレインバイアス電圧から、
ゲート電極とソース電極との間に寄生するソース抵抗と
ゲート電極とドレイン電極の間に寄生するドレイン抵抗
とによる電圧降下分を差し引いたものであり、または、該トランジスタの真性部分に引加されるゲートバイアス
電圧は、該トランジスタのゲート電極とソース電極との
間に引加される外部ゲートバイアス電圧から、該ソース
抵抗による電圧降下分を差し引いたものであることを特
徴とする半導体デバイス解析装置。
【請求項７】請求項６記載の半導体デバイス解析装置に
おいて、前記ソース抵抗は、前記トランジスタのソース電極から
ゲート電極の下に位置する空乏層までの区間において、
半導体の表面空乏層を除いた領域を寄生抵抗体の計算領
域として抵抗値を算出するものであり、または、前記ドレイン抵抗は、該トランジスタのドレイン電極か
らゲート電極の下に位置する空乏層までの区間におい
て、半導体の表面空乏層を除いた領域を寄生抵抗体の計
算領域として抵抗値を算出するものであることを特徴と
する半導体デバイス解析装置。
【請求項８】請求項７記載の半導体デバイス解析装置に
おいて、前記ソース抵抗の計算領域を設定する際、前記トランジ
スタのゲート電極の下に位置する空乏層の厚さから、ゲ
ート電極とソース電極との間の表面空乏層の厚さまで、
空乏層の厚さが連続的に変化する第１の部分区間を設
け、または、前記ドレイン抵抗の計算領域を設定する際、該トランジ
スタのゲート電極の下に位置する空乏層の厚さから、ゲ
ート電極とドレイン電極との間の表面空乏層の厚さま
で、空乏層の厚さが連続的に変化する第２の部分区間を
設けることを特徴とする半導体デバイス解析装置。
【請求項９】請求項８記載の半導体デバイス解析装置に
おいて、前記第１の部分区間は、前記トランジスタのゲート電極
とソース電極との間隔に比例する長さか、もしくは第１
の定数として長さを定義し、かつ、前記第２の部分区間は、該トランジスタのゲート電極と
ドレイン電極との間隔に比例する長さか、もしくは第２
の定数として長さを定義することを特徴とする半導体デ
バイス解析装置。
【請求項１０】請求項６記載の半導体デバイス解析装置
において、前記ソース抵抗は第３の定数として抵抗値を定義し、または、前記ドレイン抵抗は第４の定数として抵抗値を定義する
ことを特徴とする半導体デバイス解析装置。
【請求項１１】請求項１乃至請求項１０記載の半導体デ
バイス解析装置において、前記飽和領域の長さは、前記トランジスタのゲート電極
の長さから前記加速領域の長さを差し引いた値に、該ゲ
ート電極の下に位置する空乏層の延長分の長さを加えた
ものとして計算し、前記バイアス方程式と前記電流方程
式とを構成することを特徴とする半導体デバイス解析装
置。
【請求項１２】請求項１１記載の半導体デバイス解析装
置において、前記延長分の長さは、前記トランジスタのゲート電極の
長さから前記加速領域の長さを差し引いた値に第５の定
数を乗じて算出するか、もしくは、該延長分の長さは、前記飽和領域を延長する場合の第１
のドレイン・ソース間電圧と該飽和領域の延長分を考慮
せずにバイアス方程式から算出した第２のドレイン・ソ
ース間電圧との差が、該延長分の区間に仮定されるポア
ソン電位から算出される値に等しいものであるとして算
出することを特徴とする半導体デバイス解析装置。
【請求項１３】請求項１２記載の半導体デバイス解析装
置において、前記ポアソン電位の算出において用いられる不純物濃度
の値は、前記トランジスタのチャネルと空乏層の境界に
おける不純物濃度の値、もしくは不純物分布のピークを
なす不純物濃度の値、もしくは半導体表面における不純
物濃度の値であることを特徴とする半導体デバイス解析
装置。
【請求項１４】請求項１乃至請求項１３記載の半導体デ
バイス解析装置において、前記バイアス方程式と前記電流方程式とを同時に満足す
る空乏層形状を求め、該空乏層形状から得られるドレイ
ン・ソース間電流に、前記トランジスタのドレイン・ソ
ース間電流飽和状態における電流増加分として補正電流
を別途加算し、その結果得られた値をドレイン・ソース
間電流の最終的な特性値とすることを特徴とする半導体
デバイス解析装置。
【請求項１５】請求項１４記載の半導体デバイス解析装
置において、前記補正電流は、前記トランジスタの飽和領域に印加さ
れるドレインバイアス電圧の分割成分を、該補正電流の
度合いを表現する基準抵抗で除した値として電流値を算
出するものであるか、もしくは、さらに、該トランジスタの真性部分に印加されるゲート
バイアス電圧と印加下限値（閾値）との差に比例する第
１の係数を乗じて算出するものであることを特徴とする
半導体デバイス解析装置。
【請求項１６】請求項１４、もしくは請求項１５記載の
半導体デバイス解析装置において、前記バイアス方程式と前記電流方程式とを同時に満足す
る空乏層形状を求め、該空乏層形状から得られるドレイ
ンコンダクタンスに、前記補正電流によるドレインコン
ダクタンス修正項を加算し、その結果得られた値をドレ
インコンダクタンスの最終的な特性値とすることを特徴
とする半導体デバイス解析装置。
【請求項１７】請求項１６記載の半導体デバイス解析装
置において、前記ドレインコンダクタンスの修正項は、前記基準抵抗
の逆数として算出するものであるか、もしくは、さらに、前記第１の係数を乗じて算出するものである
か、もしくは、さらに、第２の係数を乗じて算出するものであることを
特徴とする半導体デバイス解析装置。
【請求項１８】請求項１乃至請求項１７記載の半導体デ
バイス解析装置において、前記トランジスタは、半導体基板の一主面側にキャリア供給源となる第１の不
純物原子、もしくはイオンを注入法によって添加し、動
作層を形成したものであり、かつ、該動作層の形成に先立ち、該第１の不純物原子、もしく
はイオンとは逆導電型の第２の不純物原子、もしくはイ
オンを注入法によって添加し、バッファ層を形成したも
のであり、前記デバイスモデルで用いる該動作層の深さ方向の不純
物濃度分布をガウス型関数の和で表現することを特徴と
する半導体デバイス解析装置。
【請求項１９】請求項１８記載の半導体デバイス解析装
置において、前記第１の不純物原子、もしくはイオンと前記第２の不
純物原子、もしくはイオンが構成する不純物濃度関数の
値がゼロになる点の近傍に生じる接合型空乏層の境界を
不純物分布の打ち切り点となる第２の仮想境界とするこ
とを特徴とする半導体デバイス解析装置。
【請求項２０】請求項１９記載の半導体デバイス解析装
置において、前記接合型空乏層は、該接合型空乏層の厚さ方向の区間
における不純物濃度関数の積分値がゼロになる中性条件
と、該接合型空乏層の厚さ方向の区間における電位変化
の積分値が該区間の両端の不純物濃度の値から算出され
る内蔵電位に等しくなる電位条件とから、位置と厚さを
算出するものであることを特徴とする半導体デバイス解
析装置。
【請求項２１】請求項１８乃至請求項２０記載の半導体
デバイス解析装置において、前記１次元のデバイスモデルを前記バイアス方程式と前
記電流方程式とで構成する際、前記不純物濃度関数に対
する前記第２の不純物原子、もしくはイオンの寄与を無
視することを特徴とする半導体デバイス解析装置。
【請求項２２】請求項１乃至請求項２１記載の半導体デ
バイス解析装置を含み、該半導体デバイス解析装置において求められた一つ、も
しくは複数のトランジスタの動作特性および等価回路パ
ラメータと、該トランジスタと共に半導体回路を構成す
る抵抗・インダクタンス・キャパシタンスの素子定数情
報および回路構成情報と、計算条件や調整用パラメータ
とを入力し、該半導体回路の高周波応答特性や利得を含
む動作特性を求めんとする半導体回路解析装置を有する
ことを特徴とする半導体回路設計支援装置。
【請求項２３】請求項２２記載の半導体回路設計支援装
置において、前記半導体デバイス解析装置、もしくはさらに前記半導
体回路解析装置の出力を設計仕様と比較・検討し、前記
トランジスタの物理構造情報および不純物濃度、前記抵
抗・インダクタンス・キャパシタンスの素子定数情報、
計算条件や調整用パラメータ、もしくはさらに前記回路
構成情報に対して必要な修正を施すパラメータ修正・最
適化の処理装置により得られた修正後の値を用いて再計
算を行うことを特徴とする半導体回路設計支援装置。
【請求項２４】半導体基板の一主面側にキャリア供給源
となる不純物原子、もしくはイオンを注入法によって添
加して、動作層を形成したトランジスタのデバイス特性
を得るための半導体デバイス解析装置において、（１）少なくとも該トランジスタのゲート電極長とゲー
ト電極幅とを含む物理構造情報と該トランジスタのキャ
リア分布を規定する関数を含む不純物濃度情報と該トラ
ンジスタに印加するゲートバイアス電圧とドレインバイ
アス電圧とを含む動作条件とを入力するための第１の入
力装置と、（２）該第１の入力装置により入力された第１の情報群
を保持するための第１の記憶装置と、（３）該情報群１を用い、１次元のデバイスモデルに従
って、該トランジスタの空乏層形状、およびドレイン・ソース
間電流特性を含む直流特性と、相互コンダクタンスとドレインコンダクタンスとゲート
・ソース間キャパシタンスを含む高周波パラメータと、
もしくはさらに該トランジスタの等価回路を適用して得
られる散乱パラメータを含む高周波回路応答特性動作特
性を求めるための第１の計算手順を保持するための第２
の記憶装置と、（４）該第１の情報群を入力データとし、該第１の計算
手順に従って計算処理を行うための第１の演算処理装置
と、（５）該第１の演算処理装置により出力された該空乏層
形状、該直流特性、該高周波パラメータ、もしくはさら
に該高周波回路応答特性を含む第２の情報群を保持する
ための第３の記憶装置と、（６）該第３の記憶装置に保持された該第２の情報群を
表示、印刷、外部記憶装置出力、もしくは通信回線送出
するための第１の出力装置とを包含する構成をとること
を特徴とする半導体デバイス解析装置。
【請求項２５】請求項２４記載の半導体デバイス解析装
置において、前記第１の計算手順は（ａ）前記ゲートバイアス電圧と前記ドレインバイアス
電圧を、前記トランジスタの半導体領域および電極金属
に寄生する抵抗成分を考慮して該トランジスタの真性領
域に印加されるバイアス条件を求める段階、（ｂ）該トランジスタに対するアニール処理などの動作
層形成プロセスによる変化分を考慮し、不純物分布関数
をガウス型分布で近似する場合のピーク位置、ピーク
値、および広がりを表すパラメータ群を求める段階、（ｃ）該トランジスタのゲート直下に形成される空乏層
を、印加電界の増加に対してキャリア速度が増加する加
速領域と、印加電界の増加に関係なくキャリア速度が一
定である飽和領域の二つに分ける段階、（ｄ）前記物理構造情報と前記ガウス型分布のパラメー
タ群と前記バイアス条件とを組み合せ、該加速領域およ
び該飽和領域に仮定する電位分布から算出されるドレイ
ン・ソース間電位差がドレインバイアス電圧に等しいこ
とを表すバイアス方程式と、該加速領域および該飽和領
域を流れるドレイン・ソース間電流が一致することを表
す電流方程式とで系の方程式を構成する段階、（ｅ）該バイアス方程式と該電流方程式とを連立して解
くことにより、該空乏層形状を構成する該加速領域の長
さおよび厚さ、該飽和領域の長さおよび厚さを求める段
階（ｆ）該空乏層形状からドレイン・ソース間電流特性を
含む直流特性と、相互コンダクタンスとドレインコンダ
クタンスとゲート・ソース間キャパシタンスを含む高周
波パラメータと、もしくはさらに該トランジスタの等価
回路を適用して得られる散乱パラメータを含む高周波回
路応答特性を求める段階を含む計算処理過程から構成されることを特徴とする半
導体デバイス解析装置。
【請求項２６】請求項２４、もしくは請求項２５記載の
半導体デバイス解析装置において、前記トランジスタのソース電極からゲート電極の下に位
置する空乏層までの区間において、半導体の表面空乏層
を除いた領域を寄生抵抗体の計算領域としてソース抵抗
の抵抗値を算出するか、もしくはソース抵抗の抵抗値を
一定値として与え、または、該トランジスタのドレイン電極からゲート電極の下に位
置する空乏層までの区間において、半導体の表面空乏層
を除いた領域を寄生抵抗体の計算領域としてドレイン抵
抗の抵抗値を算出するか、もしくはドレイン抵抗の抵抗
値を一定値として与えるための第１の追加計算手順を前
記第１の計算手順に組み合わせることを特徴とする半導
体デバイス解析装置。
【請求項２７】請求項２５、もしくは請求項２６記載の
半導体デバイス解析装置において、前記飽和領域の長さは、前記トランジスタのゲート電極
の長さから前記加速領域の長さを差し引いた値に、該ゲ
ート電極の下に位置する空乏層の延長分の長さを加えた
ものとして計算し、前記バイアス方程式と前記電流方程
式とを構成するための第２の追加計算手順を前記第１の
計算手順に組み合わせることを特徴とする半導体デバイ
ス解析装置。
【請求項２８】請求項２４乃至請求項２７記載の半導体
デバイス解析装置において、前記バイアス方程式と前記電流方程式とを同時に満足す
る空乏層形状を求め、該空乏層形状から得られるドレイ
ン・ソース間電流に、前記トランジスタのドレイン・ソ
ース間電流飽和状態における電流増加分として補正電流
を別途加算し、その結果得られた値をドレイン・ソース
間電流の最終的な特性値とするための第３の追加計算手
順を前記第１の計算手順に組み合わせることを特徴とす
る半導体デバイス解析装置。
【請求項２９】請求項２４乃至請求項２８記載の半導体
デバイス解析装置において、前記トランジスタは、半導体基板の一主面側にキャリア供給源となる第１の不
純物原子、もしくはイオンを注入法によって添加し、動
作層を形成したものであり、かつ、該動作層の形成に先立ち、該第１の不純物原子、もしく
はイオンとは逆導電型の第２の不純物原子、もしくはイ
オンを注入法によって添加し、バッファ層を形成したも
のであり、前記１次元のデバイスモデルで用いる該動作層の深さ方
向の不純物濃度分布をガウス型関数の和で表現する段
階、該ガウス型関数の和から不純物分布の打ち切り点を設定
する段階、該ガウス型関数の和を単一のガウス型関数で近似し、該
１次元のデバイスモデルを適用するためにパラメータを
設定する段階からなる第４の追加計算手順を前記第１の
計算手順に組み合わせることを特徴とする半導体デバイ
ス解析装置。
【請求項３０】請求項２４乃至請求項２９記載の半導体
デバイス解析装置を含み、前記半導体デバイス解析装置により求められた一つ、も
しくは複数のトランジスタに対する前記第２の情報群を
入力するための第２の入力装置と、前記トランジスタと共に半導体回路を構成する抵抗・イ
ンダクタンス・キャパシタンスの素子定数情報および回
路構成情報、さらに計算条件や調整用パラメータを入力
するための第３の入力装置と、該第２の入力装置から入力された第２の情報群を保持す
るための第４の記憶装置と、該第３の入力装置から入力された第３の情報群を保持す
るための第５の記憶装置と、該第２の情報群および該第３の情報群を用い、該回路構
成情報に従って、該半導体回路の動作特性を求めるため
の第２の計算手順を保持するための第６の記憶装置と、該第２の情報群および該第３の情報群を入力データと
し、該第２の計算手順に従って計算処理を行うための第
２の演算処理装置と、該第２の演算処理装置により出力された第４の情報群を
保持するための第７の記憶装置と、該第７の記憶装置に保持された該第４の情報群を表示、
印刷、外部記憶装置出力、もしくは通信回線送出するた
めの第２の出力装置とから構成される半導体回路解析装
置を有することを特徴とする半導体回路設計支援装置。
【請求項３１】請求項３０記載の半導体回路設計支援装
置において、前記第１の出力装置および前記第２の出力装置から出力
された前記第２の情報群および前記第４の情報群を入力
するための第４の入力装置と、前記トランジスタおよび前記半導体回路の設計仕様、お
よび計算処理の終了条件あるいは打ち切り許容範囲を入
力するための第５の入力装置と、該第４の入力装置から入力された第５の情報群を保持す
るための第８の記憶装置と、該第５の入力装置から入力された第６の情報群を保持す
るための第９の記憶装置と、該第５の情報群および該第６の情報群を用い、入力情報
群にフィードバックをかけて、値を修正するための第３
の計算手順を保持するための第１０の記憶装置と、該第５の情報群および該第６の情報群を入力データと
し、該第３の計算手順に従って、該トランジスタの物理
構造情報および不純物濃度、前記抵抗・インダクタンス
・キャパシタンスの素子定数情報、計算条件や調整用パ
ラメータ、もしくはさらに前記回路構成情報を修正する
ための第３の演算処理装置と、該第３の演算処理装置により出力された第７の情報群を
保持するための第１１の記憶装置と、該第１１の記憶装置に保持された該第７の情報群を表
示、印刷、外部記憶装置出力、もしくは通信回線送出す
るための第３の出力装置とから構成されるパラメータ修
正・最適化の処理装置を有することを特徴とする半導体
回路設計支援装置。
【請求項３２】請求項３０記載の半導体回路設計支援装
置において、前記第１の演算処理装置および前記第２の演算処理装置
は同一筐体を有するハードウェア資源を共有して実現さ
れるか、もしくは通信回線を通じて一体的に接続された
複数のハードウェア資源を分散利用して実現されること
を特徴とする半導体回路設計支援装置。
【請求項３３】請求項３１記載の半導体回路設計支援装
置において、前記第１の演算処理装置、前記第２の演算処理装置、お
よび前記第３の演算処理装置は同一筐体を有するハード
ウェア資源を共有して実現されるか、もしくは通信回線
を通じて一体的に接続された複数のハードウェア資源を
分散利用して実現されることを特徴とする半導体回路設
計支援装置。
【請求項３４】請求項３０、もしくは請求項３２記載の
半導体回路設計支援装置において、前記第７の情報群を保持するための前記第１１の記憶装
置、前記第１の情報群を保持するための前記第１の記憶装
置、および前記第３の情報群を保持するための前記第５
の記憶装置は同一筐体を有するハードウェア資源を共有
して実現されるか、もしくは通信回線を通じて一体的に
接続された複数のハードウェア資源を分散利用して実現
されることを特徴とする半導体回路設計支援装置。
【請求項３５】請求項３１、もしくは請求項３３記載の
半導体回路設計支援装置において、前記第７の情報群を保持するための前記第１１の記憶装
置、前記第１の情報群を保持するための前記第１の記憶装
置、および前記第３の情報群を保持するための前記第５
の記憶装置は同一筐体を有するハードウェア資源を共有
して実現されるか、もしくは通信回線を通じて一体的に
接続された複数のハードウェア資源を分散利用して実現
され、該第７の情報群、該第１の情報群、および該第３の情報
群に必要な修正を行った後、該第１１の記憶装置、該第
１の記憶装置、および該第５の記憶装置の内部で該第７
の情報群、該第１の情報群、および該第３の情報群を更
新し、再計算処理を行うことを特徴とする半導体回路設
計支援装置。
【請求項３６】請求項３０、請求項３２、もしくは請求
項３４記載の半導体回路設計支援装置において、前記第１の出力装置、および前記第２の出力装置は同一
筐体を有するハードウェア資源を共有して実現される
か、もしくは通信回線を通じて一体的に接続された複数
のハードウェア資源を分散利用して実現されることを特
徴とする半導体回路設計支援装置。
【請求項３７】請求項３１、請求項３３、もしくは請求
項３５記載の半導体回路設計支援装置において、前記第１の出力装置、前記第２の出力装置、前記第７の情報群を出力するための第３の出力装置、前記第１の情報群を出力するための第４の出力装置、お
よび前記第３の情報群を出力するための第５の出力装置
のうち、すくなくとも２種類以上について同一筐体を有するハー
ドウェア資源を共有して実現されるか、もしくは通信回
線を通じて一体的に接続された複数のハードウェア資源
を分散利用して実現されることを特徴とする半導体回路
設計支援装置。
【請求項３８】請求項３６記載の半導体回路設計支援装
置において、前記第１の出力装置が出力する前記第２の情報群、前記第２の出力装置が出力する前記第４の情報群を構成
する各要素のうち、少なくとも２種類以上を同時に同一
出力領域内に、文字情報として、もしくはグラフ化し
て、印刷出力、もしくは表示出力を可能とする出力手段
を備えることを特徴とする半導体回路設計支援装置。
【請求項３９】請求項３７記載の半導体回路設計支援装
置において、前記第１の出力装置が出力する前記第２の情報群、前記第２の出力装置が出力する前記第４の情報群、前記第３の出力装置が出力する前記第７の情報群、前記第４の出力装置が出力する前記第１の情報群、およ
び前記第５の出力装置が出力する前記第３の情報群を構
成する各要素のうち、少なくとも２種類以上を同時に同
一出力領域内に、文字情報として、もしくはグラフ化し
て、印刷出力、もしくは表示出力を可能とする出力手段
を備えることを特徴とする半導体回路設計支援装置。