KR101054664B1 - Ｅｓｄ 보호 디바이스 및 그 제조 방법 - Google Patents

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Abstract

ESD 보호 디바이스(20)는 미리 결정된 측면 치수를 확장하는, N형 에피택셜 컬렉터(epitaxial collector; 21), 제 1의 경도핑된 딥 베이스 영역(lightly doped deep base region; 221), 제 2의 중도핑된 쉘로우 베이스 영역(highly doped shallow base region; 222)을 포함한다. 상기 디바이스는 상기 베이스 영역들과 N형 에피택셜 컬렉터 사이의 수직 브레이크다운에 영향을 미침으로써 ESD 이벤트에 대응한다. 상기 ESD 응답은, 일 실시예에서 단일 마스킹 단계에 의해 결정될 수 있는 상기 미리 결정된 측면 치수 S에 의해 제어된다. 따라서, 상기 ESD 보호 디바이스의 동작은 제조 처리의 허용한계 및 처리들 사이의 변화들에 비교적 민감하지 않게 렌더링된다.
반도체, ESD 보호, 도핑, 트랜지스터, 렌더링

Description

ＥＳＤ 보호 디바이스 및 그 제조 방법{ESD PROTECTION DEVICE AND METHOD MAKING THE SAME}
본 발명은 일반적으로 반도체 디바이스들의 설계 및 제조에 관한 것으로, 특히 완전 양극 접합 트랜지스터(bipolar junction transistor; BJT)의 형태로 정전기 방전(electrostatic discharge; ESD) 보호를 포함하는 집적 회로(IC) 디바이스의 설계 및 제조에 관한 것이다.
반도체 디바이스 기술이 서브마이크론의 특징적 크기 영역으로 및 그 이상으로 외관상의 불가피한 발전을 계속함에 따라, 다수의 디바이스 동작의 양상들은 실질적으로 중요성이 증가한 것으로 생각된다. 예를 들어, 씬 게이트 산화물(thin gate oxides) 및 로우 드레인/기판 브레이크다운 전압(low drain/substrate breakdown voltage)들이 보편화된, 개선된 상보형 금속 산화 반도체(CMOS) 디바이스들은 ESD 이벤트들에 특히 취약하다. ESD는 공통적으로 IC 디바이스가 문제의 디바이스의 정전기 전위와 실질적으로 다른 정전기 전위에 대해 충전되는 객체와 접촉 또는 인접할 때 발생한다. ESD 이벤트 동안, 전하는 외인성의 충전된 객체(exogenous charged object)와 IC 패키지상의 하나 이상의 핀들 사이에서 짧은 시간 기간 이내에 이동된다. 일반적으로, ESD 펄스의 지속기간은 1 마이크로초보다 짧다. 전하 이동은 IC 내부의 능동 MOS 디바이스들의 게이트 산화층을 파손하거나 적어도 데미지를 주기에 충분한 과도 전압 및/또는 전류에 의해 수반된다. ESD 과도 현상은 또한 접촉 스파이킹(contact spiking), 실리콘 용해 또는 상호접속 중단과 같은 전기-열적 실패들을 촉진할 수 있다. 따라서, IC 제품들은 현명하게 인간 신체와의 접촉, 제작에서의 기계 조절, 어셈블리 및 테스팅, 및 환경적 상태들로부터 비롯되는 ESD 이벤트들에 대한 예방조치로서 내부 ESD 보호 회로들을 포함한다. (자동추진 환경에서의 반도체 디바이스들의 동작은 ESD 가능성에 대해 특히 불리할 것으로 인식된다.)
반도체 디바이스 신뢰성에 대한 위협으로서의 ESD 현상의 중요성은 기술 보고서에서 주목받는 주의력으로 반영된다. 예를 들어, Ajith Amerasekera 및 Charvaka Duvuury에 의한, 실리콘 집적 회로들에서의 ESD(ESD in Silicon Integrated Circuits)(2판), John Wiley & Sons(2002); Albert H. Wang에 의한, 집적 회로들을 위한 온-칩 ESD 보호(On-Chip ESD Protection for Integrated Circuits): An IC Design Perspective, Kluwer Academic Publishers(2002)를 참조한다.
아마도 CMOS IC들에서 만나는 대부분의 공통적인 보호 체계는 nMOS 트랜지스터와 관련된 무급전 BJT(parasitic BJT)에 기초할 것이다. 상기 접근방식과 조화되어, 연관된 pMOS 트랜지스터의 드레인은 보호될 IC 핀에 접속되고, 연관된 nMOS 소스는 GND에 결합된다. (상기 문맥에서, GND는 노드의 잠재적 전압이 0V인지의 여부에 상관없이 전류 싱크로서 작용하는 어떠한 참조 노드로서 이해된다.) ESD 보호 임계값은 게이트 산화물 하부에서 드레인으로부터 소스까지의 nMOS 트랜지스터의 폭에 의존한다. ESD 이벤트가 발생할 때, 무급전 BJT의 동작은 그 스냅백 영역(snapback region)으로 구동되고, BJT는 보호된 핀으로부터 GND로 전류를 도전하고(conduct), 그에 따라 ESD 에너지를 다른 IC 내부 디바이스들로부터 멀리 떨어진 곳으로 우회(divert)시킨다. 상기 구성에 대해 전술한 ESD 보호 디바이스는 도 1에 도시된다.
도 1에서 확인할 수 있는 바와 같이, IC 제품에 포함될 수 있는 종래 ESD 보호 디바이스의 관련 부분들은 기판(도시되지 않음) 상에 형성된 N형 에피택셜층(11)을 포함한다. P형 베이스(12)는 딥(deep) N형 컬렉터 영역(13)과 마찬가지로 에피택셜층(11)에 형성된다. 중도핑된(highly doped) P＋ 베이스 확장(14)은 베이스와 컬렉터 영역들 사이의 측면(즉, 수평) 스페이싱(spacing)을 효율적으로 규정한다.
ESD 보호 디바이스(10)를 제작하기 위해 사용된 처리 기술들은 당업자들에게는 선험적 지식의 문제이고 본 명세서에서 더 상세히 기술하지 않는다. 다양한 사진석판술(photolithographic), 임플란테이션(implantation) 및 확산 단계들이 포함될 수 있다는 것을 말하는 것으로 충분하다. 그러나, 컬렉터 영역(13) 및 베이스 영역들(12, 14)의 형성은 적어도 두개의 개별 사진석판 패터닝 단계들 및 부수적으로 두개의 개별 마스크층들을 필요로한다는 것을 인식하는 것이 중요하다. 도 1로부터 쉽게 이해될 수 있는 바와 같이, 베이스 영역들(12, 14)과 컬렉터 영역(13) 사이의 스페이싱(도 1에서 문자 "S"로 표시됨)은, 베이스와 컬렉터 영역 형상들의 함수로서 간접적으로 확립된다. 그러므로, 베이스 및 컬렉터 마스크들의 정합 또는 정렬의 변화들, 또는 상기 마스크들의 치수들의 변화들은 본질적으로 베이스와 컬렉터 영역들 사이의 스페이싱 S의 변화들로 변환된다. ESD 보호 디바이스(10)의 동작이 ESD 이벤트의 결과로서 베이스와 컬렉터 영역들 사이의 브레이크다운의 발생에 대해 기술되었기 때문에, 스페이싱 치수는 ESD 보호 임계값의 중요 결정자이다.
이해를 위해: ESD 이벤트(본 명세서에서 포지티브-진행(positive-going) 전압 과도현상으로 가정)는 컬렉터 영역(13)의 바이어스(bias)가 극적으로 증가하는 것을 유발한다. 결과적으로, 베이스 영역들(12, 14)로부터 컬렉터 영역(13)의 방향으로 에피택셜 영역(11)을 수평적으로 교차하여 촉진 및 확장하는 스페이스-전하 영역(15)이 생성된다. 일부 포인트에서, 결정적 전계(critical electric field)는 P＋ 베이스 영역(14)의 주변에서 확립되고, 브레이크다운이 개시된다. 결과적으로, 베이스와 컬렉터 영역들 사이의 제너 다이오드의 형성에서 동등하게 결과되는 스냅백 상태가 발생하도록, BJT의 효과적 컬렉터/베이스 접합은 순방향 바이어스된다(forward biased). 이후 제너 다이오드는 ESD 전류에 대해 로우-임피던스 경로를 나타낸다. 이러한 방식으로, ESD 전류 및 전압은 제너 다이오드에 의해 IC로부터 우회되고 GND로 도전된다.
상기한 바와 같은 ESD 보호 디바이스의 동작에서, 브레이크다운이 처음에 발생하는 트리거링 전압은 상당히 중요하다. 트리거링 전압 또는 ESD 임계값은 일반적으로 베이스와 컬렉터 영역들 사이의 결정적 전계의 생성과 부합하기 때문에, 트리거링 전압은 예컨대, 일반적으로 스페이싱 치수에 대해 반비례하고, 스페이싱 치수에 의해 제어된다. 일 견해로부터, 상기 방식의 ESD 트리거링의 제어력은 ESD 보호 디바이스(10)와 같은 ESD 디바이스의 유익한 특징이다. 그러나, 스페이싱 치수는 적어도 두개의 마스킹 단계들 사이의 관계에 의존적이기 때문에, 제작 처리 허용한계 및 변화들에 대해 특히 민감하다. 그러므로, ESD 보호 디바이스의 설계는 ESD 이벤트들에 직면하여 신뢰성을 보장하는 방식으로 상기 변화들을 수용하여야만 한다. 필연적으로, 상기 큰 허용한계의 수용은 반도체 실제 소유(semiconductor real estate)의 최소치보다 더 많이 점유하는 설계가 된다. 더욱이, 상기 논의된 고유 변화들은 제조 설비 사이의 제작 처리의 수송력을 방해한다.
따라서, 원하는 것은 주어진 제작 처리에서 더욱 긴밀한 허용한계가 유지될 수 있고 제작 처리가 제조 설비 사이에서 빈틈없이 수송될 수 있도록 ESD 트리거링 포인트에서 변화들을 최소화하는 ESD 보호 기술이다. ESD 트리거링 포인트에서의 더욱 긴밀한 허용한계는, 그에 따라 반도체 영역의 보존이 달성될 수 있는 정도에 대해서도 또한 중요하다.
종속적 자체-정렬된 집적 ESD 디바이스 및 그에 대한 많은 특징들, 이점들 및 가능성들은 바로 다음에서 개략적으로 설명되고 본 명세서에 첨부된 도면들을 참조하여 당업자에 의해 명백해지고, 일부 도면들은 동일한 또는 유사한 구성요소들에 대해 동일한 참조 번호들을 갖는다.
도 1은 P형 베이스 영역(12) 및 N형 컬렉터(13)가 N형 에피택셜층(11)에 형성되고, 그에 따라 수평 브레이크다운이 P＋ 베이스 확장(14)과 N형 컬렉터 사이에 영향을 미치는, 종래 ESD 보호 디바이스의 단면도.
도 2는 본 발명의 실시예에 따라 경도핑된 딥 베이스 영역(lightly doped deep base region; 221)이 중도핑된 쉘로우 베이스 영역(highly doped region shallow base region; 222)을 둘러싸는, 다수의 베이스 구조들(22)을 포함하는 ESD 보호 디바이스(20)의 상부를 도시하는 도면.
도 3은 ESD 이벤트에 대응하여 발생하는 N형 컬렉터(21), 경도핑된 딥 베이스 영역(221), 중도핑된 쉘로우 베이스 영역(222), 산화층(25) 및 스페이스-전하 영역(30)을 도시하는, 라인 3-3에 따라 취해진 도 2의 ESD 보호 디바이스의 수평 단면도.
도 4는 도 3의 디바이스와 형태가 실질적으로 유사하지만, 중도핑된 영역(222)에 의해 규정된 베이스 스페이싱 S가 도 3에 도시된 베이스 스페이싱보다 작은, 종속적 ESD 보호 디바이스의 수평 단면도.
도 5는 경도핑된 베이스 영역(521)이 중도핑된 베이스 영역(522)을 단지 부분적으로 둘러싸는, ESD 보호 디바이스(50)의 형태로 대안적 실시예의 상부를 도시하는 도면.
도 6은 자체-정렬된 중도핑된 쉘로우 베이스 영역(222)이 미리 결정된 측면 치수를 갖도록 형성되는 방식을 도시하는 처리 단계들(마스킹 및 임플란테이션)을 도시하는 도면. 단일 마스킹층(62)은 베이스 영역(222)의 폭을 규정함.
도 7은 본 발명에 따라 ESD 보호 디바이스(20)를 포함하는 집적 회로 제품(70)의 부분 블록도/회로 개략도.
당업자는 본 도면들의 구성요소들이 간략하고 명쾌하게 도시되었고, (설명에 기술되지 않았다면) 비례적으로 도시될 필요는 없다는 것을 이해한다. 예를 들어, 도면에서의 일부 구성요소들의 치수들은 본 발명의 실시예들의 이해를 증진 및 향상시키기 위해 다른 소자들에 비해 확대될 수 있다.
종속적 자체-정렬된 ESD 디바이스의 완전한 이해를 위해, 참조는 전술한 도면들과 함께, 첨부된 청구범위를 포함하는 다음의 상세 설명으로 이루어진다.
하기에서 탁월하게 명백해지는 방식으로, 본 발명은 통합 NPN 트랜지스터의 컬렉터와 베이스 사이의 수직 브레이크다운의 개시에 의해 ESD 이벤트에 대응하는 ESD 보호 디바이스의 일 형태로 존재한다. 브레이크다운은 결과적으로 스냅백 상태(snapback condition)가 컬렉터와 베이스 영역들 사이의 제너 다이오드의 형성에서 동등하게 발생하도록 순방향 바이어스되는 컬렉터/베이스 접합을 유발한다. 트랜지스터는 제 1의 (딥, 경도핑된) P형 베이스 영역이 형성되는 N형 에피택셜 컬렉터를 포함한다. 제 2의 (쉘로우, 중도핑된) P＋ 베이스 영역은 제 1 베이스 영역 내의 홀(hole) 또는 윈도우로서 에피택셜층상에 형성되어, 적어도 부분적으로 제 1 베이스 영역에 의해 에워싸지거나 둘러싸진다. 베이스 영역의 스페이싱, 즉 P＋ 윈도우의 폭이 트랜지스터의 브레이크다운을 제어하고 스페이싱이 단일 마스크 단계의 설계에 의해 규정되기 때문에, ESD 트리거링 포인트내의 변화들은 최소화된다. 결과는 반도체 디바이스 영역을 효율적으로 사용하는 ESD 보호 디바이스이고, 이는 디바이스의 제조에 사용되는 처리들이 제조 설비들 사이에서 연속성과 함께 수송되는 것을 가능하게 한다.
도 2를 참조하면, ESD 보호 디바이스(20)의 상부를 도시한다. 확인되는 바와 같이, ESD 보호 디바이스(20)는 컬렉터(21), 다수의 베이스 구조들(22) 및 이미터(emitter; 23)를 갖는 NPN 트랜지스터를 포함한다. 당분야에 알려진 바와 같이, ESD 트랜지스터는 디바이스(20)의 전력-조절 커패시터를 강화하기 위해 다수의 베이스 구조들(일 실시예에서, 둘 이상)을 갖는다. 특히, ESD 보호 디바이스(20)는 다수의 P형 베이스 구조들(22)이 형성된 N형 에피택셜 컬렉터(21)를 포함한다. 각각의 베이스 구조(22)는 제 1의 경도핑된(P－) 베이스 영역(221) 및 제 2의 중도핑된 (P＋) 베이스 영역(222)을 차례대로 포함한다. 적어도 도 2의 실시예에서 가능한 많이, 홀 또는 윈도우가 베이스 영역(221)에 형성되는 방식으로 베이스 영역(222)이 형성되고, 영역(221)이 영역(222)을 에워싸거나 둘러싸는 것을 적절히 고려할 수 있다.
일 실시예에서, P－ 베이스 영역(221)이 2ｘ1016 atoms/cm3의 도펀트 농도를 갖는 반면, P＋ 베이스 영역(222)은 약 4ｘ1017 atoms/cm3의 농도로 도핑된다. 따라서, 중도핑된 영역(222)은 경도핑된 영역(221)보다 약 200배 더 많이 도핑된다. 잘 알려진 바와 같이, P형 도전성 영역들은 붕소 또는 안티몬(antimony)의 임플란테이션을 통해 확립된다. 부가하여, 베이스 영역(221)은 ESD 보호 디바이스(20) 상에 형성된 절연층(25) 바로 아래에 약 2.2마이크로미터(㎛)의 깊이로 형성된다. (도 3에서 더욱 양호하게 확인되는 층(25)은 예를 들어, 증착 또는 열적 성장된 SiO2일 수 있다.) 베이스 영역(222)은 약 1.3㎛의 깊이로 형성된다.
ESD 보호 디바이스(20)의 동작에 대한 논의는 도 2의 화살표시된 라인 3-3에 의해 표시되는 평면에서 취해진 단면도인 도 3에 대해 더욱 편리해질 것이다. 하기에 설명되는 방식에서, ESD 보호 디바이스(20)의 동작은 상당부분 본 명세서에서 베이스 스페이싱으로서 나타날 수 있는 도 3의 문자 "S"에 의해 표시된 치수에 의해 결정된다. 즉, S는 P＋ 베이스 영역(222)을 둘러싸는 일반적으로 고리모양인 P－ 베이스 영역(221)의 두개의 대향하는 측면들 사이의 측면 거리이다. 직접적으로 S는 P＋ 베이스 영역(222)의 폭이다.
하기에서 더욱 명확해지는 바와 같이, 베이스 스페이싱 S는 ESD 보호 디바이스(20)의 트리거링 임계값의 주요한 결정요소이다. 바꾸어 말하면, 베이스 스페이싱 S는, ESD 이벤트의 발생에 대응하여 수직 브레이크다운이 NPN 트랜지스터의 주어진 베이스 구조(22)와 컬렉터 영역(21)의 베이스 영역들(221, 222) 사이에서 개시되는 방식을 어느 정도 제어한다.
ESD 보호 디바이스(20)의 동작에 대해, 먼저 ESD 이벤트의 발생은 컬렉터 영역(21)에 결합된 포지티브-진행 과도 전압 및/또는 전류의 출현을 동반한다. 실제적으로, 과도 전압 및/또는 전류 형태의 ESD 이벤트는 무수한 잠재 자원들 중 어떠한 하나로부터의 정전기 방전의 결과로서 컬렉터 영역(21)에 결합된다. 처음에 ESD 보호 디바이스(20)를 포함하는 IC 제품의 패키지상에서 외부 핀(pin)에서 나타나는 과도 전류는 IC 패키지 핀, 본딩 패드들, 도전성 트레이스들 등을 포함하는 다양한 도전성 구성요소들을 포함하는 경로를 따라 도전된다. 컬렉터 바이어스가 증가함에 따라, 점선(301)에 의해 표시되는 스페이스-전하 영역(30)은 ESD 보호 트랜지스터의 컬렉터와 베이스 영역들 사이에서 발생한다. 비교적 짧은 시간 기간에서, 스페이스-전하 영역은 베이스 영역들(221, 222)로부터 에피택셜 컬렉터 영역(21)을 향해 전진한다. 스페이스-전하 영역(30)은 도 3에서 확인할 수 있는 바와 같이, 베이스 영역(221) 및 베이스 영역(222) 바로 아래 수평 방향으로 확장하고 베이스 영역들(221, 222)로부터 컬렉터 영역(21)으로 수직 방향으로 확장한다. 일부 포인트에서, 결정적 전계는 베이스 영역들의 에지에서 달성되고, 브레이크다운이 개시된다. 브레이크다운의 개시 이후, 순방향 바이어스는 컬렉터와 베이스 영역들 사이에서 확립된다. 순방향 바이어스는 동등하게 컬렉터와 베이스 영역들 사이의 제너 다이오드의 형성을 유발한다. 바이어스가 증가함에 따라, 효율적인 컬렉터/베이스 제너 다이오드가 스냅백 모드 동작으로 구동한다.
스냅백 현상은 우선 쇄도 전류(avalanche current)의 발생으로부터 비롯되고 ESD 보호 디바이스가 초기에 ESD 소스에 대한 높은 임피던스를 나타내는 조건으로서 인지된다. 그러나, ESD 이벤트의 발생 직후, ESD 보호 디바이스는 트랜지스터가 높게 도전되고 ESD 전류를 우회시키고 ESD 과도 전압을 내부 반도체 디바이스들의 비파괴적인 레벨로 클램프(clamp)하도록 동작하는 로우-임피던스 모드로 구동한다.
전술한 바와 함께, 베이스 스페이싱 S는 하기의 방식으로 ESD 트리거링에 영향을 미친다는 것을 유의한다. 베이스 스페이싱 S가 말하자면 5㎛로 비교적 넓다면, 지배적 브레이크다운 메커니즘은 중도핑된 쉘로우 베이스 영역(222)과 컬렉터 영역(21) 사이에서 발생한다. 반대로, 베이스 스페이싱이 말하자면 1㎛로 비교적 좁다면, 지배적 브레이크다운 메커니즘은 경도핑된 딥 베이스 영역(221)과 컬렉터 영역(21) 사이에서 발생한다. 결과적으로, 비교적 넓은 베이스 스페이싱은 비교적 낮은 트리거 전압을 확립하고, 비교적 좁은 베이스 스페이싱은 비교적 높은 트리거 전압을 확립한다.
이에 대해, 도 3이 베이스 스페이싱 치수 S가 일반적 설계 범위의 폭 제한에 가까운 값을 갖는 ESD 보호 디바이스를 도시한다는 것이 이해될 것이다. 이러한 상황(비교적 넓은 S)하에서, 점선(301)으로 표시되는 스페이스-전하 영역(30)은 중도핑된 베이스 영역(222) 부근의 포인트(302)에서 가장 좁아진다. 결과적으로, 브레이크다운은 초기에 주도적으로 개시된다.
이제 도 4를 참조하면, 비교적 좁은 베이스 스페이싱이 검출가능한 상이한 컬렉터/베이스 접합 프로파일을 발생하는 것이 도시된다. 상기 예에서, 점선(401)에 의해 표시되는 스페이스-전하 영역(40)은 베이스 영역(221)의 각각의 반대측들 부근의 포인트들(402, 403)에서 P형 물질을 가장 가까이 침범한다(infringe). 결과적으로, 더 좁은 베이스 스페이싱은 경도핑된 딥 베이스 영역에서 브레이크다운이 우세하게 개시되도록 한다.
도 5에서, ESD 보호 디바이스(50)의 형태로 실시예에 대한 대안을 도시한다. 비교에 의해, 도 2의 구조에서 경도핑된 딥 베이스 영역(221)은 중도핑된 쉘로우 베이스 영역(221)을 전체적으로 둘러싸거나 에워싼다는 것을 유의한다. P－ 영역이 P＋ 영역을 전체적으로 감싸는 도 2의 접근방식에서, 표면 충전 또는 표면 전위 변경(surface potential modification)이 발생하는 것에 대해 최소의 기회가 존재한다. 그러나, ESD 보호 디바이스 영역은 더욱 커진다. 도 5의 대안적 실시예에서, 베이스 영역(521)은 디바이스(50)에 의해 점유되는 반도체 영역이 감소하도록 베이스 영역(522)을 단지 부분적으로 둘러싼다. 도 2의 구조의 거의 모든 이점들이 도 5의 구성에서 포함되었을지라도, 도 5의 실행에서는, 중도핑된 영역(522)의 일측이 경도핑된 영역(521)에 의해 오히려 바운드되는 베이스 구조(52)가 N형 컬렉터(21)와 접합을 형성한다. 상기 구성에서, 전류의 컴포넌트는 베이스 영역(522)과 인접하는 컬렉터 영역 사이에 수평 방향으로 흐를 것이다. (도 2에서, 대응하는 전류 흐름은 아래측 컬렉터 영역을 향해, 수직 방향으로 제한된다.) 수평적 전류는 횡단하여 실리콘 영역들(21, 522)과 SiO2 층(25) 사이의 인터페이스에서 SiO2 층(25)에 인접하여 흐른다. SiO2 층(25) 부근의 전류 흐름은 디바이스 특징들에서 영구적인 저하를 유발하는, (예를 들어) 층(25)으로의 전자들의 주입(injection)이 된다. 특히, 이러한 상태들하에서, 층(25)은 표면 충전 또는 표면 전위 변경에 대해 수용가능한 것으로 알려졌다. 더욱이, 각각의 ESD 이벤트는 표면 충전 또는 표면 전위 변경의 형태로 Si/SiO2 인터페이스에 대해 어느 정도의 데미지를 입히는 경향이 있다. 데미지를 나타내는, ESD 임계값은 각각의 ESD 이벤트에 대해 증가하여 외부로 이동하는 경향이 있다. ESD 보호 디바이스의 도전(conduction)은 보호되도록 시도되는 능동 디바이스들에 의한 의도되지 않은 도전을 불편 없이 회피해야만 하기 때문에, 더 높은 ESD 임계값들로의 경향은 표면적으로 바람직하지 않다. 그러므로, ESD 임계값은 ESD 보호 디바이스에 의한 도전이 능동 디바이스들에 의한 파괴적인 또는 데미지를 입히는 도전을 예상하는 것을 보장하도록 안전하게 로우 포인트로 유지되는 것이 바람직하다. 그러므로 ESD 임계값의 증대는 제공된 보호를 타협시키는 경향이 있을 수 있다.
도 6은 요약된 형태로 ESD 보호 디바이스(20)의 제작 처리의 일 실시예에서 만난 처리 단계들을 도시한다. 포토레지스트(61)의 층은 N형 에피택셜층(21)의 표면상에 패터닝된다. 층(21)의 노출된 영역들은 경도핑된 딥 베이스 영역(221)을 형성하기 위해 임플란트(implant)된다. 상기한 바와 같이, 일 실시예에서, 베이스 영역(221)은 2ｘ1016 atoms/cm3의 넷 농도(net concentration) 및 약 2.2㎛의 깊이를 갖도록 임플란트될 수 있다. 베이스 영역(221)의 임플란테이션 후속 단계에서, 포토레지스트층(62)은 측면 치수 S를 갖는 중심 영역(윈도우 또는 홀)이 노출된 채로 남겨지도록 베이스 영역(221)의 영역들을 커버하기 위해 패터닝된다. 이후 노출된 부분은 일 실시예에서 4ｘ1017 atoms/cm3의 넷 농도(net concentration) 및 약 1.3㎛의 깊이를 갖도록 임플란트된다. 전술한 것으로부터 인지되는 것은 베이스 스페이싱 S가 베이스 영역(221)의 외형 또는 임플란테이션에 독립적이고, 실제적 목적들에 대해 영역(222)의 임플란테이션을 위해 부가(impose)된 마스킹층에 의해 단독으로 결정된다는 것이다.
베이스 스페이싱이 ESD 트리거링의 방식 및 포인트를 제어하는 인자이기 때문에, 단일 마스킹 단계와 함께 베이스 스페이싱을 규정하는 능력은 중요한 이점이다. 직접적인 결과로서, ESD 트리거링 포인트 상에 부가된 허용한계는 상당히 강화될 수 있다. 특히 반도체 실제 소유를 보존하고 저-전력 동작을 달성하기 위해 설계에서 능동 IC 디바이스들의 동작 전압들이 낮아짐에 따라 ESD 트리거링 포인트에서의 더욱 긴밀한 허용한계들을 만족시키는 능력은 중요성이 증가된다. ESD 보호 디바이스의 기본적 특징은 ESD 이벤트가 발생할 때까지 IC 디바이스에 대해 수동적으로 존재한다는 것을 고려한다. 이러한 시점에서, ESD 디바이스는 능동 디바이스들의 도전 임계값 이전에 ESD 에너지를 우회시키기 위해 도전성이 되어야만 한다. 따라서, 동작 전압들이 감소함에 따라, ESD 트리거링 임계값들은 감소되고 허용가능한(절대적인) ESD 허용한계들은 그에 따라 감소되어야만 한다. 낮은 동작 전압들을 추적하는 허용한계들을 실현하는 것에 대한 실패는 실리콘의 많은 영역들을 소비하고 그에 따라 반도체 실제 소유 보존의 목적과 대립하는 설계 허용범위 정도를 필요로 한다. 예를 들어, 본 발명의 일 어플리케이션에서, 데이터는 본 발명에 의해 인에이블된 ESD 트리거링 허용한계들의 개선이 반도체 영역의 5% 보존에 대응하는 것을 암시한다.
본 발명에 따라 ESD 보호 디바이스(20)를 포함하는 IC 제품(70)의 블록도/회로 체계를 도시하는 도 7을 고려한다. 일반적으로, IC 제품(70)은 많은 기능적 반도체 디바이스들을 포함할 수 있다. BiCMOS 인버터(71)가 도 7에 도시되지만, 본 명세서에서 인버터(71)는 제한되는 것은 아니지만 마이크로프로세서들, 메모리들, 디지털 신호 프로세서들, 선형 증폭기들, 통신 프로세서들 등을 포함할 수 있는 다양한 유형의 디바이스들을 설명하는 것으로 의도된다. 일반적으로, IC 제품(70)의 반도체 디바이스들은 어플리케이션에 따라 플라스틱, 금속, 세라믹 또는 다른 적절한 물질의 패키지(701)에 포함될 것이다. 도 7에 도시되는 바와 같이, 패키지(701) 내부의 디바이스들은 핀들(72, 73, 74 및 75)과 같은 다수의 금속 핀들을 통해 신호들의 외부 소스들에 전기적으로 접속된다. 도 7에서 전술한 핀들은 IC 제품(70)의 디바이스들을 전원 VDD, GND, 입력 및 출력에 각각 접속하는 것으로 도시된다. 도 7의 실시예에서, ESD 보호 디바이스(20)는 핀(72)(VDD)과 핀(73)(GND) 사이에 결합된다. 이러한 방식으로, ESD 보호 디바이스(20)는 BiCMOS 인버터(71)에 의해 예시되는 바와 같이, 핀(72)에서 나타날 수 있는 ESD 이벤트들로부터 능동 회로를 보호하도록 동작한다. 상기한 바와 같이, ESD 이벤트들은 신체 접촉, 기계 조절, 적의적 환경들에서의 동작 등의 결과로서 IC 핀들로의 전하 이동으로부터 비롯되는 전압 과도현상의 형태로 발생한다.
도 7은 ESD 보호 디바이스(20)가 IC 제품(70)의 핀들 중 하나에 인접하여 배치되는 실시예를 제안한다. 이러한 형태로 배치된 ESD 보호는, ESD 이벤트가 가장 많이 발생할 것 같은 또는 내부 디바이스들이 가장 취약한 하나 이상의 핀들에 전용 ESD 보호 디바이스가 국부적으로 제공되는 것을 의미한다. 예를 들어, ESD 보호 디바이스들은, 공급 전압들이 (제조, 유지 또는 고장수리 활동들과 같은) 상당한 외부 접촉 가능성이 존재하는 IC 제품(70)에 결합된 핀들 및 높은 임피던스들을 나타내는 핀들에 적용될 수 있다. 특히 가혹한 환경들 또는 어플리케이션들에서, 배치된 ESD 보호는 모든 핀들에 제공될 수 있다. 대안적으로, ESD 보호는 분포된 장치들에 사용될 수 있다. 예를 들어, 전력 분배를 위해 도전성 레일(rail)들의 (일반적으로) 쌍들을 사용하고 그에 따라 전압-이송 및 전류-이송 컨덕터들이 IC의 활성 영역 주위에 라우트(route)되는, 일반적으로 전송 라인을 닮은 IC 제품들이 이러한 경우가 될 수 있다. 상기 문맥에서, ESD 보호 디바이스들은 분배된 ESD 보호에 영향을 미치는 방식으로 전압 레일들을 따라 및 사이에 적절한 판단으로 분배될 수 있다.
상기 설명으로부터, 다수의 실시예들에서 종속적 집적된 자체-정렬된 ESD 디바이스는 그가 제공하는 많은 특징들, 이점들 및 능력들로 주목받을 것이 틀림없다. 이해를 위해: ESD 트리거링 전압은 각각의 베이스 구조에 삽입되는 (중도핑된 영역의 폭), 베이스 스페이싱, 단일 파라미터에 의해 제어가능하다. ESD 임계값이, 즉 치수들이 단일 마스킹 단계에서 실현되는 양극 트랜지스터(bipolar transistor)의 딥 경도핑된 베이스 영역 내의 쉘로우 중도핑된 홀(또는 윈도우)의 치수에 의해 결정되는 방식은, ESD 트리거링 임계값에서 더욱 활발한 허용한계들로 컴플라이언스(compliance)를 활성화시킨다. 보다 적은 영역이 ESD 보호 디바이스에 의해 소비되기 때문에, 더욱 긴밀하게 제어되는 허용한계는 반도체 영역의 보존에 직접적으로 변환된다. 더욱이, IC 제품들의 제조가 제작 설비들 사이에서 수송되기 때문에 긴밀한 허용한계들은 보호될 수 있다. 부가하여, 적어도 일 실시예(도 2)에서, 노출된 Si/SiO2 인터페이스의 회피는 누설 전류들로부터 비롯되는 데미지를 최소화한다.
상기 설명에서, 본 발명은 본 발명의 완전한 이해가 설명 및 전달되도록 하는 방식으로 특정 실시예들의 컨텍스트에서 설명되었다. 그러나, 반도체 디바이스들의 설계 및 제조와 관련되는 당업자는 본 발명의 범위로부터 벗어나지 않고 다양한 변형들 및 변화들이 명확히 설명된 실시예들에 첨가될 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구범위뿐만 아니라 그 동등물의 정확한 범위내에 포함된 모든 종속적 문제들을 포함하는 것으로 이해된다. 예를 들어, 본 발명은 본 명세서에서 지시된 특정 물질들 및 치수들로 제한되는 것으로서 구성되지 않는다. 따라서, 설명들 및 도면들은 본 발명을 제한하기 보단 적절하게 해석 및 설명하였고 모든 변형들에 대해 또는 그로부터의 이탈들이 본 발명의 범위에 의해 논리적으로 이해된다.
유사하게, 동작의 또는 다른 기술적 도전들에 대한 이익들, 이점들, 능력들 및 해결책들은 본 명세서에서 제공된 바와 같이 본 발명의 특정 실시예들에 대해 열거된다. 그러나, 이익들, 이점들 능력들 및 해결책들 및 어떠한 이익, 이점, 능력 및 해결책을 제공하는 어떠한 구성요소(들) 또는 제한(들)은 어떠한 또는 모든 청구항들의 결정적, 요구되는, 또는 필수적 구성요소 또는 제한으로서 표현적으로 또는 함축적으로 또는 금반언으로 고려되거나 해석된다. 더욱이, 본 명세서에서 사용되는 바와 같이, 상세히 기술한 구성요소들뿐만 아니라 상기 처리, 방법, 물품, 또는 장치에 대해 고유한 명백하게 기술하지 않은 또는 열거하지 않은 구성요소들 또한 포함하도록, 용어들 "포함한다(comprise)", "포함하는(comprising)" 또는 어떠한 그 변형들은 처리, 방법, 물품 또는 장치를 배타적이지 않게 적용하는 것으로 의도된다.

Claims (12)

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  8. ESD 보호 디바이스를 제조하는 방법에 있어서:
    제 1 도전형의 컬렉터층(21)을 제공하는 단계;
    제 2 도전형을 갖는 제 1 베이스 영역(221)을 상기 컬렉터층에 형성하는 단계; 및
    상기 제 2 도전형을 갖는 제 2 베이스 영역(222)을 상기 제 1 베이스 영역에 형성하는 단계를 포함하며,
    상기 제 1 베이스 영역이 상기 제 2 베이스 영역의 깊이보다 큰 깊이를 갖고, 상기 제 2 베이스 영역이 상기 제 1 베이스 영역보다 더 많이 도핑되도록, 상기 제 1 베이스 영역 및 제 2 베이스 영역이 형성되고,
    상기 제 2 베이스 영역은:
    미리 결정된 측면 치수를 갖는 중심 영역이 노출되어 있도록 상기 제 1 베이스 영역 상의 포토레지스트를 단일 마스크층으로 패터닝(patterning)하는 단계; 및
    상기 제 1 베이스 영역의 깊이보다 적은 깊이를 갖고, 상기 제 1 베이스 영역의 도펀트 농도보다 큰 도펀트 농도를 갖는 상기 제 2 베이스 영역을 형성하기 위해 상기 중심 영역을 임플란팅(implanting)하는 단계에 의해 형성되는, ESD 보호 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 도전형은 N형이고 상기 제 2 도전형은 P형인, ESD 보호 디바이스 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 베이스 영역 및 상기 제 2 베이스 영역은 상기 제 1 베이스 영역이 상기 제 2 베이스 영역을 단지 부분적으로 둘러싸도록 형성되는, ESD 보호 디바이스 제조 방법.
  11. 제 8 항에 있어서,
    상기 패터닝은, 상기 컬렉터 영역과 상기 제 1 베이스 영역 사이의 수직 브레이크다운(vertical breakdown)이 상기 컬렉터 영역과 상기 제 2 베이스 영역 사이의 수직 브레이크다운에 비해 우세한, ESD 응답을 일으키기에 유효한 미리 결정된 측면 치수를 확립하는, ESD 보호 디바이스 제조 방법.
  12. 제 8 항에 있어서,
    상기 패터닝은, 상기 컬렉터 영역과 상기 제 2 베이스 영역 사이의 수직 브레이크다운이 상기 컬렉터 영역과 상기 제 1 베이스 영역 사이의 수직 브레이크다운에 비해 우세한, ESD 응답을 일으키기에 유효한 미리 결정된 측면 치수를 확립하는, ESD 보호 디바이스 제조 방법.
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