JP4532480B2 - Ｅｓｄ保護デバイスの製造方法 - Google Patents
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Description
本発明は一般的に、半導体デバイスの設計および製造に関し、より詳細には、一体型バイポーラ接合トランジスタ（ＢＪＴ）の形態で静電放電（ＥＳＤ）保護を備える集積回路（ＩＣ）デバイスの設計および製造に関する。
半導体デバイス技術が、目を見張る進展を続け、サブミクロンサイズの範囲に突入してそしてそれを超えるに伴い、デバイス動作の多くの特徴が実質的に重要性を増している。たとえば、高性能の相補形金属酸化物半導体（ＣＭＯＳ）デバイスでは、現在、ゲート酸化物が薄いことおよびドレイン／基板間の絶縁破壊電圧が低いことが一般的であるが、その結果、特にＥＳＤ事象の被害を受けやすい。ＥＳＤが起こるのは一般的に、ＩＣデバイスが、当該デバイスの静電ポテンシャルとはかなり異なる静電ポテンシャルを帯電した物体に接触したとき又は近接しているときである。ＥＳＤ事象が起きている間、電荷は、ＩＣパッケージ上の１つまたは複数のピンと外因性の帯電物体との間で、短時間のうちに移動する。通常は、ＥＳＤパルスの継続時間は、１マイクロ秒未満である。電荷が移動した後に生じる過渡電圧および／または電流は、多くの場合、ＩＣ内部の能動的なＭＯＳデバイスのゲート酸化物層を壊すか、またはこれに少なくとも損傷を与えるほど十分に大きい。またＥＳＤ過渡現象によって、電気熱障害、たとえばコンタクト・スパイキング、シリコン融解、または相互接続の不連続性も促進される。その結果、ＩＣ製品には、慎重を期して、内部ＥＳＤ保護回路が、ＥＳＤ事象に対する予防策として含まれている。ＥＳＤ事象は、人間との接触、製造中の装置の取扱い、組立ておよび試験、ならびに環境条件に起因する（自動車環境における半導体デバイスの動作は、ＥＳＤの観点から特に不都合であることが知られている）。
半導体デバイスの信頼性に対する脅威としてのＥＳＤ現象の大きさは、技術文献中で促される注意に反映されている。たとえば次の文献を参照されたい（例えば非特許文献１、非特許文献２、非特許文献３参照）。
ＣＭＯＳＩＣで採用されるおそらく最も一般的な保護方式は、ｎＭＯＳトランジスタに付随する寄生ＢＪＴに基づくものである。このアプローチに合致して、関連するｐＭＯＳトランジスタのドレインは保護すべきＩＣピンに接続され、関連するｐＭＯＳソースはＧＮＤに結合されている（この文脈では、ＧＮＤは、電流シンクとして機能する任意の基準ノードであると理解して良く、ノードの電位が０Ｖであるかどうかには関係しない）。ＥＳＤ保護閾値は、ゲート酸化物下におけるドレインからソースまでのｎＭＯＳトランジスタの幅に依存する。ＥＳＤ事象が起きると、寄生ＢＪＴの動作はそのスナップバック領域へと駆動され、ＢＪＴ内を電流が、保護するピンからＧＮＤまで流れる。その結果、ＥＳＤエネルギーは他のデバイスからＩＣ内部へ進路を変えられる。図１に、前記構成に基礎を置くＥＳＤ保護デバイスを示す。
図１から分かるように、ＩＣ製品に組み込むことができる従来のＥＳＤ保護デバイスの該当部分には、基板（図示せず）上に形成されたＮ型エピタキシャル層１１が含まれている。Ｐ型ベース１２が、エピタキシャル層１１内に形成され、同様に、深いＮ型コレクタ領域１３も形成されている。高濃度にドープされたＰ＋ベース延長部分１４によって、ベース領域とコレクタ領域との間の横方向の（すなわち水平方向の）間隔が、事実上規定されている。
ＥＳＤ保護デバイス１０の製造に使用されるプロセシング技術は、当業者にとっては推測できる知識であり、ここでは詳細に説明しない。種々のフォトリソグラフィ、注入および拡散ステップが含まれ得る、と言えば十分であろう。しかし、コレクタ領域１３とベース領域１２および１４を形成するには、少なくとも２つの別個のフォトリソグラフィのパターニング・ステップと、それに付随して２つの別個のマスク層が必要である、ということを理解しておくことは重要である。図１から容易に理解できるように、ベース領域（１２、１４）とコレクタ領域１３との間の間隔（図１では文字Ｓによって示される）は、ベースおよびコレクタ領域の幾何学的形状の関数として、間接的に設定される。したがって、ベースおよびコレクタ・マスクの位置合わせまたはアラインメントの変動、またはそのマスクそれ自体の寸法の変動が、ベースとコレクタ領域との間の間隔Ｓの変化に関係する。ＥＳＤ保護デバイス１０の動作は、ＥＳＤ事象の結果として発生するベース領域とコレクタ領域との間の絶縁破壊に基づくため、間隔寸法は、ＥＳＤ保護閾値の重大な決定要素である。
すなわち、ＥＳＤ事象（ここでは正方向に立ち上がる電圧過渡現象を仮定する）によって、コレクタ領域１３におけるバイアスが劇的に増加する。その結果、水平方向に進む空間電荷領域１５が形成され、ベース領域（１２、１４）からコレクタ領域１３に向かってエピタキシャル領域１１を越えて水平に延びる。ある時点で、Ｐ＋ベース領域１４の周囲で臨界電界に達して、絶縁破壊が始まる。最終的に、ＢＪＴの事実上のコレクタ／ベース接合が順方向にバイアスされてスナップバック状態が発生し、その結果、同様な意味合いで、ベース領域とコレクタ領域との間にツェナ・ダイオードが形成される。そしてツェナ・ダイオードによって、ＥＳＤ電流に対して低いインピーダンス経路が示される。このようにして、ＥＳＤ電流および電圧は、ＩＣから進路を変えられて、ツェナ・ダイオードを介してＧＮＤに伝導される。
ＥＳＤ保護デバイスの動作（たとえば前述したような）においては、絶縁破壊が最初に起こるトリガリング電圧は、かなり重要である。トリガリング電圧またはＥＳＤ閾値は、ベース領域とコレクタ領域との間で臨界電界が形成されることに概ね一致するため、トリガリング電圧を間隔寸法によって制御する。たとえば、トリガリング電圧は、間隔寸法に、概ね反比例的に関係する。ある観点からすれば、このやり方でのＥＳＤトリガリングの制御性は、ＥＳＤ保護デバイス１０などのＥＳＤデバイスの有益な特徴である。しかし間隔寸法は、少なくとも２つのマスキング・ステップ間の関係に依存するため、間隔寸法は、製造プロセスの許容誤差および変動に特に敏感である。そのためＥＳＤ保護デバイスの設計は、このような変動に、ＥＳＤ事象に遭遇しても信頼性が保証されるような仕方で対応しなければならない。必然的に、このような大きい許容誤差に対応するためには、設計は最小量の半導体スペース面積を超える面積を占めることになる。さらに、上記で触れた固有の変化によって、ある生産設備から他の生産設備への製造プロセスの搬送能力が妨げられる。
アジス・アメラセケラ（Ａｊｉｔｈ Ａｍｅｒａｓｅｋｅｒａ）およびチャルバカ・デュブウリ（Ｃｈａｒｖａｋａ Ｄｕｖｕｕｒｙ）、シリコン・集積回路におけるＥＳＤ（ＥＳＤ ｉｎ Ｓｉｌｉｃｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）（第２版）、ジョン・ワイリ＆サンズ（Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ）（２００２年） アルバート Ｈ．ワング（Ａｌｂｅｒｔ Ｈ． Ｗａｎｇ）、集積回路に対するオン・チップＥＳＤ保護（Ｏｎ−Ｃｈｉｐ ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ） ＩＣ設計の観点（Ａｎ ＩＣ Ｄｅｓｉｇｎ Ｐｅｒｓｐｅｃｔｉｖｅ）、クルワ・アカデミック出版（Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ）（２００２年）
アジス・アメラセケラ（Ａｊｉｔｈ Ａｍｅｒａｓｅｋｅｒａ）およびチャルバカ・デュブウリ（Ｃｈａｒｖａｋａ Ｄｕｖｕｕｒｙ）、シリコン・集積回路におけるＥＳＤ（ＥＳＤ ｉｎ Ｓｉｌｉｃｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）（第２版）、ジョン・ワイリ＆サンズ（Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ）（２００２年） アルバート Ｈ．ワング（Ａｌｂｅｒｔ Ｈ． Ｗａｎｇ）、集積回路に対するオン・チップＥＳＤ保護（Ｏｎ−Ｃｈｉｐ ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ） ＩＣ設計の観点（Ａｎ ＩＣ Ｄｅｓｉｇｎ Ｐｅｒｓｐｅｃｔｉｖｅ）、クルワ・アカデミック出版（Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ）（２００２年）
したがって、求められているのは、ＥＳＤトリガリング点の変化を最小限にする働きをし、所定の製造プロセスにおいてより厳しい許容誤差を維持でき、製造プロセスをある生産設備から他の生産設備へ損なわずに搬送できるＥＳＤ保護技術である。ＥＳＤトリガリング点における許容誤差を厳しくすることは、結果として半導体面積の節約が実現される度合いに対しても重要である。
本発明のセルフ・アライメントされた集積ＥＳＤデバイスは、当業者によってさらに良好に理解されること、および多くの特徴、優位性、および性能が当業者に対して明らかになることが、後で簡単に説明される添付の図面を参照することによって可能である。複数の図において、同一の参照数字（もしあれば）は、同一または同様の要素を指す。
当業者であれば理解されるように、図面の要素は、簡単かつ明瞭にするために例示されており、（説明中でそのように述べられていない限り）必ずしも一定の比率では描かれていない。たとえば、図面中のいくつかの要素の寸法が、本発明の実施形態の理解を促進および改善するために、他の要素に対して誇張されている場合がある。
本発明のセルフ・アライメントされた集積ＥＳＤデバイスを十分に理解するために、以下の詳細な説明を参照する。詳細な説明には、添付の請求項とともに添付の図面が含まれる。
後に極めて明瞭になるように、本発明の一実施形態は、一体型ＮＰＮトランジスタのベースとコレクタとの間の垂直方向の絶縁破壊の開始によるＥＳＤ事象に応答するＥＳＤ保護デバイスに係る。絶縁破壊によって、最終的に、コレクタ／ベース接合が順方向にバイアスされる結果、スナップバック状態が起こり、同様な意味合いで、コレクタとベース領域との間にツェナ・ダイオードが形成される。トランジスタはＮ型エピタキシャル・コレクタを備えており、このコレクタには第１の（深い、低濃度ドープの）Ｐ型ベース領域が形成されている。第２の（浅い、高濃度ドープの）Ｐ＋ベース領域は第１のベース領域内のホールまたはウィンドウとしてエピタキシャル層上に形成され、第１のベース領域によって少なくとも部分的に囲まれるか境界を定められている。ベース領域の間隔、すなわちＰ＋ウィンドウの幅によって、トランジスタの絶縁破壊が制御されるため、またこの間隔は単一のマスク・ステップのデザインによって規定されるために、結果として、ＥＳＤトリガリング点の変動が最小限になる。その結果、ＥＳＤ保護デバイスは、半導体デバイス領域を効率的に利用し、デバイスの製造で使用されるプロセスを生産設備の間で連続的に搬送することを可能にする。
次に図２を参照して、ＥＳＤ保護デバイス２０の平面図を示す。図示したように、ＥＳＤ保護デバイス２０は、コレクタ２１、複数のベース構造２２およびエミッタ２３を有するＮＰＮトランジスタを備えている。当該技術分野において知られているように、ＥＳＤトランジスタに複数のベース構造（一実施形態においては２つ以上）を設けて、デバイス２０のパワー取扱容量を高めても良い。具体的には、ＥＳＤ保護デバイス２０はＮ型エピタキシャル・コレクタ２１を備えており、コレクタ２１には複数のＰ型ベース構造２２が形成されている。各ベース構造２２それ自体は、第１の低濃度ドープ（Ｐ−）のベース領域２２１と、第２の高濃度ドープ（Ｐ＋）のベース領域２２２とを備えている。少なくとも図２の実施形態において、領域２２１が領域２２２を囲むかまたはその境界を定めているため、ベース領域２２２がベース領域２２１内に形成されるホールまたはウィンドウの仕方で構築されていると適切にみなしても良い。
前記一実施形態においてＰ−ベース領域２２１には、２×１０１６原子／ｃｍ３のドーパント濃度が与えられ、一方でＰ＋ベース領域２２２は、ほぼ４×１０１７原子／ｃｍ３の濃度までドープされている。したがって高濃度ドープの領域２２２は、低濃度ドープの領域２２１よりも、ほぼ２００×高くドープされている。良く知られているように、Ｐ型導電性の領域は、ボロンまたはアンチモンの注入を通じて設けても良い。加えて、ベース領域２２１は、ＥＳＤ保護デバイス２０上に形成される絶縁層２５の真下に、ほぼ２．２マイクロメータ（μｍ）の深さまで形成される。（層２５は、図３でより良好に分かるが、たとえば堆積または熱的に成長させたＳｉＯ２であっても良い）ベース領域２２２は、ほぼ１．３μｍの深さまで形成される。
ＥＳＤ保護デバイス２０の動作の説明は、図３を参照して行なうと好都合であると考えられる。同図は、図２の矢印で示した線３−３によって示される平面内の断面図である。後に説明するように、ＥＳＤ保護デバイス２０の動作は、大部分において、図３の文字「Ｓ」が示す寸法によって決定される。この寸法は、本明細書では、ベース間隔と言う場合がある。すなわち、Ｓは、Ｐ＋ベース領域２２２を囲む概ね環状のＰ−ベース領域２２１の２つの対向する側面間の横方向の距離である。より直接的に言えば、Ｓは、Ｐ＋ベース領域２２２の幅である。
後に明瞭になるように、ベース間隔Ｓは、ＥＳＤ保護デバイス２０のトリガリング閾値の主な決定要素である。言い換えれば、ＥＳＤ事象の発生に応答する垂直方向の絶縁破壊が、ＮＰＮトランジスタの所定のベース構造２２のベース領域（２２１、２２２）とコレクタ領域２１との間で始まる仕方は、ベース間隔Ｓによってある意味で制御される。
ＥＳＤ保護デバイス２０の動作について言えば、最初の仮定として、ＥＳＤ事象の発生に伴って、コレクタ領域２１につながる正方向に立ち上がる過渡電圧および／または過渡電流が現れるものとする。現実的な問題として、ＥＳＤ事象は、過渡電圧および／または過渡電流の形態において、無数の潜在的ソースのいずれか１つからの静電放電の結果としてコレクタ領域２１につながる。過渡現象（最初に現れるのは、ＥＳＤ保護デバイス２０が組み込まれるＩＣ製品のパッケージ上の外部ピンにおいてである）は、おそらく種々の導電性要素（たとえば、ＩＣパッケージ・ピン、ボンディング・パッド、導電性トレースなど）を含む経路に沿って伝わる。コレクタ・バイアスが増加すると、破線３０１によって示される空間電荷領域３０が、ＥＳＤ保護トランジスタのコレクタ領域とベース領域との間に生じる。比較的短い時間で空間電荷領域は、ベース領域２２１および２２２からエピタキシャル・コレクタ領域２１に向かって進む。図３に示したように、空間電荷領域３０は、ベース領域２２１およびベース領域２２２の真下を水平方向に延び、ベース領域（２２１、２２２）からコレクタ領域２１に垂直方向に延びることが分かる。ある時点で、ベース領域のエッジにおいて臨界電界に達して、絶縁破壊が始まる。絶縁破壊が始まった後、コレクタ領域とベース領域との間で順方向バイアスが確立される。順方向バイアスの結果、同様な意味合いで、コレクタ領域とベース領域との間でツェナ・ダイオードが形成される。バイアスが増加すると、事実上のコレクタ／ベース・ツェナ・ダイオードは、スナップバック・モードの動作へと駆動される。
スナップバック現象は主に、アバランシェ電流が生成されることに起因しており、ＥＳＤ保護デバイスが最初にＥＳＤソースに対して高インピーダンスを示す状態として理解される。しかしＥＳＤ事象が発生すると間もなく、ＥＳＤ保護デバイスは低インピーダンス・モードへと駆動される。そこでは、トランジスタが高導電性になって、ＥＳＤ電流を迂回させること、およびＥＳＤ過渡電圧を内部の半導体デバイスが破壊しないレベルに固定することの両方を行なうように動作する。
上記に関して、ベース間隔Ｓは、以下の仕方でＥＳＤトリガリングに影響することに注意されたい。ベース間隔Ｓが比較的広い場合、たとえば５μｍの場合には、高濃度ドープの浅いベース領域２２２とコレクタ領域２１との間で、支配的な絶縁破壊メカニズムが生じる。逆に、ベース間隔が比較的狭い場合、たとえば１μｍの場合には、低濃度ドープの深いベース領域２２１とコレクタ領域２１との間で支配的な絶縁破壊メカニズムが生じる。その結果、ベース間隔が比較的広い場合には、確立されるトリガ電圧は比較的低く、ベース間隔が比較的狭い場合には、確立されるトリガ電圧は比較的高い。
この点について、図３に表したＥＳＤ保護デバイス構造の場合に、ベース間隔寸法Ｓの値は、典型的な設計範囲の広い方の限界に近いと理解しても良い。なおこのような状況（比較的広いＳ）の下では、空間電荷領域３０（破線３０１によって示される）は、高濃度ドープのベース領域２２２付近の点３０２において最も狭くなる。その結果、絶縁破壊が最初に始まるのは、主にこの箇所である。
次に図４を参照すると、ベース間隔が比較的狭いため、認識可能なほどに異なるコレクタ／ベース接合プロファイルが生成されていることが分かる。この場合には、破線４０１によって示される空間電荷領域４は、Ｐ型材料に、点４０２および４０３（それぞれベース領域２２１の対向する側面付近）において、ほとんど侵入するところである。結果として、ベース間隔が狭いために、絶縁破壊は主に、低濃度ドープの深いベース領域において始まる。
図５に、一実施形態に対する代替案を、ＥＳＤ保護デバイス５０の形態で示す。なお、比較すると分かるように、図２の構成では、低濃度ドープの深いベース領域２２１によって、高濃度ドープの浅いベース領域２２１が、完全に境界を定められているかまたは囲まれている。図２のアプローチでは、Ｐ−領域がＰ＋領域を完全に包んでおり、表面帯電または表面電位の変更が起こる可能性は最小である。しかしＥＳＤ保護デバイス領域の場合には、増大する可能性がある。図５の代替的な実施形態においては、ベース領域５２１がベース領域５２２を囲んでいるのは単に部分的である。そのため、デバイス５０が占める半導体領域の量は、小さくなっている。図２の構造の優位性は、ほぼすべて図５の構成に含まれている。しかし図５を実施した場合、ベース構造５２では、高濃度ドープの領域５２２の１つの側面は、低濃度ドープの領域５２１によって境界付けられているのではなく、Ｎ型コレクタ２１との間で接合を形成することを認識されたい。この構成では、電流成分は、ベース領域５２２と、隣接するコレクタ領域との間で水平方向に流れる（図２では、対応する電流フローは、その下のコレクタ領域に向かう垂直方向に制限されている）水平方向の電流は、横方向に、ＳｉＯ２層２５に近接して、シリコン領域（２１、５２２）とＳｉＯ２層２５との間の界面において流れる。ＳｉＯ２層２５の付近で電流フローが生じる結果、層２５内に電子（たとえば）が注入されて、デバイス特性に永続的な劣化が起きることもある。すなわち、これらの状態の下では、層２５は表面帯電または表面電位の変更に敏感であることが知られている。さらに各ＥＳＤ事象は、ある程度の損傷を、表面帯電または表面電位の変更の形態で、Ｓｉ／ＳｉＯ２界面に与える傾向がある。損傷の兆候として、ＥＳＤ閾値が、各ＥＳＤ事象の後に、徐々に外側へ移動する傾向がある。より高いＥＳＤ閾値へ向かう傾向は、表面的には望ましくない。その理由は、ＥＳＤ保護デバイスの導電性は、保護すべき能動デバイスによる偶然の電気伝導を、容易に回避しなければならないからである。したがって、ＥＳＤ閾値が安全な低い点に留まることによって、ＥＳＤ保護デバイスによる電気伝導は、能動デバイスによる破壊的なまたは損傷を与える電気伝導に、確実に先行することが望ましい。したがってＥＳＤ閾値が増えるということは、与えられる保護について妥協することにつながり得る。
図６は、ＥＳＤ保護デバイス２０に対する製造プロセスの一実施形態において行なわれるプロセス・ステップを、要約した形態で示したものである。フォトレジスト層６１を、Ｎ型エピタキシャル層２１の表面上でパターニングする。層２１の露出領域に注入して、低濃度ドープの深いベース領域２２１を形成する。上記で示したように、一実施形態においては、ベース領域２２１に、正味の濃度が２ｘ１０１６原子／ｃｍ３で深さがほぼ２．２μｍとなるように注入しても良い。ベース領域２２１に注入した後のステップにおいて、フォトレジスト層６２をパターニングして、横方向の寸法がＳの露出した中心領域（ウィンドウまたはホール）が残るようにフォトレジスト層６２がベース領域２２１を覆うようにする。次に露出領域に、一実施形態において、正味の濃度が４Ｘ１０１７原子／ｃｍ３で深さがほぼ１．３μｍとなるように注入する。前述したことから容易に理解されるように、ベース間隔Ｓは、ベース領域２２１の幾何学的形状または注入とは無関係であり、実際には、領域２２２の注入に対して課されるマスキング層のみによって決定される。
ベース間隔は、ＥＳＤトリガリング点およびその仕方を制御する要因であるため、ベース間隔を単一のマスキング・ステップによって規定できることは、優位性として重要である。直接的な結果として、ＥＳＤトリガリング点に課される許容誤差はかなり厳しくなることが考えられる。とりわけ半導体スペース面積を一定に保ちおよび低いパワー動作を実現するために、能動ＩＣデバイスの動作電圧が設計において下がっているため、ＥＳＤトリガリング点におけるより厳しい許容誤差を満足できるということは、ますます重要なこととなる。ＥＳＤ保護デバイスの基本的な性質は、ＥＳＤ事象が起こるまでＩＣデバイス上に受動的に存在することを考慮されたい。そのときになれば、ＥＳＤデバイスは導電的になり、能動デバイスの電気伝導の閾値に達する前にＥＳＤエネルギーを迂回させなければならない。結果として、動作電圧が減少するために、ＥＳＤトリガリング閾値が減少し、許容できる（絶対的な）ＥＳＤ許容誤差が相応に減少しなければならない。動作電圧が低い許容誤差が実現できない場合、費やされるシリコン領域が大きなある程度の設計許容範囲が必要とされるため、半導体スペース面積を節約するという目的と相容れないことになる。たとえば、本発明の１つの応用例では、データが示唆するところによれば、本発明によって可能になるＥＳＤトリガリング許容誤差の改善は、半導体領域の５％の節約に対応する。
次に図７を参照すると、同図では、本発明によるＥＳＤ保護デバイス２０を組み込んだＩＣ製品７０を概略的に示すブロック・ダイアグラム／回路が示されている。一般的に、ＩＣ製品７０には、任意の数の機能的な半導体デバイスが含まれていても良い。図７にはＢｉＣＭＯＳインバータ７１が例示されているが、ここではインバータ７１は、関係し得る多数の型のデバイスを例示していることが意図されている。このようなデバイスとしては、たとえば（これらに限定されないが）、マイクロプロセッサ、メモリ、デジタル信号プロセッサ、線形増幅器、通信プロセッサなどが挙げられる。一般的に、ＩＣ製品７０の半導体デバイスは、用途に依存して、プラスチック製、金属製、セラミック製、または他の適切な材料のパッケージ７０１に密閉される。図７に例示したように、パッケージ７０１内部のデバイスは、多くの金属ピン、たとえばピン７２、７３、７４、および７５を通して、外部信号源に電気的に接続されている。図７の前述したピンは、ＩＣ製品７０内のデバイスを、電圧供給ＶＤＤ、ＧＮＤ、入力、および出力にそれぞれ接続する。図７の実施形態においては、ＥＳＤ保護デバイス２０は、ピン７２（ＶＤＤ）とピン７３（ＧＮＤ）との間に結合されている。このように、ＥＳＤ保護デバイス２０は、ＢｉＣＭＯＳインバータ７１が例示する能動的な回路を、ピン７２において現れ得るＥＳＤ事象から保護するように作用する。前述したように、ＥＳＤ事象は、人間の接触、装置の取り扱い、不良な環境における動作などの結果としてＩＣピンに電荷が移動することに起因して、電圧過渡現象の形態で生じる場合がある。
図７に提案する実施形態では、ＥＳＤ保護デバイス２０が、ＩＣ製品７０の１つのピンに近接して配置されている。この局在化されたＥＳＤ保護の形態には、ＥＳＤ事象が最も起こりやすいかまたは内部デバイスが最も被害を受けやすい１つまたは複数のピンに、専用のＥＳＤ保護デバイスを局所的に設けることが含まれる。たとえば、ＥＳＤ保護デバイスが適用される可能性のあるピンは、供給電圧がＩＣ製品７０に結合され、および外部接触の実質的な可能性が（たとえば、製造、メンテナンス、またはトラブルシューティング作業の過程において）存在するピンおよび高いインピーダンスを示すピンである。特に厳しい環境または用途においては、局在化されたＥＳＤ保護を、あらゆるピンにおいて設けても良い。あるいはＥＳＤ保護を、分散配置で配置しても良い。このようなことは、たとえば、配電用の導電性レールの対（通常は）を用いるＩＣ製品に関する場合であり得る。その場合、電圧が印加されおよび電流が流れる導体が、ＩＣの能動領域の周囲にルーティングされて、伝送線に概ね類似している。この文脈では、ＥＳＤ保護デバイスを、パワー・レールに沿っておよびパワー・レールの間に、分散したＥＳＤ保護をもたらす仕方で、慎重に分散させても良い。
前述の説明から、本発明の集積セルフ・アライメントＥＳＤデバイスは、その多くの実施形態において、それがもたらす多くの特徴、優位性、および性能において注目に値することは、疑いもないことである。すなわち、ＥＳＤトリガリング電圧は、単一のパラメータ、ベース間隔、各ベース構造に挿入される（高濃度ドープ領域の幅）によって、制御可能である。ＥＳＤ閾値が決定される仕方、すなわちバイポーラ・トランジスタの深い低濃度ドープのベース領域内での浅い高濃度ドープのホール（またはウィンドウ）の寸法（寸法それ自体は、単一のマスキング・ステップにおいて実現される）によって決定される仕方によって、ＥＳＤトリガリング閾値におけるさらに高い目標の許容誤差と適合することが促される。許容誤差をより緻密に制御することは、直接、半導体領域の節約になる。その理由は、ＥＳＤ保護デバイスによって消費される領域が小さくなるからである。ＩＣ製品の製造品を生産設備から生産設備へ運ぶときには、さらに緻密な許容誤差を保持することができる。加えて、少なくとも一実施形態においては（図２）、Ｓｉ／ＳｉＯ２界面が露出することを回避することによって、漏れ電流に起因する損傷が最小限になることにつながる。
前述の説明において、本発明を、特定の実施形態の文脈において説明的であることが意図されそしれ本発明の十分な理解を伝えることが意図される仕方で述べてきた。しかし、半導体デバイスの設計および製造に関係する当業者であれば理解するように、本発明の範囲から逸脱することなく種々の変更および変形を、具体的に説明した実施形態に対して行なっても良い。その結果、本発明は、添付の請求項の文字通りの範囲に含まれるすべての発明およびその均等物を包含するものと理解しなければならない。たとえば本発明は、本明細書において特定される特定の材料および寸法に限定されるものと解釈してはならない。同様に、当業者ならば理解するように、導電型（Ｐ型、Ｎ型）は一般的に、不可欠な整合性が保たれる限り、逆にしても良い。したがって説明および図は、範囲を定めるものではなく本発明を説明するものとして適切に解釈され、それらに対する変更またはそれらからの逸脱はすべて、結果として本発明の範囲に包含される。
同様に、動作上のまたは他の技術的な問題に対する利点、優位性、性能および解決方法を、本明細書で示される本発明の特定の実施形態について列挙してきた。しかし利点、優位性、性能および解決方法、ならびにこのような利点、優位性、性能および解決方法をわずかでももたらし、またはこれらのものが顕著になるようにするかもしくは顕著にする任意の要素もしくは限定も、請求項の何れかまたは全てにおいて、明白にも、含意もしくは禁反言によっても、重大であるか、必要とされるか、または不可欠である要素もしくは限定として考慮も解釈もされない。さらに、本明細書で用いる場合、用語「備える」、「備えている」、またはそれらのどんな変形語も、非排他的に適用されることが意図されている。したがって、説明した要素の列挙を備えるプロセス、方法、物品、または装置には、説明した要素だけでなく、明白に説明も列挙もされていないがこのようなプロセス、方法、物品、または装置に固有の他の要素も含まれている。
Claims (5)
- ＥＳＤ保護デバイス（２０）の製造方法であって、
第１の導電型（Ｎ）のコレクタ層（２１）を用意することと、
前記コレクタ層（２１）内に第１のベース領域（２２１）を形成することであって、前記第１のベース領域（２２１）は第２の導電型（Ｐ）を有することと、
前記第１のベース領域（２２１）内に第２のベース領域（２２２）を形成することであって、前記第２のベース領域（２２２）は第２の導電型（Ｐ＋）を有することと、
を含み、
前記第１のベース領域（２２１）が前記第２のベース領域（２２２）よりも深くなるように、且つ、前記第２のベース領域（２２２）が前記第１のベース領域（２２１）よりも高濃度にドープされるように、前記第１のベース領域（２２１）及び前記第２のベース領域（２２２）は形成され、
前記第２のベース領域（２２２）を形成するためには、
単一のマスク層（６２）を用いて、フォトレジストを前記第１のベース領域（２２１）上に、所定の横方向の寸法（Ｓ）を有するように露出した中心領域が残るようにパターニングすることと、
前記第１のベース領域（２２１）よりも浅く、且つ前記第１のベース領域（２２１）よりもドーパント濃度（Ｐ＋）の大きな前記第２のベース領域（２２２）を、前記中心領域への注入によって形成することと
によって行なわれることを特徴とする、ＥＳＤ保護デバイス（２０）の製造方法。 - 前記第１の導電型（Ｎ）はＮ型であり、前記第２の導電型（Ｐ）はＰ型であることを特徴とする、請求項１に記載のＥＳＤ保護デバイス（２０）の製造方法。
- 前記第１のベース領域（５２１）が部分的にのみ前記第２のベース領域（５２２）を取り囲むように、前記第１のベース領域（５２１）及び前記第２のベース領域（５２２）は形成されていることを特徴とする、請求項１に記載のＥＳＤ保護デバイス（２０）の製造方法。
- 前記パターニングは、ＥＳＤ応答を引き起こすのに有効な所定の横方向寸法（Ｓ）を確立し、前記ＥＳＤ応答において前記コレクタ層（２１）と前記第１のベース領域（２２１）の間における垂直方向の絶縁破壊は、前記コレクタ層（２１）と前記第２のベース領域（２２２）の間における垂直方向の絶縁破壊よりも支配的であることを特徴とする、請求項１に記載のＥＳＤ保護デバイス（２０）の製造方法。
- 前記パターニングは、ＥＳＤ応答を引き起こすのに有効な所定の横方向寸法（Ｓ）を確立し、前記ＥＳＤ応答において前記コレクタ層（２１）と前記第２のベース領域（２２２）の間における垂直方向の絶縁破壊は、前記コレクタ層（２１）と前記第１のベース領域（２２１）の間における垂直方向の絶縁破壊よりも支配的であることを特徴とする、請求項１に記載のＥＳＤ保護デバイス（２０）の製造方法。
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