DE102020126234A1 - Multi-wafer-abdeckschicht für metalldurchschlagschutz - Google Patents

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Cheng-Hsien Chou
Cheng-Yuan Tsai
Kuo-Ming Wu
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Abstract

Die vorliegende Offenbarung bezieht sich in manchen Ausführungsformen auf ein Verfahren zur Bildung einer integrierten Chipstruktur. Das Verfahren kann durch Bildung von mehreren Interconnect-schichten innerhalb einer ersten Interconnect-Struktur, die über einer oberen Oberfläche eines ersten Halbleitersubstrats angeordnet ist, durchgeführt werden. Ein Randtrimmprozess wird durchgeführt, um Teile der ersten Interconnect-Struktur und des ersten Halbleitersubstrats entlang eines Umfangsgebiets des ersten Halbleitersubstrats zu entfernen. Der Randtrimmprozess resultiert darin, dass das erste Halbleitersubstrat eine vertiefte Oberfläche aufweist, die an die obere Oberfläche mittels einer inneren Seitenwand gekoppelt ist, die direkt über dem ersten Halbleitersubstrat angeordnet ist. Eine dielektrische Abdeckstruktur wird auf einer Seitenwand der ersten Interconnect-Struktur gebildet, nachdem der Randtrimmprozess durchgeführt worden ist.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/928,482 , eingereicht am 31. Oktober 2019, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Mehrdimensionale integrierte Chips sind integrierte Chips, die mehrere Halbleiter-Dies vertikal aufeinandergestapelt und elektrisch mittels Durch-Substrat-Durchkontaktierungen (TSVs, Through-Substrate-Vias) verbunden, die sich durch ein oder mehrere der Halbleiter-Dies erstrecken, aufweisen. Mit zunehmend schwierigerer Lithografie-Skalierung haben sich mehrdimensionale integrierte Chips als eine attraktive Alternative zu integrierten Chips (ICs) mit Einzel-Die hervorgetan. Mehrdimensionale integrierte Chips bieten eine Reihe von Vorteilen gegenüber ICs mit einzelnem Die, wie einen kleineren Fußabdruck, kürzere Interconnects zwischen angrenzenden Dies, höhere Bauelementdichte und die Fähigkeit, verschiedene Typen von Halbleiter-Die (z.B. Speicher, Logik, MEMs usw.) in eine einzelne integrierte Chipstruktur zu integrieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A - 1B veranschaulichen manche Ausführungsformen einer integrierten Chipstruktur, die eine dielektrische Abdeckstruktur aufweist, die konfiguriert ist, Schaden zu mindern, der aus einem Randtrimmprozess resultiert.
    • 2 - 7 veranschaulichen Querschnittansichten mancher alternativer Ausführungsformen von mehrdimensionalen integrierten Chipstrukturen, die eine dielektrische Abdeckstruktur aufweisen.
    • 8 - 15D veranschaulichen Eine Reihe von Querschnittansichten, die gemeinsam manche Ausführungsformen von Verfahren zur Bildung einer integrierten Chipstruktur abbilden, die eine dielektrische Abdeckstruktur aufweist, die konfiguriert ist, Mikrodurchschlag zu mindern.
    • 16 veranschaulicht ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens zur Bildung einer integrierten Chipstruktur, die eine dielektrische Abdeckstruktur aufweist.
    • 17A - 17B veranschaulichen eine Querschnittansicht und Draufsichten mancher Ausführungsformen eines Halbleiterwafers und eines Verarbeitungswerkzeugs, das einen oberen Plasmaausschlusszonenring (PEZ-Ring) und einen unteren PEZ-Ring aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegende Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und schreibt grundsätzlich keine Beziehung zwischen den verschiedenen hierin erläuterten Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unten“, „unter“, „abwärts“, „oben“, „über“, „aufwärts“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den FIG. veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sollen verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb zusätzlich zu der in den Zeichnungen abgebildeten Ausrichtung einschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Mehrdimensionale integrierte Chips sind durch Stapeln von mehreren integrierten Chips aufeinander gebildet. Während eines typischen mehrdimensionalen integrierten Chip-Fertigungsprozesses wird ein erster Wafer - ein sogenannter „Trägerwafer“ - an einen zweiten Wafer gebondet. Der Trägerwafer ist ein Wafer, der eine ausreichende Dicke aufweist, um dem zweiten Wafer mechanische Stütze bereitzustellen. Nach dem Bonding wird der zweite Wafer nachfolgend ausgedünnt, um eine Dicke des zweiten Wafers zu reduzieren.
  • Egal, ob vor oder nach dem Bonding, weist der Außenrand des ersten und/oder des zweiten Wafers typischerweise von oben betrachtet eine Kreisform und im Querschnitt betrachtet einen abgerundete Außenrand auf. Wenn der Wafer ausgedünnt wird, wird er aufgrund der abgerundeten Form entlang des Außenrandes länger als in zentralen Bereichen. Der resultierende Außenrand weist einen scharfen Rand und eine niedrige mechanische Integrität auf, was zu Absplittern oder Abblättern führen kann, falls der Wafer nachfolgend hinuntergeschliffen wird. Um solchen Schaden an dem Wafer zu vermeiden, kann eine Randtrimmung durchgeführt werden. Die Randtrimmung ist ein Prozess, durch den ein Außenrand entfernt oder getrimmt wird. Durch Trimmung eines Außenrands des Wafers wird der abgerundete Rand entfernt und Schaden während des Schleifprozesses gemindert.
  • Es wurde jedoch festgehalten, dass ein Trimmen des Randes des Wafers und/oder Bilden von Metallen, wie Bilden von Kupfer durch einen elektrochemischen Plattierungsprozess auf dem Wafer, Metallrest an dem Wafer zurücklassen kann. Dieser Metallrest kann zum Risiko von Durchschlag zum Beispiel während eines Hochleistungsprozesses (z.B. Hochleistungsätzen, Ausdünnung von Film oder chemischer Gasphasenabscheidung) führen. Falls Durchschlag auftritt, kann er einen oder mehrere Chips beschädigen, die auf dem Wafer enthalten sind, wodurch die Ausbeute reduziert wird.
  • Die vorliegende Offenbarung bezieht sich auf Techniken, die eine dielektrische Abdeckstruktur einsetzen, um Bereiche abzudecken, wo Metallrest vorhanden sein kann. Zum Beispiel sind in manchen Ausführungsformen der Metallrest und die dielektrische Abdeckstruktur nur an dem Wafer-Rand gebildet. Zum Beispiel können für einen 300 mm Wafer, der einen Radius von 150 mm aufweist, der Metallrest und die dielektrische Abdeckstruktur nur an den äußersten 4 mm gebildet sein und können den inneren Mittelabschnitt (z.B. restlichen Radius von 146 mm) des Wafers nicht bedecken. Diese dielektrische Abdeckstruktur verhindert oder begrenzt das Risiko von Durchschlag während Verarbeitung und verbessert dadurch die Gesamtausbeute verglichen zu bisherigen Herangehensweisen. In anderen Ausführungsformen können die dielektrische Abdeckstruktur und/oder der Metallrest die gesamte obere Oberfläche des Wafers bedecken.
  • 1A - 1B, die nun gleichzeitig beschrieben werden, bilden eine Draufsicht und Querschnittansicht einer Halbleiterwafer-Struktur 100 in Übereinstimmung mit manchen Ausführungsformen ab. Wie in 1B gezeigt, weist die Halbleiterwafer-Struktur 100 ein Halbleiterwafer-Substrat 101 auf, das eine obere Fläche 101U und eine untere Fläche 101L aufweist, deren äußerste Ausmaße umlaufend durch ein umlaufendes Randgebiet 112 eingegrenzt sind. Dies (z.B. 107a, 107b), die aktive und/oder passive Schaltkreise aufweisen, sind auf gitterähnliche Weise an dem Wafer angeordnet und durch Ritzlinien (z.B. 111) getrennt. Das umlaufende Randgebiet 112 weist ein oberes Fasengebiet 102, das sich zwischen der oberen Fläche 101U und einem äußersten Rand 105 des umlaufenden Randgebiets erstreckt, und ein unters Fasengebiet 106, das sich zwischen dem äußersten Rand 105 des umlaufenden Randgebiets und der unteren Fläche 101L erstreckt, auf. In manchen Fällen weisen das obere Fasengebiet 102 und untere Fasengebiet 106 denselben Krümmungsradius auf, obwohl in manchen Fällen das obere Fasengebiet 102 in seiner Höhe relativ zu dem unteren Fasengebiet 106 gekürzt ist. Der Höhenunterschied kann zum Beispiel entstehen, wenn das obere Fasengebiet 102 und untere Fasengebiet 106 mit gleichen Höhen und gleichen Krümmungsradien anfangen und ein Randtrimmbetrieb zum Beispiel an dem oberen Fasengebiet 102 (und nicht an dem unteren Fasengebiet 106) während Verarbeitung umgesetzt wird. Dies bringt eine vertiefte Seitenwand 101s hervor, die ein zentrales Gebiet 104 entsprechend einem mittleren oberen Oberflächengebiet 101UC des Substrats umgibt. In manchen Ausführungsformen kann die vertiefte Seitenwand 101s eine erste Tiefe aufweisen, die gleich einem Höhenunterschied zwischen 101UC und 101UP ist. In manchen Ausführungsformen kann die erste Tiefe größer als oder gleich ungefähr 20 Mikrometer sein.
  • Mehrere Transistorbauelementen 103 können innerhalb des mittleren oberen Oberflächengebiets 101UC des Halbleiterwafer-Substrats 101 angeordnet sein und eine Interconnect-Struktur 114 ist über dem mittleren oberen Oberflächengebiet 101UC angeordnet. In manchen Ausführungsformen kann die Interconnect-Struktur 114 eine dielektrische Struktur aufweisen, die mehrere gestapelte ILD-Schichten (Zwischenschichtdielektrikum-Schichten, interlayer dielectric layers) 106a-106e aufweist. In manchen Ausführungsformen (nicht gezeigt), können die mehreren gestapelten ILD-Schichten 106a-106e vertikal voneinander durch Ätzstoppschichten getrennt sein. In manchen Ausführungsformen können eine oder mehrere der mehreren gestapelten ILD-Schichten 106a-106e eine Low-k-DielektrikumSchicht (d.h. eine dielektrische Schicht, die eine dielektrische Konstante aufweist, die niedriger als die von Siliziumdioxid ist) aufweisen. In manchen Ausführungsformen können die mehreren gestapelten ILD-Schichten 106a - 106e eines oder mehreres aufweisen von Siliziumdioxid, dotiertem Siliziumdioxid (z.B. kohlenstoffdotiertes Siliziumdioxid), Siliziumoxynitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), fluoriertem Silikatglas (FSG) oder dergleichen.
  • Mehrere leitfähige Interconnect-Schichten 108 sind innerhalb der dielektrischen Struktur über der oberen Oberfläche des Halbleiterwafer-Substrats 101 angeordnet. Die mehreren leitfähigen Interconnect-Schichten 108 sind elektrisch mit den mehreren Transistorbauelementen 103 gekoppelt. In manchen Ausführungsformen können die mehreren leitfähigen Interconnect-Schichten 108 leitfähige Kontakte 108a, Interconnect-Drähte 108b und Interconnect-Durchkontaktierungen 108c aufweisen. In manchen Ausführungsformen können die mehreren leitfähigen Interconnect-Schichten 108 Kupfer, Wolfram, Aluminium und/oder dergleichen enthalten.
  • Eine Metallschicht 109 ist über mindestens einem Abschnitt des Umfangsrandgebiets 112 über den leitfähigen Interconnect-Schichten 108 angeordnet. In manchen Fällen kann die Metallschicht 109 nur über dem Umfangsrandgebiet 112 und nicht über dem zentralen Gebiet 104 angeordnet sein, während in anderen Ausführungsformen die Metallschicht 109 sich vollständig über das zentrale Gebiet 104, wie auch Umfangsrandgebiet 112 erstrecken kann. Weiter kann in manchen Fällen die Metallschicht 109 sich entlang einer Seitenwand der Interconnect-Struktur 114 und/oder einer Oberseitenoberfläche der Interconnect-Struktur 114 und/oder des peripheren oberen Flächengebiets 101UP des Substrats 101 erstrecken. In manchen Ausführungsformen kann ein zweiter Halbleiterwafer 116 über der Interconnect-Struktur 114 angeordnet sein. Bei fehlenden Gegenmaßnahmen stellt die Metallschicht 109 (die ein Rest sein kann, der durch Randtrimmen, einen Ätzprozess, einen elektrochemischen Plattierungsprozess und/oder einen anderen Plattierungsprozess entsteht) einen potenziellen Weg für Hochenergiedurchschlag bereit, der die Halbleiterwafer-Struktur 100 beschädigen kann. Die Metallschicht kann in manchen Ausführungsformen Kupfer enthalten.
  • Um das Risiko solchen Durchschlags zu verhindern und/oder zu begrenzen, deckt eine dielektrische Abdeckstruktur 110 eine obere Oberfläche der Metallschicht 109 über mindestens dem Abschnitt des Umfangsrandgebiets 112 ab, deckt aber nicht die untere Fläche 101L ab und deckt ein mittleres oberes Oberflächengebiet 101UC über der Interconnect-Struktur 114 nicht direkt ab. Es wird festgehalten, dass in manchen Fällen das Umfangsrandgebiet 112 eines innersten Randes der dielektrischen Abdeckstruktur 110 entsprechen kann, während in anderen Fällen das Umfangsrandgebiet 112' der vertieften Seitenwand 101s in der oberen Fläche des Wafers entsprechen kann. In manchen Ausführungsformen ist die dielektrische Abdeckstruktur 110 durch einen Niederleistungsprozess gebildet und enthält zum Beispiel Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbid, Siliziumdioxid und/oder undotiertes Silikatglas (USG). In manchen Ausführungsformen ist die dielektrische Abdeckstruktur 110 nur an dem peripheren Gebiet 112 des Wafers gebildet. Zum Beispiel kann für einen 300 mm Wafer, der einen Radius von 150 mm aufweist, die elektrische Abdeckstruktur 110 nur an den äußersten 4 mm, oder irgendwo zwischen den äußersten 3 mm und den äußersten 20 mm, gebildet sein und kann nicht über dem zentralen Gebiet 104 (z.B. restlichen Radius von 146 mm) des Wafers gebildet sein. Diese dielektrische Abdeckstruktur 110 verhindert oder begrenzt das Risiko von Durchschlag während Verarbeitung und verbessert dadurch den Gesamtertrag verglichen mit bisherigen Herangehensweisen. In anderen Ausführungsformen kann die dielektrische Abdeckstruktur 110 die gesamte obere Oberfläche des Wafers bedecken.
  • In manchen Fällen kann das zweite Substrat 116 eine obere Fläche der Interconnect-Struktur 114 von der Metallschicht 109 und/oder der dielektrischen Abdeckstruktur 110 trennen. In anderen Ausführungsformen kann der zweite Halbleiterwafer 116 ausgelassen werden, sodass die Metallschicht 109 und/oder dielektrische Abdeckstruktur 110 die obere Fläche 101U (z.B. peripheres oberes Flächengebiet 101UP) und/oder eine Seitenwand der Interconnect-Struktur 114 und/oder eine Oberseitenoberfläche der Interconnect-Struktur 114 direkt kontaktieren. Noch weiter kann, obwohl 1B ein Beispiel veranschaulicht, wo die dielektrische Abdeckstruktur 110 eine einzelne konforme Schicht ist, die dielektrische Abdeckstruktur 110 in anderen Beispielen mehrere Schichten aufweisen und diese Schichten können konform und/oder nicht konform sein.
  • 2 veranschaulicht eine andere Ausführungsform, wo die dielektrische Abdeckstruktur 110 eine laminierte Struktur aufweist, die aus mehreren Schichten hergestellt ist. Daher weist im Beispiel von 2 die dielektrische Abdeckstruktur 110 eine erste dielektrische Schicht 110a und eine zweite dielektrische Schicht 110b auf, die eine Materialzusammensetzung und/oder Struktur aufweisen kann, die sich von der der ersten dielektrischen Schicht 110a unterscheidet. In manchen Fällen können die dielektrischen Schichten der laminierten Struktur innere Seitenwände aufweisen, die miteinander ausgerichtet sind. In manchen Ausführungsformen enthält die erste dielektrische Schicht 110a zum Beispiel Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbid, Siliziumdioxid und/oder undotiertes Silikatglas (USG). Weiter kann die zweite dielektrische Schicht 110b zum Beispiel Siliziumnitrid (SixNy) oder Siliziumoxynitrid (SixOyNz) enthalten. Es wird begrüßt, dass 2 bloß ein nichtbegrenzendes Beispiel ist und in anderen Ausführungsformen die laminierte Struktur zusätzliche Schichten aufweisen kann.
  • 3 veranschaulicht eine andere Ausführungsform, wobei die Metallschicht 109 sich vollständig über die obere Oberfläche des Wafers und entlang Seitenwänden der Interconnect-Struktur 114 erstreckt. Die dielektrische Abdeckstruktur 110 erstreckt sich vollständig über die obere Oberfläche der Metallschicht 109 und entlang Seitenwänden der Metallschicht 109, um Durchschlag während Verarbeitung zu begrenzen und/oder zu verhindern.
  • 4 veranschaulicht eine andere Ausführungsform, wobei die Metallschicht 109 nur die peripheren oberen Oberflächengebiete der Interconnect-Struktur 114, Seitenwände der Interconnect-Struktur 114 und das periphere obere Oberflächengebiet 112 des Substrats bedeckt. Daher deckt in 4 die Metallschicht 109 ein mittleres oberes Oberflächengebiet 104 über der Interconnect-Struktur nicht ab. Die dielektrische Abdeckstruktur 110 erstreckt sich vollständig über die Metallrestschicht 109 und kann einen Außenrand aufweisen, die das obere Fasengebiet des Substrats berührt, um den Metallrest 109 einzukapseln, wodurch Durchschlag während Verarbeitung weiter begrenzt wird.
  • Im Gegensatz zu 1-4, die jeweils ein Substrat 101 und eine Interconnect-Struktur 114 abbilden, die vor der Bildung der dielektrischen Abdeckstruktur einem Randtrimmbetrieb unterzogen wurden, bildet 5 eine Ausführungsform ab, wobei eine Interconnect-Struktur 114 über dem Wafer ohne Verwendung eines Randtrimmbetriebs gebildet wurde. Daher weist in 5 das Substrat 101 ein unteres Fasengebiet 106, wie auch ein oberes Fasengebiet 102 auf, die vollständig intakt sind. Die Interconnect-Struktur 114 ist über dem oberen Fasengebiet 102 des Substrats angeordnet und der Metallrest 109 ist über dem dielektrischen Material der Interconnect-Struktur angeordnet. Die dielektrische Abdeckstruktur 110 umgibt dann den Metallrest 109, sodass der Metallrest 109 und die dielektrische Abdeckstruktur 110 Querschnitte aufweisen, die jeweils die Form einer Schräge mit abgerundeten Rändern annehmen.
  • 6 veranschaulicht eine Querschnittansicht mancher Ausführungsformen einer mehrdimensionalen integrierten Chipstruktur, die eine oder mehrere dielektrische Abdeckstrukturen aufweist. Die mehrdimensionale integrierte Chipstruktur weist eine erste Ebene 202a und eine zweite Ebene 202b auf. Die erste Ebene 202a weist ein erstes Halbleitersubstrat 101a auf, das ein zentrales Gebiet 104 aufweist, das von einem peripheren Gebiet 112 umgeben ist. Das zentrale Gebiet 104 ist durch eine obere Oberfläche 101u des ersten Halbleitersubstrats 101a definiert. Das periphere Gebiet 112 ist durch eine Stelle definiert, wo eine Außenseitenwand 101s des ersten Halbleitersubstrats 101a eine vertiefte Oberfläche des ersten Halbleitersubstrats 101a trifft. Die erste Ebene 202a weist weiter eine erste Interconnect-Struktur 114 auf. Eine Metallrestschicht 109 und dielektrische Abdeckstruktur 110 liegen entlang Seitenwänden der ersten Interconnect-Struktur 114 vor. Die zweite Ebene 202b weist eine zweite Interconnect-Struktur 214 an einer Frontseite eines zweiten Halbleitersubstrats 101b auf. Die erste Interconnect-Struktur 114 ist an die zweite Interconnect-Struktur 214 gebondet.
  • Eine zweite dielektrische Abdeckstruktur 160 ist an einer vertieften Oberfläche des zweiten Halbleitersubstrats 101b und entlang der äußeren Seitenwand 102s des vertieften Abschnitts des zweiten Halbleitersubstrats 101b, entlang einer äußeren Seitenwand der zweiten Interconnect-Struktur 214, entlang einer äußeren Seitenwand der ersten dielektrischen Abdeckstruktur 110 und entlang einer äußeren Seitenwand und über einer oberen Oberfläche (Rückseite) des ersten Halbleitersubstrats 101a angeordnet. In manchen Ausführungsformen enthält die erste dielektrische Abdeckstruktur 110 zum Beispiel Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbid, Siliziumdioxid und/oder undotiertes Silikatglas (USG); und die zweite dielektrische Abdeckstruktur 160 enthält zum Beispiel Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbid, Siliziumdioxid und/oder undotiertes Silikatglas (USG). Die erste dielektrische Abdeckstruktur 110 kann dieselbe Materialzusammensetzung wie die zweite dielektrische Abdeckstruktur 160 aufweisen, oder kann eine Materialzusammensetzung aufweisen, die sich von der der zweiten dielektrischen Abdeckstruktur 160 unterscheidet, abhängig von der Implementierung.
  • 7 veranschaulicht eine Querschnittansicht mancher Ausführungsformen einer mehrdimensionalen integrierten Chipstruktur, die eine oder mehrere dielektrische Abdeckstrukturen aufweist, aufweisend eine zweite dielektrische Abdeckstruktur 170. Im Gegensatz zu 6 ist die zweite dielektrische Abdeckstruktur 170 in 1 gänzlich zwischen äußersten Rändern des ersten Halbleitersubstrats 101a und des zweiten Halbleitersubstrats 101b enthalten und erstreckt sich nicht über eine obere oder untere Oberfläche des ersten Halbleitersubstrats 101a oder zweiten Halbleitersubstrats 101b hinaus. Wie bei 6 kann die erste dielektrische Abdeckstruktur 110 dieselbe Materialzusammensetzung wie die zweite dielektrische Abdeckstruktur 170 aufweisen, oder kann eine Materialzusammensetzung aufweisen, die sich von der der zweiten dielektrischen Abdeckstruktur 170 unterscheidet, abhängig von der Implementierung. In manchen Ausführungsformen enthält die erste dielektrische Abdeckstruktur 110 zum Beispiel Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbid, Siliziumdioxid und/oder undotiertes Silikatglas (USG); und die zweite dielektrische Abdeckstruktur 170 enthält zum Beispiel Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbid, Siliziumdioxid und/oder undotiertes Silikatglas (USG).
  • 8 - 15 veranschaulichen Querschnittansichten 800 - 1500 mancher Ausführungsformen unterschiedlicher Verfahren zur Bildung einer integrierten Chipstruktur, die eine oder mehrere dielektrische Abdeckstruktur(en) aufweist. Obwohl 8 - 15 in Bezug auf unterschiedliche Verfahren beschrieben sind, wird begrüßt werden, dass die in 8 - 15 offenbarten Strukturen nicht auf solche Verfahren begrenzt sind, sondern stattdessen als Strukturen für sich alleine stehen können, unabhängig von den Verfahren.
  • Wie in Querschnittansicht 800 von 8 gezeigt, sind eine oder mehrere Transistorbauelemente 103 innerhalb eines ersten Halbleitersubstrats 101a gebildet. In unterschiedlichen Ausführungsformen kann das erste Halbleitersubstrat 101a ein beliebiger Typ von Halbleiterkörper (z.B. Silizium, SiGe, SOI usw.) sein, wie ein Halbleiterwafer und/oder ein oder mehrere Dies auf einem Wafer, wie auch ein beliebiger anderer Typ von Halbleiter und/oder epitaktischen Schichten, die damit verknüpft sind. In manchen Ausführungsformen können die Transistorbauelemente 103 einen Transistor aufweisen, der gebildet ist, indem ein Gate-Dielektrikum-Film und ein Gate-Elektrodenfilm über dem ersten Halbleitersubstrat 101a abgeschieden werden. Der Gate-Dielektrikum-Film und der Gate-Elektrodenfilm werden nachfolgend strukturiert, um ein Gate-Dielektrikum und eine Gate-Elektrode zu bilden. Das erste Halbleitersubstrat 101a kann nachfolgend implantiert werden, um ein Source-Gebiet und ein Drain-Gebiet innerhalb des ersten Halbleitersubstrats 101a an gegenüberliegenden Seiten der Gate-Elektrode zu bilden.
  • Nach Bildung der Transistorbauelemente 103 wird eine erste Interconnect-Struktur 114 über einer oberen Oberfläche 101u des ersten Halbleitersubstrats 101a gebildet. Die erste Interconnect-Struktur 114 weist eine dielektrische Struktur auf, die eine oder mehrere gestapelte ILD-Schichten 106a - 106d aufweist, die eine beziehungsweise mehrere leitfähige Interconnect-Schichten 108 umgeben. In manchen Ausführungsformen kann die erste Interconnect-Struktur 114 durch Bildung einer ILD-Schicht über dem ersten Halbleitersubstrat 101, selektives Ätzen der ILD-Schicht (z.B. ein Oxid, ein Low-k-Dielektrikum oder ein Ultra-low-k-Dielektrikum), um ein Durchkontaktierungsloch und/oder einen Graben innerhalb der ILD-Schicht zu bilden, Bildung eines leitfähigen Materials (z.B. Kupfer, Aluminium usw.) innerhalb des Durchkontaktierungslochs und/oder eines Grabens, um die Öffnung zu füllen, und Durchführen eines Planarisierungsprozesses (z.B. ein chemisch-mechanischer Planarisierungsprozess) gebildet werden. In manchen Ausführungsformen kann die ILD-Schicht eines oder mehreres von Siliziumdioxid, dotiertem Siliziumdioxid (z.B. kohlenstoffdotiertes Siliziumdioxid), Siliziumoxynitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), fluoriertem Silikatglas (FSG) oder dergleichen enthalten. Nachfolgende ILD-Schichten werden dann wiederum gebildet und Durchkontaktierungsöffnungen und Metallleitungs-/Verdrahtungsöffnungen werden innerhalb jeder ILD-Schicht gebildet. Ein Metall (z.B. 108) wird dann über der gesamten Oberfläche einer gegebenen ILD-Schicht abgeschieden, um die Durchkontaktierungsöffnungen und Metallleitungs-/Verdrahtungsöffnungen zu füllen.
  • Wie in Querschnittansicht 900 von 9 gezeigt, wird dann ein Randtrimmprozess durchgeführt. Der Randtrimmprozess entfernt Teile des ersten Halbleitersubstrats 101a und der ersten Interconnect-Struktur 114 entlang eines Umfangsgebiets des ersten Halbleitersubstrats 101a. Indem Teile des ersten Halbleitersubstrats 101 entfernt werden, definiert der Randtrimmprozess ein zentrales Gebiet 104 und ein vertieftes peripheres Gebiet 112 des ersten Halbleitersubstrats 101a. In manchen Ausführungsformen ist das periphere vertiefte Gebiet 112 durch eine vertiefte Oberfläche definiert, die mit der oberen Oberfläche 101u durch eine äußere Seitenwand 101s des ersten Halbleitersubstrats 101a gekoppelt ist.
  • In manchen Ausführungsformen kann der Randtrimmprozess durchgeführt werden, indem eine Klinge 902 mit dem ersten Halbleitersubstrat 101a und der ersten Interconnect-Struktur 114 entlang eines geschlossenen Kreislaufs, der sich entlang eines Umfangsgebiets des ersten Halbleitersubstrats 101a erstreckt, in Kontakt gebracht wird. Die Klinge 902 weist Schleifelemente 904 (z.B. Diamantpartikel) auf, die an einen Kern 906 gebondet sind, der einen kreisförmigen Querschnitt aufweist. Der Kern 906 ist konfiguriert, sich um eine Achse 908 zu drehen, wenn die Schleifelemente 904 mit dem ersten Halbleitersubstrat 101a und der ersten Interconnect-Struktur 114 in Kontakt gebracht werden.
  • Wie in Querschnittansicht 1000a von 10A gezeigt, kann nachfolgende Verarbeitung, wie chemisch-mechanischer Planarisierungsbetrieb (CMP-Betrieb) eine Metallrestschicht 109 über der Struktur bilden. In manchen Ausführungsformen kann die Metallrestschicht 109 eine Schicht sein, die die ILD-Struktur des Interconnects 114 komplett bedeckt, aber in andern Ausführungsformen ist die Metallrestschicht 109 „fleckig“ oder „patchy“, was bedeutet, dass die Metallrestschicht eine Reihe von Patches oder Flecken aufweist, die mindestens Teil der oberen Oberfläche und Seitenwände bedecken, aber nicht die gesamte obere Oberfläche und Seitenwände bedecken. Zum Beispiel kann der Metallrest Patches verschiedener Formen und Größe (z.B. zufällige Formen und Größen) aufweisen, die in manchen Ausführungsformen zwischen 10 % und 90 % der Oberfläche der oberen Oberfläche und Seitenwände der Interconnect-Struktur 114 bedecken. In anderen Ausführungsformen, wie in den veranschaulichten Ausführungsformen, kann der Metallrest 100 % der Oberfläche der oberen Oberfläche und Seitenwände bedecken; und in anderen ausführungsformen kann der Metallrest nicht vorhanden sein.
  • Um diese Metallrestschicht 109 daran zu hindern, Durchschlag während nachfolgender Hochenergieverarbeitung zu fördern, wird eine dielektrische Abdeckstruktur 110 entlang einer äußersten Seitenwand der ersten Interconnect-Struktur 114 gebildet, die durch den Randtrimmprozess definiert ist, und kann eine obere Oberfläche der Metallrestschicht 109 bedecken. In manchen Ausführungsformen kann die dielektrische Abdeckstruktur 110 auch auf einer Seitenwand des ersten Halbleitersubstrats 101a gebildet werden. In manchen Ausführungsformen enthält die dielektrische Abdeckstruktur 110 zum Beispiel Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbid, Siliziumdioxid und/oder undotiertes Silikatglas (USG). In manchen Ausführungsformen kann die dielektrische Abdeckstruktur 110 mittels eines Niederleistungsprozesses abgeschieden werden, wie einer Niederleistungsabscheidung, die eine Leistung verwendet, die von 100 Watt (W) bis 300 W reicht. Zum Beispiel kann die dielektrische Abdeckstruktur undotiertes Silikatglas (USG), Siliziumnitrid (SixNy) oder Siliziumoxynitrid (SixOyNz) enthalten, das durch so einen Niederleistungsprozess gebildet ist. In manchen Ausführungsformen können die Metallrestschicht 109 und/oder dielektrische Abdeckschicht 110 in einer Fasenabscheidungseinrichtung, wie in 17A - 17B gezeigt, gebildet sein, die weiter hierin beschrieben wird.
  • In manchen Ausführungsformen kann, nachdem die dielektrische Abdeckstruktur 110 gebildet wurde, die dielektrische Abdeckstruktur 110 einem Hochleistungsprozess ausgesetzt werden, der anfällig für Durchschlag ist. Daher weist die dielektrische Abdeckstruktur 110 eine Dicke und/oder Dichte auf, die einen ausreichenden Widerstand für Durchschlag bietet, um den Wafer vor Durchschlagsschaden zu schützen. In manchen Ausführungsformen ist die erste Dicke t1 der dielektrischen Abdeckstruktur 110 größer als oder gleich ungefähr 200 Ängström. Eine erste Dicke t1, die größer als oder gleich ungefähr 200 Ängström ist, ist im Stande, die Interconnect-Struktur 114 von Durchschlag während nachfolgender Verarbeitung zu isolieren. In manchen solchen Ausführungsformen ist die erste Dicke t1 in einer Spanne zwischen ungefähr 200 Ängström und ungefähr 2000 Ängström. In anderen Ausführungsformen kann die erste Dicke t1 der dielektrischen Abdeckstruktur 110 größer als oder gleich ungefähr 500 Ängström, größer als oder gleich ungefähr 750 Ängström oder größer als oder gleich ungefähr 1000 Ängström sein. In manchen solchen Ausführungsformen kann die dielektrische Abdeckstruktur 110 das erste Halbleitersubstrat 101a und die erste Interconnect-Struktur 114 komplett bedecken oder nur teilweise bedecken.
  • Wie in Querschnittansicht 1000b von 10B gezeigt, kann in anderen Ausführungsformen (in Querschnittansicht von 10B gezeigt, die eine alternative Ausführungsform ist, die von 8 fortfährt), der Randtrimmbetrieb von 9 übersprungen werden und die Metallrestschicht 109 und/oder dielektrische Abdeckstruktur 110 kann mittels eines Fasenabscheidungsprozesses gebildet werden. In solchen Ausführungsformen ist die dielektrische Abdeckstruktur 110 über einem äußeren Gebiet des ersten Halbleitersubstrats 101a und über und entlang Seitenwänden der Interconnect-Struktur 114, nicht aber über einer Mitte des ersten Halbleitersubstrats 101a gebildet. Die resultierende dielektrische Abdeckstruktur 110 weist eine oder mehrere innere Seitenwände auf, die eine Öffnung 1020 über der ersten Interconnect-Struktur 114 definieren. Der Metallrest kann auch während eines Schrägungsabscheidungsbetriebs gebildet werden, sodass der Metallrest auch über dem äußeren Gebiet des ersten Halbleitersubstrats, nicht aber über der Mitte des ersten Halbleitersubstrats 101a gebildet ist.
  • Wie in Querschnittansicht 1000c von 10C gezeigt, wird in noch anderen Ausführungsformen (in Querschnittansicht von 10C gezeigt, die eine alternative Ausführungsform ist, die von 9 fortfährt) ein Randtrimmbetrieb an der Interconnect-Struktur verwendet und der Metallrest kann wieder während eines Schrägungsabscheidungsbetriebs gebildet werden, sodass der Metallrest über dem äußeren Gebiet des ersten Halbleitersubstrats, nicht aber über der Mitte des ersten Halbleitersubstrats 101a gebildet ist. Die dielektrische Abdeckstruktur 110 kann gebildet werden, um eine gesamte Oberseitenoberfläche der Struktur abzudecken. In solchen Ausführungsformen ist die dielektrische Abdeckstruktur 110 über einem äußeren Gebiet des ersten Halbleitersubstrats 101a und über einer Mitte des ersten Halbleitersubstrats 101a gebildet.
  • Wie in Querschnittansicht 1000d von 10D gezeigt, kann in noch anderen Ausführungsformen (in Querschnittansicht von 10D gezeigt, die eine alternative Ausführungsform ist, die von 9 fortfährt) der Metallrest, der die dielektrische Abdeckstruktur 110 bedeckt, gebildet sein, um eine gesamte Oberseitenoberfläche der Struktur abzudecken. In solchen Ausführungsformen ist die dielektrische Abdeckstruktur 110 über einem äußeren Gebiet des ersten Halbleitersubstrats 101a und über einer Mitte des ersten Halbleitersubstrats 101a gebildet.
  • Wie in Querschnittansicht 1100 von 11 gezeigt, wird ein chemisch-mechanischer Planarisierungsbetrieb (CMP-Betrieb) umgesetzt, um die dielektrische Abdeckstruktur 110 und Metallrestschicht 109 zu planarisieren. Daher kann der CMP-Betrieb von 10A - 10D folgen und die veranschaulichte Struktur von 11 ist mit manchen Ausführungsformen konsistent, die von 10A, 10C und/oder 10D folgen.
  • Wie in Querschnittansicht 1200 von 12 gezeigt, ist das erste Halbleitersubstrat 101a an ein zweites Halbleitersubstrat 101b gebondet, um eine Mehrebenen-Halbleiterstruktur zu bilden, die eine erste Ebene 202a und eine zweite Ebene 202b aufweist. In manchen Ausführungsformen ist das erste Halbleitersubstrat 101a mittels der ersten Interconnect-Struktur 114 und zweiten Interconnect-Struktur 214 an das zweite Halbleitersubstrat 101b gebondet. Die Metallrestschicht 109 und/oder dielektrische Abdeckschicht 110 können auch eine planarisierte obere Oberfläche aufweisen, die die obere Oberfläche der zweiten Interconnect-Struktur 214 kontaktiert.
  • Wie in Querschnittansichten 1200 - 1300 von 12 - 13 gezeigt, wird das erste Halbleitersubstrat 101a dann ausgedünnt (siehe Linien 1302 in 12 - 13). In unterschiedlichen Ausführungsformen kann das erste Halbleitersubstrat 101a durch Ätzen und/oder mechanisches Schleifen einer Rückseite des ersten Halbleitersubstrats 101a entlang Linie 1302 ausgedünnt werden. In manchen Ausführungsformen kann das erste Halbleitersubstrat 101a durch einen ersten Schleifprozess, einen nachfolgenden zweiten Schleifprozess und einen chemisch-mechanischen Polierprozess (CMP-Prozess) ausgedünnt werden. In manchen Ausführungsformen kann der erste Schleifprozess eine erste Oberflächenrauheit erzielen, der zweite Schleifprozess kann eine zweite Oberflächenrauheit erzielen, die niedriger als die erste Oberflächenrauheit ist, und der CMP-Prozess kann eine dritte Oberflächenrauheit erzielen, die niedriger als die zweite Oberflächenrauheit ist.
  • Wie in Querschnittansicht 1400 von 14 gezeigt, wird ein zweiter Randtrimmprozess durchgeführt, um obere Teile des zweiten Halbleitersubstrats 101b und der zweiten Interconnect-Struktur 214 entlang eines Umfangsgebiets der Struktur zu entfernen. In manchen Ausführungsformen kann der Randtrimmprozess durchgeführt werden, indem eine Klinge 1402 mit diesen Merkmalen in Kontakt gebracht wird. Wie durch Linien 1404 angegeben, kann in manchen Fällen dieser zweite Randtrimmprozess sich auch nach oben erstrecken, um Umfangsabschnitte des ersten Halbleitersubstrats 101a zu entfernen, was darin resultiert, dass äußerste Seitenwände des ersten Halbleitersubstrats mit äußersten Seitenwänden der zweiten Interconnect-Struktur 214 und dielektrischen Abdeckschicht 110 bündig sind.
  • Wie in Querschnittansicht 1500a von 15A gezeigt, kann in manchen Ausführungsformen der Randtrimmprozess der Außenrand des ersten Halbleitersubstrats 101a getrimmt werden, um mit Seitenwänden der ersten dielektrischen Abdeckstruktur 110 bündig zu sein. Dann wird eine zweite dielektrische Abdeckstruktur 160 entlang Seitenwänden der zweiten Interconnect-Struktur 214 gebildet. In manchen Ausführungsformen kann die zweite dielektrische Abdeckstruktur 160 auch an Seitenwänden des ersten Halbleitersubstrats 101a und/oder entlang einer vertieften Oberfläche des zweiten Halbleitersubstrats 101b, die durch den Randtrimmprozess definiert ist, gebildet sein.
  • Wie in Querschnittansicht 1500b von 15B gezeigt, die eine alternative Ausführungsform zeigt, die von 14 fortfährt, kann der zweite Randtrimmprozess auch ein Außenrand des ersten Halbleitersubstrats 101a überlassen, um über die äußere Seitenwand der ersten dielektrischen Abdeckstruktur 110 überzuhängen. Daher kann eine zweite dielektrische Abdeckstruktur 170 entlang Seitenwänden der ersten Interconnect-Struktur 114 und entlang Seitenwänden der zweiten Interconnect-Struktur 214 zwischen Fasengebieten des ersten Substrats 101a und zweiten Substrats 101b gebildet werden.
  • Wie in Querschnittansicht 1500c von 15C gezeigt, wurden in manchen Fällen das zweite Substrat 101b, wie auch die zweite Interconnect-Struktur 214 und optional die erste Interconnect-Struktur 114 randgetrimmt. Diese Randtrimmung kann in manchen Fällen einen Versatz 1502 bereitstellen, sodass äußere Seitenwände des ersten Substrats 101a um einen Abstand, der zum Beispiel von etwa 1 mm bis etwa 2 mm reicht (und in manchen Beispielen etwa 1,5 mm ist), von den äußeren Seitenwänden des zweiten Substrats 101b vertieft werden, um dabei zu helfen, ein Brechen zu begrenzen, das ansonsten aus Wafer-Schwingung entstehen könnte.
  • Wie in Querschnittansicht 1500d von 15D gezeigt, können in manchen Fällen ein oder mehrere zusätzliche Substrate, wie ein drittes Substrat 101C und dritte Interconnect-Struktur 314 über das erste Substrat 1011 gestapelt werden. Ränder des dritten Substrats 101C und der dritten Interconnect-Struktur 314 können mit dem zweiten Substrat 101a und optional der zweiten Interconnect-Struktur 214 (und/oder Abschnitt vom zweiten Substrat 101b) getrimmt werden, sodass es einen Versatz 1504 zwischen äußeren Seitenwänden des ersten Substrats 101a gibt, die um einen Abstand, der zum Beispiel von etwa 1 mm bis etwa 3 mm reicht (und in manchen Beispielen etwa 2,0 mm ist), von den äußeren Seitenwänden des dritten Substrats 101c vertieft sind, um dabei zu helfen, ein Brechen zu begrenzen, das ansonsten aus Wafer-Schwingung entstehen könnte.
  • 16 veranschaulicht ein Ablaufdiagramm mancher Ausführungsformen eines Verfahrens 1600 zur Bildung einer integrierten Chip-Struktur, die eine dielektrische Abdeckstruktur aufweist. Während die hierin offenbarten Verfahren hierin als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben sind, ist klar, dass die veranschaulichte Reihung solcher Handlungen oder Ereignisse nicht in einem begrenzenden Sinne auszulegen sind. Zum Beispiel können manche Handlungen in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen nebst den hierin veranschaulichten und/oder beschriebenen stattfinden. Zusätzlich können nicht alle veranschaulichten Handlungen benötigt werden, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung hierin zu implementieren. Weiter kann/können eine oder mehrere der hierin abgebildeten Handlungen in einer oder mehreren getrennten Handlungen und/oder Phasen umgesetzt werden.
  • Bei 1602 werden Transistoren innerhalb eines ersten Halbleitersubstrats gebildet. Bei 1604 wird eine erste Interconnect-Struktur über dem ersten Halbleitersubstrat gebildet. 8 veranschaulicht eine Querschnittansicht 800 mancher Ausführungsformen, entsprechend Handlung 1602 und 1604.
  • Bei 1606 wird ein Randtrimmprozess durchgeführt, um Teile des ersten Halbleitersubstrats und der ersten Interconnect-Struktur entlang eines Umfangsgebiets des ersten Halbleitersubstrats zu entfernen. 9 veranschaulicht eine Querschnittansicht 900 mancher Ausführungsformen, entsprechend Handlung 1606.
  • Bei 1608 wird eine Metallschicht aus Metallrest entlang Seitenwänden und über einer Oberseitenoberfläche der ersten Interconnect-Struktur gebildet. Bei 1610 wird eine dielektrische Abdeckschicht entlang Seitenwänden und über einer Oberseitenoberfläche der Metallschicht von Metallrest gebildet. 10A - 10D veranschaulichen unterschiedliche Querschnittansichten mancher Ausführungsformen, entsprechend Handlung 1608 und Handlung 1610.
  • Bei 1612 wird eine chemisch-mechanische Planarisierung (CMP) durchgeführt, um einen oberen Abschnitt der Metallschicht von Metallrest und einen oberen Abschnitt der dielektrischen Abdeckschicht zu entfernen, wodurch eine obere Oberfläche der ersten Interconnect-Struktur freigelegt wird. 11 veranschaulicht eine Querschnittansicht 1100 mancher Ausführungsformen, entsprechend Handlung 1612.
  • Bei 1614 wird das erste Hableitersubstrat an ein zweites Halbleitersubstrat gebondet, um eine Mehrebenen-Halbleiterstruktur zu bilden. 12 veranschaulicht eine Querschnittansicht 1200 mancher Ausführungsformen, entsprechend Handlung 1614.
  • Bei 1616 wird das erste Halbleitersubstrat zum Beispiel unter Verwendung eines Schleifbetriebs ausgedünnt. Dieser Schleifbetrieb, dem auch ein CMP folgen kann, kann Oberflächen von Durch-Substrat-Durchkontaktierungen (TSVs) durch die Rückseite des ersten Halbleitersubstrats freilegen, um elektrische Verbindung zusätzlicher Substrate zu der Rückseite des Halbleitersubstrats zu ermöglichen. 13 veranschaulicht eine Querschnittansicht 1300 mancher Ausführungsformen, entsprechend Handlung 1616.
  • Bei 1618 wird ein Randtrimmprozess durchgeführt, um Teile des ersten Halbleitersubstrats und der ersten Interconnect-Struktur und/oder Teile des zweiten Halbleitersubstrats und der zweiten Interconnect-Struktur entlang eines Umfangsgebiets davon zu entfernen. 14 veranschaulicht eine Querschnittansicht 1400 mancher Ausführungsformen, entsprechend Handlung 1618.
  • Bei 1620 wird eine zweite dielektrische Abdeckschicht entlang Seitenwänden der Mehrebenen-Halbleiterstruktur gebildet. Diese zweite dielektrische Abdeckschicht kann auch Durchschlag begrenzen, wenn die Mehrebenen-Halbleiterstruktur einem nachfolgenden Hochleistungsprozess unterzogen wird. 15A - 15B veranschaulichen Querschnittansichten mancher Ausführungsformen, entsprechend Handlung 1620.
  • Bei 1622 wird die Mehrebenen-Halbleiterstruktur in mehrere Dies getrennt.
  • 17A veranschaulicht eine perspektivische Ansicht mancher Ausführungsformen einer Fasenabscheidungseinrichtung 1700. Die Fasenabscheidungseinrichtung weist in diesem Beispiel ein Muschelschalen-Design auf, das eine obere Kammer 1702 und eine unter Kammer 1704 aufweist. Die obere Kammer 1702 weist eine obere erweiterte Elektrode 1706 auf, die eine obere Isolierung 1708 umgibt. Ein oberer Plasmaausschlusszonenring (PEZ-Ring) 1710 umgibt die obere Isolierung 1708 und trennt die obere Isolierung 1708 von der oberen erweiterten Elektrode 1706. Der untere Wafer weist eine Eingriffsoberfläche, um einen Halbleiterwafer 101 aufzunehmen, und einen unteren PEZ-Ring 1712, der die Eingriffsoberfläche umgibt, auf. Während des Betriebs wird ein Halbleiterwafer 101 auf einer Eingriffsoberfläche 1714 der unteren Kammer 1704 platziert und die obere Kammer 1602 wird geschlossen, wodurch eine Vakuumkammer um den Wafer 101 eingerichtet wird. Daher wird der Halbleiterwafer 101 vertikal zwischen einem oberen Plasmaausschlusszonenring (PEZ-Ring) 1710 und einem unteren PEZ-Ring 1712 angeordnet.
  • 17B veranschaulicht eine Querschnittansicht mancher Ausführungsformen der Fasenabscheidungseinrichtung entlang der Linie B-B' von 17A, die den oberen PEZ-Ring 1710, Wafer 101 und unteren PEZ-Ring 1712 veranschaulicht.
  • Während des Betriebs wird in manchen Ausführungsformen ein Abscheidungsprozess (z.B. ein chemischer Gasphasenabscheidungsprozess (CVD-Prozess), plasmaverstärkte CVD usw.) genutzt, um die dielektrische Abdeckstruktur 110 zu bilden, indem der Halbleiterwafer 101 in die Vakuumkammer geladen wird. Nachfolgend wird/werden ein oder mehrere Prozessgas(e) 1720 in die Vakuumkammer geströmt, mit dem oberen und unteren PEZ-Ring 1710, 1712 an Stelle, sodass die dielektrische Abdeckstruktur 110 selektiv über dem peripheren Gebiet 112 des Halbleiterwafers 101 abgeschieden wird. Durch eine Form und/oder Position des oberen PEZ-Rings 1710, ist der obere PEZ-Ring 1710 konfiguriert, den Abscheidungsprozess daran zu hindern, die dielektrische Abdeckstruktur 110 über dem zentralen Gebiet 104 des Halbleiterwafers 101 abzuscheiden. Weiter wird während des Abscheidungsprozesses der untere PEZ-Ring 1712 unterhalb der Rückseitenoberfläche des Halbleiterwafers 101 abgeschieden, und ist konfiguriert, den Abscheidungsprozess daran zu hindern, die dielektrische Abdeckstruktur 110 an der Rückseitenoberfläche abzuscheiden. In manchen Ausführungsformen enthalten der obere PEZ-Ring 1710 und der untere PEZ-Ring 1712 ein selbes Material, wie zum Beispiel Yttriumoxid (z.B. Y2O3) oder ein anderes geeignetes Material.
  • Dementsprechend bezieht sich in manchen Ausführungsformen die vorliegende Offenbarung auf ein Verfahren zur Bildung einer integrierten Chipstruktur. In dem Verfahren werden mehrere Interconnect-Schichten innerhalb einer ersten Interconnect-Struktur gebildet, die über einer oberen Oberfläche eines ersten Halbleitersubstrats angeordnet ist. Ein Randtrimmprozess wird durchgeführt, um Teile der ersten Interconnect-Struktur und des ersten Halbleitersubstrats entlang eines Umfangsgebiets des ersten Halbleitersubstrats zu entfernen. Der Randtrimmprozess resultiert darin, dass das erste Halbleitersubstrat eine vertiefte Oberfläche mittels einer äußeren Seitenwand, die direkt über dem ersten Halbleitersubstrat angeordnet ist, an die obere Oberfläche gekoppelt aufweist. Eine dielektrische Abdeckstruktur wird entlang einer Seitenwand der ersten Interconnect-Struktur gebildet, nachdem der Randtrimmprozess durchgeführt worden ist.
  • In manchen Ausführungsformen bezieht sich die vorliegende Offenbarung auf ein Verfahren zur Bildung eines mehrdimensionalen integrierten Chips. In diesem Verfahren werden mehrere Interconnect-Schichten innerhalb einer dielektrischen Struktur über einer oberen Oberfläche eines ersten Substrats gebildet. Ein erster Randtrimmprozess wird durchgeführt, der Teile der dielektrischen Struktur und des ersten Substrats entlang eines Umfangsgebiets des ersten Substrats entfernt. Eine Metallrestschicht wird nach dem ersten Randtrimmprozess gebildet. Die Metallrestschicht erstreckt sich über den mehreren Interconnect-Schichten. Eine erste dielektrische Abdeckschicht ist entlang Seitenwänden der Metallrestschicht und über einer oberen Oberfläche der Metallrestschicht gebildet.
  • In anderen Ausführungsformen bezieht sich die vorliegende Offenbarung auf eine integrierte Chipstruktur. Die integrierte Chipstruktur weist ein erstes Substrat auf, das eine obere Oberfläche innerhalb eines zentralen Gebiets und eine vertiefte Oberfläche innerhalb eines peripheren Gebiets, das das zentrale Gebiet umgibt, aufweist. Die vertiefte Oberfläche erstreckt sich seitlich von dem zentralen Gebiet zu einem äußersten Rand des ersten Substrats und liegt vertikal zwischen der oberen Oberfläche und einer unteren Oberfläche des ersten Substrats gegenüber der oberen Oberfläche. Mehrere erste Interconnect-Schichten sind innerhalb einer ersten dielektrischen Struktur an der oberen Oberfläche angeordnet. Eine Metallrestschicht ist entlang einer Seitenwand der ersten dielektrischen Struktur angeordnet. Eine erste dielektrische Abdeckstruktur ist über der vertieften Oberfläche und entlang einer äußeren Seitenwand der Metallrestschicht angeordnet.
  • Vorstehend sind Merkmale einiger Ausführungsformen umrissen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Der Fachmann sollte ferner erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Abänderungen hierin vorgenommen werden können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62928482 [0001]

Claims (20)

  1. Verfahren zur Bildung einer integrierten Chipstruktur, umfassend: Bilden von mehreren Interconnect-Schichten innerhalb einer ersten Interconnect-Struktur, die über einer oberen Oberfläche eines ersten Halbleitersubstrats angeordnet ist; Durchführen eines Randtrimmprozesses, um Teile der ersten Interconnect-Struktur und des ersten Halbleitersubstrats entlang eines Umfangsgebiets des ersten Halbleitersubstrats zu entfernen, wobei der Randtrimmprozess ergibt, dass das erste Halbleitersubstrat eine vertiefte Oberfläche aufweist, die über eine äußere Seitenwand, welche direkt über dem ersten Halbleitersubstrat angeordnet ist, mit der oberen Oberfläche gekoppelt wird; und Bilden einer dielektrischen Abdeckstruktur entlang einer Seitenwand der ersten Interconnect-Struktur nach dem Durchführen des Randtrimmprozesses.
  2. Verfahren nach Anspruch 1, ferner umfassend: Bonden des ersten Halbleitersubstrats an ein zweites Halbleitersubstrat; und Reduzieren einer Dicke des ersten Halbleitersubstrats nach dem Bonden des ersten Halbleitersubstrats an das zweite Halbleitersubstrat.
  3. Verfahren nach Anspruch 2, wobei die dielektrische Abdeckstruktur vor dem Reduzieren der Dicke des ersten Halbleitersubstrats entlang der Seitenwand der ersten Interconnect-Struktur gebildet wird.
  4. Verfahren nach Anspruch 2, wobei die dielektrische Abdeckstruktur nach dem Reduzieren der Dicke des ersten Halbleitersubstrats entlang Seitenwänden der ersten Interconnect-Struktur gebildet wird.
  5. Verfahren nach einem der Ansprüche 2 bis 4, ferner umfassend: Durchführen eines zweiten Randtrimmprozesses an dem zweiten Halbleitersubstrat, vor dem Bonden des ersten Halbleitersubstrats an das zweite Halbleitersubstrat.
  6. Verfahren nach Anspruch 5, ferner umfassend: Bilden einer zweiten dielektrischen Abdeckstruktur entlang Seitenwänden der dielektrischen Abdeckstruktur und auf Seitenwänden des zweiten Halbleitersubstrats.
  7. Verfahren nach einem der Ansprüche 2 bis 6, wobei die dielektrische Abdeckstruktur sich zwischen dem ersten Halbleitersubstrat und dem zweiten Halbleitersubstrat erstreckt.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei die dielektrische Abdeckstruktur Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder Siliziumdioxid enthält.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei die dielektrische Abdeckstruktur eine Dicke aufweist, die ungefähr 200 Ängström oder größer ist.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei die dielektrische Abdeckstruktur über einer Metallrestschicht angeordnet ist, wobei die Metallrestschicht über der ersten Interconnect-Struktur und/oder über der vertieften Oberfläche angeordnet ist.
  11. Verfahren nach Anspruch 10, wobei die Metallrestschicht Kupfer-Patches unterschiedlicher Größen und Formen aufweist, die weniger als eine gesamte obere Oberfläche der ersten Interconnect-Struktur bedecken.
  12. Verfahren nach einem der vorangehenden Ansprüche, wobei die dielektrische Abdeckstruktur durch einen Schrägabscheidungsprozesses abgeschieden wird.
  13. Verfahren zur Bildung eines mehrdimensionalen integrierten Chips, umfassend: Bilden von mehreren Interconnect-Schichten innerhalb einer dielektrischen Struktur über einer oberen Oberfläche eines ersten Substrats; Durchführen eines ersten Randtrimmprozesses, der Teile der dielektrischen Struktur und des ersten Substrats entlang eines Umfangsgebiets des ersten Substrats entfernt; und Bilden einer Metallrestschicht nach dem Randtrimmprozess, wobei die Metallrestschicht sich über den mehreren Interconnect-Schichten erstreckt; und Bilden einer ersten dielektrischen Abdeckstruktur entlang Seitenwänden der Metallrestschicht und über einer oberen Oberfläche der Metallrestschicht.
  14. Verfahren nach Anspruch 13, ferner umfassend: Bonden des ersten Substrats an ein zweites Substrat, wobei die erste dielektrische Abdeckstruktur nach dem Bonden entlang Seitenwänden der dielektrischen Struktur und zwischen dem ersten Substrat und dem zweiten Substrat liegt; und Durchführen eines zweiten Randtrimmprozesses, der Teile der ersten dielektrischen Abdeckstruktur und Abschnitte des ersten Substrats oder des zweiten Substrats entlang eines jeweiligen Umfangsgebiets entfernt.
  15. Verfahren nach Anspruch 14, ferner umfassend: Bilden einer zweiten dielektrischen Abdeckstruktur entlang Seitenwänden der ersten dielektrischen Abdeckstruktur nach dem Durchführen des zweiten Randtrimmprozesses.
  16. Verfahren nach Anspruch 15, wobei die zweite dielektrische Abdeckstruktur sich entlang eines Außenrandes des ersten Substrats und über einer rückseitigen Oberfläche des ersten Substrats erstreckt.
  17. Verfahren nach Anspruch 15, wobei die zweite dielektrische Abdeckstruktur zwischen dem ersten Substrat und dem zweiten Substrat entlang Seitenwänden einer oder mehrerer Interconnect-Strukturen zwischen dem ersten Substrat und dem zweiten Substrat eingegrenzt ist.
  18. Verfahren nach einem der Ansprüche 13 bis 17, ferner umfassend: Reduzieren einer Dicke des ersten Substrats, wobei die erste dielektrische Abdeckstruktur vor dem Reduzieren der Dicke des ersten Substrats auf Seitenwänden der dielektrischen Struktur gebildet wird.
  19. Integrierte Chipstruktur aufweisend: ein erstes Substrat, das eine obere Oberfläche innerhalb eines zentralen Gebiets und eine vertiefte Oberfläche innerhalb eines peripheren Gebiets aufweist, das das zentrale Gebiet umgibt, wobei die vertiefte Oberfläche sich seitlich von dem zentralen Gebiet zu einem äußersten Rand des ersten Substrats erstreckt und vertikal zwischen der oberen Oberfläche und einer unteren Oberfläche des ersten Substrats liegt, die der oberen Oberfläche gegenüberliegt; mehrere erste Interconnect-Schichten, die innerhalb einer ersten dielektrischen Struktur an der oberen Oberfläche angeordnet sind; eine Metallrestschicht, die entlang einer Seitenwand der ersten dielektrischen Struktur angeordnet ist; und eine erste dielektrische Abdeckstruktur, die über der vertieften Oberfläche und entlang einer äußeren Seitenwand der Metallrestschicht angeordnet ist.
  20. Integrierte Chipstruktur nach Anspruch 19, ferner aufweisend: ein zweites Substrat, das über dem ersten Substrat angeordnet ist; mehrere zweite Interconnect-Schichten, die innerhalb einer zweiten dielektrischen Struktur angeordnet sind, wobei die mehreren zweiten Interconnect-Schichten zwischen den mehreren ersten Interconnect-Schichten und dem zweiten Substrat angeordnet sind und elektrisch mit den mehreren ersten Interconnect-Schichten gekoppelt ist; und eine zweite dielektrische Abdeckstruktur über der vertieften Oberfläche und entlang einer äußeren Seitenwand der ersten dielektrischen Abdeckstruktur, wobei die zweite dielektrische Abdeckstruktur sich durchgehend von einer ersten Höhe entsprechend einer Seitenwand der ersten dielektrischen Struktur zu einer zweiten Höhe entsprechend einer Seitenwand der zweiten dielektrischen Struktur erstreckt.
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