TW202137394A - 積體晶片結構及其形成方法以及形成多維積體晶片的方法 - Google Patents

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Abstract

本發明關於一種形成積體晶片結構的方法。方法可藉由在安置於第一半導體基底的上部表面之上的第一內連線結構內形成多個內連線層進行。進行邊緣修整製程以沿第一半導體基底的周界移除第一內連線結構及第一半導體基底的部分。邊緣修整製程使得第一半導體基底具有凹入表面，凹入表面藉助於直接安置於第一半導體基底之上的內部側壁耦接至上部表面。在進行邊緣修整製程之後，介電封蓋結構形成至第一內連線結構的側壁上。

Description

用於金屬電弧保護的多晶圓封蓋層
多維積體晶片為具有多個半導體晶粒的積體晶片，所述多個半導體晶粒豎直地堆疊至彼此上且藉助於延伸穿過半導體晶粒中的一或多者的基底穿孔（through-substrate-via；TSV）電連接。隨著微影縮放變得愈來愈困難，多維積體晶片已成為單晶粒積體晶片（integrated chip；IC）的有吸引力的替代物。多維積體晶片提供優於單晶粒IC的數個優勢，諸如佔據面積（footprint）小、相鄰晶粒之間的內連線更短、元件密度更高以及將不同類型的半導體晶粒（例如，記憶體、邏輯、MEMs等）整合至單一積體晶片結構中的能力。
以下揭露內容提供用以實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵之上或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下（beneath）」、「在......下方（below）」、「下部（lower）」、「在......上方（above）」、「上部（upper）」以及類似者的空間相對術語，以描述如圖式中所示出的一個部件或特徵相對於另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
多維積體晶片藉由將多個積體晶片堆疊至彼此上形成。在典型多維積體晶片製造製程期間，將第一晶圓（所謂的「載體晶圓」）接合至第二晶圓。載體晶圓為具有足以為第二晶圓提供機械支撐的厚度的晶圓。在接合之後，隨後使第二晶圓薄化以減小第二晶圓的厚度。
無論在接合之前還是之後，第一晶圓及/或第二晶圓的外邊緣均典型地具有自上方觀察的圓形形狀，且具有以橫截面觀察的經圓化（rounded）外邊緣。當晶圓薄化時，由於圓形形狀，其沿外邊緣變得比在中心區中更薄。所得外邊緣具有鋒利邊緣及低機械完整性，此在隨後碾磨（grind down）晶圓時可導致碎裂或剝落。為防止對晶圓的此類損壞，可進行邊緣修整。邊緣修整為藉由其移除或修整晶圓的外邊緣的製程。藉由修整晶圓的外邊緣，移除經圓化邊緣且減輕在磨削（grinding）製程期間的損壞。
然而，已瞭解，修整晶圓的邊緣及/或形成金屬（諸如經由電化學鍍覆製程在晶圓上形成銅）可在晶圓上留下金屬殘餘物。此金屬殘餘物可例如在高功率製程（例如，高功率蝕刻、膜的薄化或化學氣相沈積）期間導致電弧的風險。若電弧出現，則其可損壞包含於晶圓上的一或多個晶片，從而降低產率。
本揭露內容是關於採用介電封蓋結構來覆蓋可能存在金屬殘餘物的區域的技術。舉例而言，在一些實施例中，金屬殘餘物及介電封蓋結構僅形成於晶圓邊緣上。舉例而言，對於具有150毫米半徑的300毫米晶圓，金屬殘餘物及介電封蓋結構可僅形成於最外4毫米上，且可未覆蓋晶圓的內中心部分（例如，剩餘半徑146毫米）。此介電封蓋結構防止或限制在處理期間的電弧的風險，且從而相較於先前方法改良了總產率。在其他實施例中，介電封蓋結構及/或金屬殘餘物可覆蓋晶圓的整個上部表面。
現在同時描述的圖1A至圖1B描繪根據一些實施例的半導體晶圓結構100的俯視圖及橫截面視圖。如圖1B中所繪示，半導體晶圓結構100包含半導體晶圓基底101，所述半導體晶圓基底101包含其最外範圍周向地(circumferentially)以周向邊緣區112為界的上部面101U及下部面101L。包含主動及/或被動電路系統的晶粒（例如，晶粒107a、晶粒107b）以柵格狀方式配置於晶圓上，且藉由切割道（例如，切割道111）分離。周向邊緣區112（在下文中也稱為周邊區112）包含在上部面101U與周向邊緣區112的最外邊緣105之間延伸的上部斜面(bevel)區102，以及在周向邊緣區112的最外邊緣105與下部面101L之間延伸的下部斜面區106。在一些情形下，上部斜面區102與下部斜面區106具有相同曲率半徑，而在一些情況下，上部斜面區102相對於下部斜面區106在高度上截斷。舉例而言，當上部斜面區102及下部斜面區106以相等高度及相等曲率半徑開始，且例如在處理期間對上部斜面區102（而未對下部斜面區106）實行邊緣修整操作時，可出現此高度差。此產生凹入側壁101s（在下文中也稱為外側壁101s），其包圍對應於半導體晶圓基底101的中心上部表面區101UC的中心區104。在一些實施例中，凹入側壁101s可具有等於中心上部表面區101UC與周邊上部面區101UP之間的高度差的第一深度。在一些實施例中，第一深度可大於或等於大約20微米。
多個電晶體元件103可安置於半導體晶圓基底101的中心上部表面區101UC內，且內連線結構114（在下文中也稱為第一內連線結構114）安置於中心上部表面區101UC之上。在一些實施例中，內連線結構114可包括包含多個堆疊層級間介電（inter-level dielectric；ILD）層106a至堆疊層級間介電層106e的介電結構。在一些實施例（未繪示）中，多個堆疊層級間介電層106a至堆疊層級間介電層106e可藉由蝕刻停止層彼此豎直地分離。在一些實施例中，多個堆疊層級間介電層106a至堆疊層級間介電層106e中的一或多者可包括低k介電層（亦即，具有小於二氧化矽的介電常數的介電常數的介電層）。在一些實施例中，多個堆疊層級間介電層106a至堆疊層級間介電層106e可包括二氧化矽、經摻雜二氧化矽（例如摻碳二氧化矽）、氮氧化矽、硼矽酸鹽玻璃（borosilicate glass；BSG）、磷矽酸鹽玻璃（phosphoric silicate glass；PSG）、硼磷矽玻璃（borophosphosilicate glass；BPSG）、氟矽酸鹽玻璃（fluorinated silicate glass；FSG）或類似者中的一或多者。
多個導電內連線層108安置於半導體晶圓基底101的上部表面之上的介電結構內。多個導電內連線層108電耦接至多個電晶體元件103。在一些實施例中，多個導電內連線層108可包括多個導電接點108a、多個內連線導線108b以及多個內連線通孔108c。在一些實施例中，多個導電內連線層108可包括銅、鎢、鋁及/或類似者。
金屬層109安置於導電內連線層108之上的周向邊緣區112的至少一部分之上。在一些情況下，金屬層109可僅在周向邊緣區112之上且未在中心區104之上，但在其他實施例中，金屬層109可在中心區104以及周向邊緣區112之上完全延伸。另外，在一些情況下，金屬層109可沿內連線結構114的側壁及/或內連線結構114的頂部表面及/或半導體晶圓基底101的周邊上部面區101UP延伸。在一些實施例中，第二半導體晶圓116可安置於內連線結構114之上。在無防範措施的情況下，金屬層109（其可為由邊緣修整、蝕刻製程、電化學鍍覆製程及/或另一鍍覆製程引起的殘餘物）（在下文中也稱為金屬殘餘物層109）提供可損壞半導體晶圓結構100的高能電弧的潛在路徑。在一些實施例中，金屬層109可包括銅。
為防止及/或限制此類電弧的風險，介電封蓋結構110（在下文中也稱為第一介電封蓋結構110）在周向邊緣區112的至少部分之上覆蓋金屬層109的上部表面，但未覆蓋下部面101L且未直接覆蓋內連線結構114之上的中心上部表面區101UC。注意，在一些情況下，周向邊緣區112可對應於介電封蓋結構110的最內邊緣，但在其他情況下，周向邊緣區112'可對應於半導體晶圓基底101的上部面101U中的凹入側壁101s。在一些實施例中，介電封蓋結構110藉由低功率製程形成，且包括例如氮氧化矽、氮化矽、碳化矽、二氧化矽及/或不摻雜矽酸鹽玻璃（un-doped silicate glass；USG）。在一些實施例中，介電封蓋結構110僅形成於半導體晶圓基底101的周邊區112上。舉例而言，對於具有150毫米半徑的300毫米晶圓，介電封蓋結構110可僅形成於最外4毫米上，或最外3毫米與最外20毫米之間的某處，且可未覆蓋晶圓的中心區104（例如，剩餘半徑146毫米）。此介電封蓋結構110防止或限制在處理期間的電弧的風險，且從而相較於先前方法改良了總產率。在其他實施例中，介電封蓋結構110可覆蓋晶圓的整個上部表面。
在一些情況下，第二半導體晶圓116可將內連線結構114的上部面與金屬層109及/或介電封蓋結構110分離。在其他實施例中，可省略第二半導體晶圓116，使得金屬層109及/或介電封蓋結構110直接接觸上部面101U（例如，周邊上部面區101UP）及/或內連線結構114的側壁及/或內連線結構114的頂部表面。再者，儘管圖1B示出介電封蓋結構110為單一保形層的實例，但在其他實例中，介電封蓋結構110可包含多個層，且此等層可為保形及/或非保形的。
圖2示出介電封蓋結構110具有由多個層製成的疊層結構的另一實施例。因此，在圖2的實例中，介電封蓋結構110包含第一介電層110a，以及可具有與第一介電層110a不同的材料組成物及/或結構的第二介電層110b。在一些情況下，疊層結構的介電層可包含彼此對準的內側壁。在一些實施例中，第一介電層110a包括例如氮氧化矽、氮化矽、碳化矽、二氧化矽及/或不摻雜矽酸鹽玻璃（USG）。另外，第二介電層110b可包括例如氮化矽（SixNy）或氮氧化矽（SixOyNz）。應瞭解，圖2僅為非限制性實例，且在其他實施例中，疊層結構可包含額外層。
圖3示出金屬層109在晶圓的上部表面之上且沿內連線結構114的側壁完全延伸的另一實施例。介電封蓋結構110在金屬層109的上部表面之上且沿金屬層109的側壁完全延伸以限制及/或防止在處理期間的電弧。
圖4示出金屬層109僅覆蓋內連線結構114的周邊上部表面區、內連線結構114的側壁以及半導體晶圓基底101的周邊區112的另一實施例。因此，在圖4中，金屬層109未覆蓋內連線結構114之上的中心區104。介電封蓋結構110在金屬層109之上完全延伸，且可具有接觸半導體晶圓基底101的上部斜面區102的外邊緣以包封金屬層109，從而進一步限制在處理期間的電弧。
與各自描繪在介電封蓋結構110的形成之前經歷邊緣修整操作的半導體晶圓基底101及內連線結構114的圖1A至圖4形成對比，圖5描繪內連線結構114已在未使用邊緣修整操作的情況下形成於晶圓之上的實施例。因此，在圖5中，半導體晶圓基底101包含完全無破損的下部斜面區106以及上部斜面區102。內連線結構114安置於半導體晶圓基底101的上部斜面區102之上，且金屬層109安置於內連線結構114的介電材料之上。接著介電封蓋結構110包圍金屬層109；使得金屬層109及介電封蓋結構110具有各自採用具有經圓化邊緣的斜面形式的橫截面。
圖6示出具有一或多個介電封蓋結構的多維積體晶片結構的一些實施例的橫截面視圖。多維積體晶片結構包括第一階層（tier）202a及第二階層202b。第一階層202a包括具有由周邊區112包圍的中心區104的第一半導體基底101a。中心區104由第一半導體基底101a的上部表面101u限定。周邊區112由第一半導體基底101a的外側壁101s與第一半導體基底101a的凹入表面相接的位置限定。第一階層202a更包括第一內連線結構114。金屬層109及介電封蓋結構110沿第一內連線結構114的側壁存在。第二階層202b包括第二半導體基底101b的前側上的第二內連線結構214。第一內連線結構114接合至第二內連線結構214。
第二介電封蓋結構160在第二半導體基底101b的凹入表面上且沿第二半導體基底101b的凹入部分的外側壁102s、沿第二內連線結構214的外側壁、沿第一介電封蓋結構110的外側壁以及沿第一半導體基底101a的外側壁及在第一半導體基底101a的上部表面（背側）安置。在一些實施例中，第一介電封蓋結構110包括例如氮氧化矽、氮化矽、碳化矽、二氧化矽及/或不摻雜矽酸鹽玻璃（USG）；且第二介電封蓋結構160包括例如氮氧化矽、氮化矽、碳化矽、二氧化矽及/或不摻雜矽酸鹽玻璃（USG）。取決於實施方案，第一介電封蓋結構110可具有與第二介電封蓋結構160相同的材料組成物，或可具有與第二介電封蓋結構160不同的材料組成物。
圖7示出具有一或多個介電封蓋結構（包含第二介電封蓋結構170）的多維積體晶片結構的一些實施例的橫截面視圖。與圖6形成對比，圖7中的第二介電封蓋結構170整個含於第一半導體基底101a的最外邊緣及第二半導體基底101b的最外邊緣之間，且未延伸超出第一半導體基底101a或第二半導體基底101b的上部表面或下部表面。取決於實施方案，如同圖6，第一介電封蓋結構110可具有與第二介電封蓋結構170相同的材料組成物，或可具有與第二介電封蓋結構170不同的材料組成物。在一些實施例中，第一介電封蓋結構110包括例如氮氧化矽、氮化矽、碳化矽、二氧化矽及/或不摻雜矽酸鹽玻璃（USG）；且第二介電封蓋結構170包括例如氮氧化矽、氮化矽、碳化矽、二氧化矽及/或不摻雜矽酸鹽玻璃（USG）。
圖8至圖15D示出形成具有一或多個介電封蓋結構的積體晶片結構的各種方法的一些實施例的橫截面視圖800至橫截面視圖1500D。儘管關於各種方法描述圖8至圖15D，但應瞭解，圖8至圖15D中所揭露的結構不限於此類方法，而是可單獨作為獨立於所述方法的結構。
如圖8的橫截面視圖800中所繪示，一或多個電晶體元件103形成於第一半導體基底101a內。在各種實施例中，第一半導體基底101a可為任何類型的半導體主體（例如，矽、SiGe、SOI等），諸如半導體晶圓及/或晶圓上的一或多個晶粒，以及與此相關聯的任何其他類型的半導體及/或磊晶層。在一些實施例中，電晶體元件103可包括藉由在第一半導體基底101a之上沈積閘極介電膜及閘極電極膜來形成的電晶體。隨後，使閘極介電膜及閘極電極膜圖案化以形成閘極介電質及閘極電極。第一半導體基底101a可隨後經植入以在閘極電極的相對側上的第一半導體基底101a內形成源極區及汲極區。
在電晶體元件103的形成之後，第一內連線結構114形成於第一半導體基底101a的上部表面101u之上。第一內連線結構114包括具有分別圍繞一或多個導電內連線層108的一或多個堆疊層級間介電層106a至堆疊層級間介電層106d的介電結構。在一些實施例中，第一內連線結構114可藉由以下步驟形成：在第一半導體基底101a之上形成層級間介電層；選擇性地蝕刻層級間介電層（例如，氧化物、低k介電質或超低k介電質）以限定層級間介電層內的介層窗孔及/或溝渠；在介層窗孔及/或溝渠內形成導電材料（例如，銅、鋁等）以填充開口；以及進行平坦化製程（例如，化學機械平坦化製程）。在一些實施例中，層級間介電層可包括二氧化矽、經摻雜二氧化矽（例如摻碳二氧化矽）、氮氧化矽、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽玻璃（BPSG）、氟矽酸鹽玻璃（FSG）或類似者中的一或多者。接著依次形成隨後的層級間介電層，且在每一層級間介電層內形成通孔開口及金屬線/佈線開口。接著金屬（例如，導電內連線層108）沈積於給定層級間介電層的整個表面之上以填充通孔開口及金屬線/佈線開口。
如圖9的橫截面視圖900中所繪示，接著進行邊緣修整製程。邊緣修整製程沿第一半導體基底101a的周界移除第一半導體基底101a及第一內連線結構114的部分。藉由移除第一半導體基底101的部分，邊緣修整製程限定第一半導體基底101a的中心區104及凹入周邊區112。在一些實施例中，凹入區周邊112由藉由第一半導體基底101a的外側壁101s耦接至上部表面101u的凹入表面限定。
在一些實施例中，邊緣修整製程可藉由使刀片902沿封閉迴路（closed loop）與第一半導體基底101a及第一內連線結構114接觸來進行，所述封閉迴路沿第一半導體基底101a的周界延伸。刀片902具有結合至具有圓形橫截面的芯體906的磨料部件（abrasive element）904（例如，金剛石顆粒）。芯體906經配置以在磨料部件904與第一半導體基底101a及第一內連線結構114接觸時圍繞軸908旋轉。
如圖10A的橫截面視圖1000a中所繪示，諸如化學機械平坦化（chemical mechanical planarization；CMP）操作的後續處理可在結構之上形成金屬殘餘物層109。在一些實施例中，金屬殘餘物層109可為完全覆蓋內連線結構114的層級間介電結構的層，但在其他實施例中，金屬殘餘物層109為「斑塊狀（blotchy）」或「貼片狀（patchy）」的，此意謂金屬殘餘物層109包含覆蓋上部表面及側壁的至少部分但未覆蓋整個上部表面及側壁的一系列貼片（patch）或斑塊（blotch）。舉例而言，在一些實施例中，金屬殘餘物層109可包含覆蓋內連線結構114的上部表面及側壁的10%與90%之間的表面的不同形狀及大小（例如，隨機形狀及大小）的貼片。在其他實施例中，諸如在所示出實施例中，金屬殘餘物層109可覆蓋上部表面及側壁的100%的表面；且在其他實施例中，金屬殘餘物層109可能不存在。
為防止此金屬殘餘物層109在後續高能量處理期間促進電弧，介電封蓋結構110沿內連線結構114的由邊緣修整製程限定的最外側壁形成，且可覆蓋金屬殘餘物層109的上部表面。在一些實施例中，介電封蓋結構110亦可形成至第一半導體基底101a的側壁上。在一些實施例中，介電封蓋結構110包括例如氮氧化矽、氮化矽、碳化矽、二氧化矽及/或不摻雜矽酸鹽玻璃（USG）。在一些實施例中，介電封蓋結構110可藉助於低功率製程沈積，諸如使用在100瓦特（Watt；W）至300瓦特範圍內的功率的較低功率沈積。舉例而言，介電封蓋結構110可包括藉由此類低功率製程形成的不摻雜矽酸鹽玻璃（USG）、氮化矽（SixNy）或氮氧化矽（SixOyNz）。在一些實施例中，金屬殘餘物層109及/或介電封蓋層110可形成於諸如繪示於圖17A至圖17B中的斜面沈積設備（bevel deposition apparatus）中，其在本文中進一步描述。
在一些實施例中，在已形成介電封蓋結構110之後，介電封蓋結構110可暴露於易於產生電弧的高功率製程。因此，介電封蓋結構110具有提供足夠的抗電弧性以保護晶圓免受電弧損壞的厚度及/或密度。在一些實施例中，介電封蓋結構110的第一厚度t1 大於或等於大約200埃。大於或等於大約200埃的第一厚度t1 能夠在後續處理期間將內連線結構114與電弧隔離。在一些此類實施例中，第一厚度t1 在大約200埃與大約2000埃之間的範圍內。在其他實施例中，介電封蓋結構110的第一厚度t1 可大於或等於大約500埃、大於或等於大約750埃或大於或等於大約1000埃。在一些此類實施例中，介電封蓋結構110可完全覆蓋或僅部分地覆蓋第一半導體基底101a及第一內連線結構114。
如圖10B的橫截面視圖1000b中所繪示，在其他實施例（繪示於圖10B的橫截面視圖中，圖10B為自圖8繼續進行的替代性實施例）中，可跳過來自圖9的邊緣修整操作，且金屬殘餘物層109及/或介電封蓋結構110可藉助於斜面沈積製程形成。在此類實施例中，介電封蓋結構110在第一半導體基底101a的外區之上且在內連線結構114的側壁之上及沿內連線結構114的側壁形成，但未在第一半導體基底101a的中心之上形成。所得介電封蓋結構110包括在第一內連線結構114之上限定開口1020的一或多個內側壁。金屬殘餘物層109亦可在斜面沈積操作期間形成，使得金屬殘餘物層109亦在第一半導體基底101a的外區之上但不在第一半導體基底101a的中心之上形成。
如圖10C的橫截面視圖1000c中所繪示，在再其他實施例（繪示於圖10C的橫截面視圖中，圖10C為自圖9繼續進行的替代性實施例）中，對內連線結構使用邊緣修整操作，且金屬殘餘物層109可再次在斜面沈積操作期間形成，使得金屬殘餘物層109在第一半導體基底101a的外區之上但不在第一半導體基底101a的中心之上形成。介電封蓋結構110可形成為覆蓋結構的整個頂部表面。在此類實施例中，介電封蓋結構110在第一半導體基底101a的外區之上及第一半導體基底101a的中心之上形成。
如圖10D的橫截面視圖1000d中所繪示，在再其他實施例（繪示於圖10D的橫截面視圖中，圖10D為自圖9繼續進行的替代性實施例）中，金屬殘餘物層109及介電封蓋結構110可形成為覆蓋結構的整個頂部表面。在此類實施例中，介電封蓋結構110在第一半導體基底101a的外區之上及第一半導體基底101a的中心之上形成。
如圖11的橫截面視圖1100中所繪示，實行化學機械平坦化（CMP）操作以使介電封蓋結構110及金屬殘餘物層109平坦化。因此，CMP操作可自圖10A、圖10B、圖10C及圖10D開始，且圖11的所示出結構與自圖10A、圖10C及/或圖10D開始的一些實施例一致。
如圖12的橫截面視圖1200中所繪示，將第一半導體基底101a接合至第二半導體基底101b以形成具有第一階層202a及第二階層202b的多階層半導體結構。在一些實施例中，第一半導體基底101a藉助於第一內連線結構114及第二內連線結構214接合至第二半導體基底101b。金屬殘餘物層109及/或介電封蓋層110亦可具有接觸第二內連線結構214的上部表面的平坦化上部表面。
如圖12至圖13的橫截面視圖1200至橫截面視圖1300中所繪示，接著使第一半導體基底101a薄化（見圖12至圖13中的線1302）。在各種實施例中，可藉由沿線1302蝕刻及/或機械磨削第一半導體基底101a的背側來使第一半導體基底101a薄化。在一些實施例中，可藉由第一磨削製程、後續第二磨削製程以及化學機械研磨（chemical mechanical polishing；CMP）製程來使第一半導體基底101a薄化。在一些實施例中，第一磨削製程可達成第一表面粗糙度，第二磨削製程可達成小於第一表面粗糙度的第二表面粗糙度，且CMP製程可達成小於第二表面粗糙度的第三表面粗糙度。
如圖14的橫截面視圖1400中所繪示，進行第二邊緣修整製程以沿結構的周界移除第二半導體基底101b的上部部分及第二內連線結構214。在一些實施例中，可藉由使刀片1402與此等特徵接觸來進行第二邊緣修整製程。如由線1404所指示，在一些情況下，此第二邊緣修整製程亦可向上延伸以移除第一半導體基底101a的周界（perimeter）部分，從而得到第一半導體基底101a的與第二內連線結構214及介電封蓋層110的最外側壁齊平的最外側壁。
如圖15A的橫截面視圖1500a中所繪示，在一些實施例中，第二邊緣修整製程可將第一半導體基底101a的外邊緣修整為與第一介電封蓋結構110的側壁齊平。接著，第二介電封蓋結構160沿第二內連線結構214的側壁形成。在一些實施例中，第二介電封蓋結構160亦可在第一半導體基底101a的側壁上及/或沿第二半導體基底101b的由第二邊緣修整製程限定的凹入表面形成。
如呈現自圖14繼續進行的替代性實施例的圖15B的橫截面視圖1500b中所繪示，第二邊緣修整製程亦可留下第一半導體基底101a的外邊緣以懸置於第一介電封蓋結構110的外側壁上。因此，第二介電封蓋結構170可沿第一內連線結構114的側壁且沿第二內連線結構214的側壁在第一半導體基底101a的斜面區與第二半導體基底101b的斜面區之間形成。
如圖15C的橫截面視圖1500C中所繪示，在一些情況下，已對第二半導體基底101b以及第二內連線結構214及（視情況）第一內連線結構114進行邊緣修整。在一些情況下，此邊緣修整可提供偏移1502，使得第一半導體基底101a的外側壁自第二半導體基底101b的外側壁凹入例如在約1毫米至約2毫米範圍內（且在一些實例中約為1.5毫米）的一距離，以有助於限制可由晶圓振動引起的開裂。
如圖15D的橫截面視圖1500D中所繪示，在一些情況下，一或多個額外基底（諸如第三半導體基底101c及第三內連線結構314）可堆疊於第一半導體基底101a之上。第三半導體基底101c及第三內連線結構314的邊緣可與第一半導體基底101a及（視情況）第二內連線結構214（及/或第二半導體基底101b的部分）一起修整，使得存在偏移1504，且因此第一半導體基底101a的外側壁自第三半導體基底101c的外側壁凹入例如在約1毫米至約3毫米範圍內（且在一些實例中約為2.0毫米）的一距離，以有助於限制可由晶圓振動引起的開裂。
圖16示出形成具有介電封蓋結構的積體晶片結構的方法1600的一些實施例的流程圖。儘管在本文中將本文中所揭露的方法示出及描述為一系列動作或事件，但應瞭解，不應以限制性意義解釋此類動作或事件的所示出次序。舉例而言，除本文中所示出及/或描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。此外，可能並不需要所有所示出動作來實施本文中的描述的一或多個態樣或實施例。另外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段實行。
在動作1602處，電晶體形成於第一半導體基底內。在動作1604處，第一內連線結構形成於第一半導體基底之上。圖8示出對應於動作1602及動作1604的一些實施例的橫截面視圖800。
在動作1606處，進行邊緣修整製程以沿第一半導體基底的周界移除第一半導體基底及第一內連線結構的部分。圖9示出對應於動作1606的一些實施例的橫截面視圖900。
在動作1608處，金屬殘餘物的金屬層沿側壁且在第一內連線結構的頂部表面之上形成。在動作1610處，介電封蓋層沿側壁且在金屬殘餘物的金屬層的頂部表面之上形成。圖10A至圖10D示出對應於動作1608及動作1610的一些實施例的各種橫截面視圖。
在動作1612處，進行化學機械平坦化（CMP）以移除金屬殘餘物的金屬層的上部部分及介電封蓋層的上部部分，從而暴露第一內連線結構的上部表面。圖11示出對應於動作1612的一些實施例的橫截面視圖1100。
在動作1614處，將第一半導體基底接合至第二半導體基底以形成多階層半導體結構。圖12示出對應於動作1614的一些實施例的橫截面視圖1200。
在動作1616處，例如使用磨削操作使第一半導體基底薄化。此磨削操作（其亦可繼之以CMP）可暴露穿過第一半導體基底的背側的基底穿孔（TSV）的表面以實現額外基底至半導體基底的背側的電連接。圖13示出對應於動作1616的一些實施例的橫截面視圖1300。
在動作1618處，進行邊緣修整製程以沿其周界移除第一半導體基底及第一內連線結構的部分及/或第二半導體基底及第二內連線結構的部分。圖14示出對應於動作1618的一些實施例的橫截面視圖1400。
在動作1620處，第二介電封蓋層沿多階層半導體結構的側壁形成。當多階層半導體結構經受後續高功率製程時，此第二介電封蓋層亦可限制電弧。圖15A至圖15B示出對應於動作1620的一些實施例的多個橫截面視圖。
在動作1622處，將多階層半導體結構切割成多個晶粒。
圖17A示出斜面沈積設備的一些實施例的透視圖。此實例中的斜面沈積設備具有包含上部腔室1702及下部腔室1704的貝殼掀蓋式設計（clamshell design）。上部腔室1702包含包圍上部絕緣體1708的上部延伸電極1706。上部電漿禁區（plasma exclusion zone；PEZ）環1710包圍上部絕緣體1708且將上部絕緣體1708與上部延伸電極1706分離。下部腔室1704包含用以接收半導體晶圓101的接合表面（engagement surface），以及圍繞接合表面的下部電漿禁區環1712。在操作期間，將半導體晶圓101置放於下部腔室1704的接合表面1714上，且關閉上部腔室1702，從而在半導體晶圓101周圍建立真空腔室。因此，半導體晶圓101豎直地安置於上部電漿禁區環1710與下部電漿禁區環1712之間。
圖17B示出沿圖17A的線B-B’的斜面沈積設備的一些實施例的橫截面視圖，且示出上部電漿禁區環1710、半導體晶圓101以及下部電漿禁區環1712。
在操作期間，在一些實施例中，利用沈積製程（例如，化學氣相沈積（chemical vapor deposition；CVD）製程、電漿增強CVD等）藉由將半導體晶圓101裝載至真空腔室中來形成介電封蓋結構110。隨後，在上部電漿禁區環1710及下部電漿禁區環1712就位的情況下，一或多種處理氣體1720流入真空腔室中，使得介電封蓋結構110選擇性地沈積於半導體晶圓101的周邊區112之上。藉助於上部電漿禁區環1710的形狀及/或位置，上部電漿禁區環1710經配置以防止沈積製程在半導體晶圓101的中心區104之上沈積介電封蓋結構110。另外，在沈積製程期間，下部電漿禁區環1712安置於半導體晶圓101的背側表面下方，且經配置以防止沈積製程在背側表面上沈積介電封蓋結構110。在一些實施例中，上部電漿禁區環1710及下部電漿禁區環1712包括相同材料，諸如（例如）氧化釔（例如，Y2 O3 ）或另一合適的材料。
因此，在一些實施例中，本揭露內容是關於一種形成積體晶片結構的方法。在方法中，多個內連線層形成於第一內連線結構內，所述第一內連線結構安置於第一半導體基底的上部表面之上。進行邊緣修整製程以沿第一半導體基底的周界移除第一內連線結構及第一半導體基底的部分。邊緣修整製程使得第一半導體基底具有凹入表面，所述凹入表面藉助於直接安置於第一半導體基底之上的外側壁耦接至上部表面。在進行邊緣修整製程之後，介電封蓋結構沿第一內連線結構的側壁形成。
在一些實施例中，本揭露內容是關於一種形成多維積體晶片的方法。在此方法中，多個內連線層形成於第一基底的上部表面之上的介電結構內。進行沿第一基底的周界移除介電結構及第一基底的部分的第一邊緣修整製程。在第一邊緣修整製程之後，形成金屬殘餘物層。金屬殘餘物層在多個內連線層之上延伸。第一介電封蓋結構沿金屬殘餘物層的側壁且在金屬殘餘物層的上部表面之上形成。
在其他實施例中，本揭露內容是關於一種積體晶片結構。積體晶片結構包含具有中心區內的上部表面及包圍中心區的周邊區內的凹入表面的第一基底。凹入表面自中心區橫向延伸至第一基底的最外邊緣，且豎直地在上部表面與第一基底的與上部表面相對的下部表面之間。第一多個內連線層安置於上部表面上的第一介電結構內。金屬殘餘物層沿第一介電結構的側壁安置。第一介電封蓋結構安置於凹入表面之上且沿金屬殘餘物層的外側壁安置。
前文概述若干實施例的特徵，使得所屬技術領域中具有通常知識者可更好地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實施本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
100:半導體晶圓結構 101:半導體晶圓基底 101a:第一半導體基底 101b:第二半導體基底 101c:第三半導體基底 101s:凹入側壁/外側壁 101u:上部表面 101L:下部面 101U:上部面 101UC:中心上部表面區 101UP:周邊上部面區 102:上部斜面區 102s:外側壁 103:電晶體元件 104:中心區 105:最外邊緣 106:下部斜面區 106a、106b、106c、106d、106e:堆疊層級間介電層 107a、107b:晶粒 108:導電內連線層 108a:導電接點 108b:內連線導線 108c:內連線通孔 109:金屬殘餘物層/金屬層 110:第一介電封蓋結構/介電封蓋結構 110a:第一介電層 110b:第二介電層 111:切割道 112:周向邊緣區/周邊區 112':周向邊緣區 114:第一內連線結構/內連線結構 116:第二半導體晶圓 160、170:第二介電封蓋結構 202a:第一階層 202b:第二階層 214:第二內連線結構 314:第三內連線結構 800、900、1000a、1000b、1000c、1100、1200、1300、1400、1500a、1500b、1500C、1500D:橫截面視圖 902、1402:刀片 904:磨料部件 906:芯體 908:軸 1020:開口 1302、1404、B-B’:線 1502、1504:偏移 1600:方法 1602、1604、1606、1608、1610、1612、1614、1616、1618、1620、1622:動作 1702:上部腔室 1704:下部腔室 1706:上部延伸電極 1708:上部絕緣體 1710:上部電漿禁區環 1712:下部電漿禁區環 1714:接合表面 101:半導體晶圓 1720:處理氣體 t1:第一厚度
結合隨附圖式閱讀以下實施方式時會最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1B示出具有經配置以減輕由邊緣修整製程引起的損壞的介電封蓋結構的積體晶片結構的一些實施例。 圖2至圖7示出具有介電封蓋結構的多維積體晶片結構的一些替代性實施例的橫截面視圖。 圖8至圖15D示出共同描繪形成具有經配置以減輕微電弧的介電封蓋結構的積體晶片結構的方法的一些實施例的一系列橫截面視圖。 圖16示出形成具有介電封蓋結構的積體晶片結構的方法的一些實施例的流程圖。 圖17A至圖17B示出半導體晶圓以及具有上部電漿禁區（plasma exclusion zone；PEZ）環及下部電漿禁區環的處理工具的一些實施例的橫截面視圖及俯視圖。
1600:方法
1602、1604、1606、1608、1610、1612、1614、1616、1618、1620、1622:動作

Claims (20)

  1. 一種形成積體晶片結構的方法，包括： 在第一內連線結構內形成多個內連線層，所述第一內連線結構安置於第一半導體基底的上部表面之上； 進行邊緣修整製程以沿所述第一半導體基底的周界移除所述第一內連線結構及所述第一半導體基底的部分，其中所述邊緣修整製程使得所述第一半導體基底具有凹入表面，所述凹入表面藉助於直接安置於所述第一半導體基底之上的外側壁耦接至所述上部表面；以及 在進行所述邊緣修整製程之後，沿所述第一內連線結構的側壁形成介電封蓋結構。
  2. 如請求項1所述的形成積體晶片結構的方法，更包括： 將所述第一半導體基底接合至第二半導體基底；以及 在將所述第一半導體基底接合至所述第二半導體基底之後，減小所述第一半導體基底的厚度。
  3. 如請求項2所述的形成積體晶片結構的方法，其中在減小所述第一半導體基底的所述厚度之前，沿所述第一內連線結構的所述側壁形成所述介電封蓋結構。
  4. 如請求項2所述的形成積體晶片結構的方法，其中在減小所述第一半導體基底的所述厚度之後，沿所述第一內連線結構的所述側壁形成所述介電封蓋結構。
  5. 如請求項2所述的形成積體晶片結構的方法，更包括： 在將所述第一半導體基底接合至所述第二半導體基底之前，對所述第二半導體基底進行第二邊緣修整製程。
  6. 如請求項5所述的形成積體晶片結構的方法，更包括： 沿所述介電封蓋結構的側壁且在所述第二半導體基底的側壁上形成第二介電封蓋結構。
  7. 如請求項2所述的形成積體晶片結構的方法，其中所述介電封蓋結構在所述第一半導體基底與所述第二半導體基底之間延伸。
  8. 如請求項1所述的形成積體晶片結構的方法，其中所述介電封蓋結構包括氮化矽、氮氧化矽、碳化矽或二氧化矽。
  9. 如請求項1所述的形成積體晶片結構的方法，其中所述介電封蓋結構具有大於或等於大約200埃的厚度。
  10. 如請求項1所述的形成積體晶片結構的方法，其中所述介電封蓋結構安置於金屬殘餘物層之上，所述金屬殘餘物層安置於所述第一內連線結構之上及/或所述凹入表面之上。
  11. 如請求項10所述的形成積體晶片結構的方法，其中所述金屬殘餘物層包括覆蓋小於所述第一內連線結構的整個上部表面的不同大小及形狀的銅貼片。
  12. 如請求項1所述的形成積體晶片結構的方法，其中所述介電封蓋結構藉助於斜面沈積製程沈積。
  13. 一種形成多維積體晶片的方法，包括： 在第一基底的上部表面之上的介電結構內形成多個內連線層； 進行沿所述第一基底的周界移除所述介電結構及所述第一基底的部分的第一邊緣修整製程； 在所述第一邊緣修整製程之後形成金屬殘餘物層，所述金屬殘餘物層在所述多個內連線層之上延伸；以及 沿所述金屬殘餘物層的側壁且在所述金屬殘餘物層的上部表面之上形成第一介電封蓋結構。
  14. 如請求項13所述的形成多維積體晶片的方法，更包括： 將所述第一基底接合至第二基底，其中在接合之後，所述第一介電封蓋結構沿所述介電結構的側壁且在所述第一基底與所述第二基底之間；以及 進行沿所述第二基底的周界移除所述第一介電封蓋結構的部分及所述第一基底或所述第二基底的部分的第二邊緣修整製程。
  15. 如請求項14所述的形成多維積體晶片的方法，更包括： 在進行所述第二邊緣修整製程之後，沿所述第一介電封蓋結構的側壁形成第二介電封蓋結構。
  16. 如請求項15所述的形成多維積體晶片的方法，其中所述第二介電封蓋結構沿所述第一基底的外邊緣且在所述第一基底的背側表面之上延伸。
  17. 如請求項15所述的形成多維積體晶片的方法，其中所述第二介電封蓋結構沿所述第一基底與所述第二基底之間的一或多個內連線結構的側壁且局限於所述第一基底與所述第二基底之間。
  18. 如請求項13所述的形成多維積體晶片的方法，更包括： 減小所述第一基底的厚度，其中所述第一介電封蓋結構在減小所述第一基底的所述厚度之前形成至所述介電結構的側壁上。
  19. 一種積體晶片結構，包括： 第一基底，具有中心區內的上部表面及包圍所述中心區的周邊區內的凹入表面，其中所述凹入表面自所述中心區橫向延伸至所述第一基底的最外邊緣，且豎直地在所述上部表面與所述第一基底的與所述上部表面相對的下部表面之間； 多個第一內連線層，安置於所述上部表面上的第一介電結構內； 金屬殘餘物層，沿所述第一介電結構的側壁安置；以及 第一介電封蓋結構，安置於所述凹入表面之上且沿所述金屬殘餘物層的外側壁安置。
  20. 如請求項19所述的積體晶片結構，更包括： 第二基底，安置於所述第一基底之上； 多個第二內連線層，安置於第二介電結構內，所述多個第二內連線層安置於所述多個第一內連線層與所述第二基底之間且電耦接至所述多個第一內連線層；以及 第二介電封蓋結構，位於所述凹入表面之上且沿所述第一介電封蓋結構的外側壁，所述第二介電封蓋結構自對應於所述第一介電結構的側壁的第一高度連續延伸且到達對應於所述第二介電結構的側壁的第二高度。
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