TWI777633B

TWI777633B - 封裝結構及其製造方法

Info

Publication number: TWI777633B
Application number: TW110123489A
Authority: TW
Inventors: 張簡上煜; 林南君; 徐宏欣
Original assignee: 力成科技股份有限公司
Priority date: 2020-08-06
Filing date: 2021-06-28
Publication date: 2022-09-11
Also published as: TW202226519A; TW202221862A; TWI789804B

Abstract

一種封裝結構，其包括第一晶片、模封體、第一線路結構、第二線路結構、導電連接件、第二晶片及填充體。模封體覆蓋第一晶片且具有相對的第一表面及第二表面。第一線路結構位於第一表面上。第二線路結構位於第二表面上。導電連接件貫穿模封體。第二晶片配置於第二線路結構上。第二晶片具有光訊號傳輸區。填充體位於第二晶片與第二線路結構之間。第二線路結構的上表面具有溝槽。上表面包含位於溝槽相對兩側的第一區及第二區。填充體直接接觸第一區。填充體遠離第二區。

Description

封裝結構及其製造方法

本發明是有關於一種封裝結構及其製造方法，且特別是有關於一種重佈線路結構的上具有溝槽的封裝結構及其製造方法。

隨著資料量的增加及/或數據中心的需求，矽光子積體電路(silicon photonics integrated circuit)的需求也逐漸增加。因此，如何提升具有矽光子積體電路的封裝結構的品質或其應用性，實已成目前亟欲解決的課題。

本發明提供一種封裝結構及其製造方法，其可以具有較佳的品質。

本發明的封裝結構包括第一晶片、模封體、第一重佈線路結構、第二重佈線路結構、導電連接件、第二晶片及填充體。模封體覆蓋第一晶片。模封體具有第一模封表面及相對於第一模封表面的第二模封表面。第一重佈線路結構位於模封體的第一模封表面上。第二重佈線路結構位於模封體的第二模封表面上且電性連接於第一晶片。導電連接件貫穿模封體且電性連接於第一重佈線路結構及第二重佈線路結構。第二晶片配置於第二重佈線路結構上且電性連接於第二重佈線路結構。第二晶片具有光訊號傳輸區。填充體位於第二晶片與第二重佈線路結構之間。第二重佈線路結構的上表面具有溝槽。上表面包含位於溝槽相對兩側的第一區及第二區。填充體直接接觸第一區。填充體遠離第二區。

本發明提供一種封裝結構的製造方法包括以下步驟：提供初步結構，其包括第一晶片、模封體、第一重佈線路結構、第二重佈線路結構及導電連接件，其中模封體覆蓋第一晶片，其中模封體具有第一模封表面及相對於第二模封表面，其中第一重佈線路結構位於模封體的第一模封表面上，其中第二重佈線路結構位於模封體的第二模封表面上且電性連接於第一晶片，其中第二重佈線路結構的上表面具有溝槽，其中上表面包含位於溝槽相對兩側的第一區及第二區，其中導電連接件貫穿模封體且電性連接於第一重佈線路結構及第二重佈線路結構；配置第二晶片於初步結構上且電性連接於第二重佈線路結構，其中第二晶片具有光訊號傳輸區；形成填充體於第二晶片與第二重佈線路結構之間，其中填充體直接接觸第一區，且填充體遠離第二區。

基於上述，本發明的封裝結構的製造方法可以使封裝結構具有較佳的品質，且/或本發明的封裝結構可以具有較佳的品質。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、200、300、400:封裝結構

101:初步結構

110:第一晶片

110a:第一主動面

110b:第一背面

112:金屬凸塊

112a:上表面

120:第二晶片

120w:尺寸

120a:第二主動面

120c:側面

120h:厚度

122:光訊號傳輸區

124:第二晶片連接件

130:導電連接件

130a:上表面

140:模封體

140a:第一模封表面

140b:第二模封表面

140w:尺寸

150、350、450:第二重佈線路結構

150a、350a、450a:上表面

150a1、350a1、450a1:第一區

150a2、350a2、450a2:第二區

150w:尺寸

151a、151b、151c、161、351b、351c、451b、451c:絕緣層

357c:絕緣材料

152a、152b、152c、162:導電層

160:第一重佈線路結構

160w:尺寸

170:填充體

170h:高度範圍

91:載板

92:離型層

D1、D2:方向

dp:虛設墊

G1、G2、G3、G4:溝槽

OP1、OP2:開口

R1:區域

圖1A至圖1F是依照本發明的第一實施例的一種封裝結構的部分製造方法的部分剖視示意圖。

圖1G是依照本發明的第一實施例的一種封裝結構的部分剖視示意圖。

圖1H是依照本發明的第一實施例的一種封裝結構的部分上視示意圖。

圖2是依照本發明的第二實施例的一種封裝結構的部分上視示意圖。

圖3A至圖3D是依照本發明的第三實施例的一種封裝結構的部分製造方法的部分剖視示意圖。

圖4A至圖4C是依照本發明的第四實施例的一種封裝結構的部分製造方法的部分剖視示意圖。

除非另有明確說明，本文所使用之方向用語(例如，上、下、左、右、前、後、頂部、底部)僅作為參看所繪圖式使用且不意欲暗示絕對定向。

除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1F是依照本發明的第一實施例的一種封裝結構的部分製造方法的部分剖視示意圖。圖1G是依照本發明的第一實施例的一種封裝結構的部分剖視示意圖。圖1H是依照本發明的第一實施例的一種封裝結構的部分上視示意圖。圖1G可以是圖1F中區域R1的放大示意圖。圖1H可以是圖1F的上視示意圖。另外，為求清楚表示，於圖式(如：圖1H)中省略繪示了部分的膜層或構件，且/或另一部分的膜層或構件以透視方式繪示。

請參照圖1A，形成第一重佈線路結構160於載板91上。本發明對於載板91並無特別的限制，只要載板91可以適於承載形成於其上膜層或配置於其上的元件即可。

在一實施例中，載板91上可以具有離型層92，但本發明不限於此。離型層92例如是光熱轉換(light to heat conversion；LTHC)黏著層或其他類似的離型層，本發明不以此為限。

在本實施例中，第一重佈線路結構160可以包括絕緣層161及導電層162。第一重佈線路結構160可以藉由一般常用的半導體製程(如：塗佈製程、沉積製程、微影製程及/或蝕刻製程)所形成，故於此不加以贅述。絕緣層161及/或導電層162的層數於本發明並不加以限制。另外，於圖1A中，絕緣層161及/或導電層162的形式僅為示例性地繪示。舉例而言，導電層162中對應的一部分可以構成對應的線路。另外，前述線路的佈線設計(layout design)可以依據設計上的需求而進行調整，於本發明並不加以限制。

請繼續參照圖1A，在本實施例中，可以配置或形成多個導電連接件130於第一重佈線路結構160上。對應的導電連接件130可以與第一重佈線路結構160中對應的線路電性連接。

在一實施例中，導電連接件130可以包括預先成型(pre-formed)的導電件。舉例而言，導電連接件130可以包括預先成型的導電柱(pre-formed conductive pillar)，但本發明不限於此。

在一實施例中，導電連接件130可以藉由一般常用的半導體製程(如：微影製程、濺鍍製程、電鍍製程及/或蝕刻製程)形成，但本發明不限於此。舉例而言，導電連接件130可以包括鍍覆核心層(plating core layer)及環繞鍍覆核心層的種子層(seed layer)，但本發明不限於此。

請參照圖1B，配置第一晶片110於第一重佈線路結構160上。

第一晶片110具有第一主動面110a及第一背面110b。第一背面110b相對於第一主動面110a。在本實施例中，第一晶片110可以是以其第一背面110b面向載板91的方式配置於第一重佈線路結構160上。

在本實施例中，第一晶片110的第一主動面110a上可以具有多個金屬凸塊(metal bump)112。在後續的步驟中，金屬凸塊112可能可以降低對第一晶片110的第一主動面110a造成的損傷。

在一實施例中，第一晶片110的第一背面110b上可以具有黏著層(未繪示)。黏著層例如是晶片黏著層(die attach film；DAF)。第一晶片110可以藉由黏著層固定於第一重佈線路結構160上。

在本實施例中，第一晶片110不具有矽穿孔(through silicon via；TSV)，但本發明不限於此。

值得注意的是，於發明對於形成導電連接件130與配置第一晶片110的順序並不加以限制。在本實施例中，可以如圖1A所繪示地先形成導電連接件130，然後再如圖1B所繪示地配置第一晶片110。在一未繪示的實施例中，可以先配置第一晶片110，然後再形成導電連接件130。

請參照圖1B至圖1C，形成模封體140於第一重佈線路結構160上。模封體140可以覆蓋第一晶片110及導電連接件130。模封體140具有第一模封表面140a及相對於第一模封表面140a的第二模封表面140b。第一模封表面140a為面向第一重佈線路結構160的表面。

在一實施例中，可以於第一重佈線路結構160上形成模封材料(molding material；未繪示)。並且，在將模封材料固化之後，可以進行平整化製程，以形成模封體140。平整化製程例如可以是研磨(grinding)、拋光(polishing)或其他適宜的平整化步驟。模封體140可以暴露出第一晶片110的金屬凸塊112的上表面112a及導電連接件130的上表面130a。也就是說，模封體140的第二模封表面140b可以與第一晶片110的金屬凸塊112的上表面112a及導電連接件130的上表面130a共面(coplanar)。

在一實施例中，由於第一晶片110的第一主動面110a上具有金屬凸塊112，因此，在進行前述平整化步驟時可以降低對第一晶片110的第一主動面110a造成損傷的可能。

請參照圖1C至圖1D，形成第二重佈線路結構150於模封體140的第二模封表面140b上。第二重佈線路結構150可以藉由一般常用的半導體製程來形成，故於此不加以詳述。另外，本發明對於第二重佈線路結構150中膜層的層數及線路的佈線設計(layout design)並不加以限制。舉例而言，於圖1D所繪示的圖示中，第二重佈線路結構150包括三層的絕緣層151a、151b、151c及三層的導電層152a、152b、152c。

在一實施例中，絕緣層151a、絕緣層151b及/或絕緣層151c的材質可以包括有機絕緣材(如：聚醯亞胺(polyimide；PI)，但不限)，但本發明不限於此。

第二重佈線路結構150的上表面150a(即，最遠離第一重佈線路結構160的表面)具有溝槽G1。溝槽G1至少貫穿第二重佈線路結構150的頂絕緣層(即，第二重佈線路結構150中最遠離第一重佈線路結構160的絕緣層)151c。溝槽G1可以暴露出位於頂絕緣層151c下方(如：參看所繪圖式的下方)且直接接觸頂絕緣層151c的絕緣層151b。

在一實施例中，溝槽G1未暴露出第二重佈線路結構150中任何的導電層(因無，故無繪示或標示)，但本發明不限於此。

在一實施例中，第二重佈線路結構150的溝槽G1的形成方式舉例如下。可以藉由塗佈(coating)的方式於絕緣層151b上形成絕緣材料。前述的絕緣材料例如包括可被光固化或熱固化的材質。然後，可以將塗佈於絕緣層151b上的部分絕緣材料固化。然後，將未被固化的絕緣材料移除，以形成絕緣層151c。絕緣層151c具有暴露出部分的絕緣層151b的溝槽G1以及暴露出部分的導電層152b的開口。然後，於絕緣層151c上形成導電層152c。部分的導電層152c可以填入絕緣層151c中對應的開口，以連接(包括：電性連接或直接連接)導電層152b。並且，導電層152c不填入溝槽G1。

請參照圖1D至圖1E，於第二重佈線路結構150形成之後，可以移除載板91且/或進行切割步驟，以形成多個初步結構101。切割步驟例如是以旋轉刀片或雷射光束進行切割，但本發明不限於此。值得注意的是，於本發明對於移除載板91與進行切割步驟的順序並不加以限制。

值得注意的是，在進行切割步驟之後，相似的元件符號將用於切割步驟後的初步結構101。舉例而言，多個第一晶片110(如圖1D所示)於切割後可以為多個第一晶片110(如圖1E所示)，多個導電連接件130(如圖1D所示)於切割後可以為多個導電連接件130(如圖1E所示)，第一重佈線路結構160(如圖1D所示)於切割後可以為多個第一重佈線路結構160(如圖1E所示)，模封體140(如圖1D所示)於切割後可以為多個模封體140(如圖1E所示)，第二重佈線路結構150(如圖1D所示)於切割後可以為多個第二重佈線路結構150(如圖1E所示)，多個溝槽G1(如圖1D所示)於切割後可以為多個溝槽G1(如圖1E所示)，諸如此類。其他初步結構101中的元件將依循上述相同的元件符號規則，於此不加以贅述或特別繪示。

請參照圖1E至圖1F，配置第二晶片120於初步結構101上且電性連接於第二重佈線路結構150。第二晶片120具有第二主動面120a。第二晶片120以其第二主動面120a面向第二重佈線路結構150的方式配置於第二重佈線路結構150上。

第二晶片120的第二主動面120a具有光訊號傳輸區122。光訊號傳輸區122可以適於接收或傳送光訊號。在垂直於第一模封表面140a或第二模封表面140b的方向D1上，光訊號傳輸區122不重疊於模封體140、第二重佈線路結構150及/或第一重佈線路結構160。也就是說，第二晶片120至少有一部分(如：具有光訊號傳輸區122的一部分)懸空(overhang)。在一實施例中，第二晶片120可以被稱為矽光子積體電路(silicon photonics integrated circuit)、光子積體電路(photonic integrated circuit；PIC)或光積體電路(integrated optical circuit)，但本發明不限於此。

值得注意的是，於圖1F中，光訊號傳輸區122僅為示例性地繪示。光訊號傳輸區122的形貌、膜層或材質可以依據其需求而加以調整，本發明不以此為限。

在一實施例中，第二晶片120與第二重佈線路結構150之間可藉由第二晶片連接件124電性連接。第二晶片連接件124例如為銲球、導電柱或其他適宜的導電連接件，本發明不以此為限。

請繼續參照圖1F，在第二重佈線路結構150上形成填充體170。並且，於配置第二晶片120於初步結構101上且形成填充體170之後，填充體170可以位於第二晶片120與第二重佈線路結構150之間。填充體170例如是毛細填充膠(capillary underfill；CUF)或其他適宜的填充材料，但本發明不限於此。

在本實施例中，可以先將配置第二晶片120於初步結構101上之後，然後，形成填充體170於第二晶片120與第二重佈線路結構150之間。舉例而言，可以在將第二晶片120配置於初步結構101上之後，藉由適宜的裝置(如：注射器(syringe/dispenser/injector)，但不限)從第二晶片120的側面120c處注入適宜的填充材料於第二重佈線路結構150的上表面150a 上，其中第二晶片120的側面120c處相對於光訊號傳輸區122。未固化的填充材料可以從第二晶片120的側面120c處填入第二晶片120與第二重佈線路結構150之間，且進一步地流向溝槽G1。填充材料的填充速度及/或填充量可以藉由適宜的方式控制。並且，藉由第二重佈線路結構150的溝槽G1，可以避免前述的填充材料覆蓋第二晶片120的光訊號傳輸區122。之後，填充材料可以藉由適宜的方式固化，以形成填充體170。

在本實施例中，填充體170還可覆蓋第二晶片120的部分側面120c。如此一來，可以提升第二晶片120與第二重佈線路結構150之間的接合，而可以降低有部分懸空的第二晶片120自第二重佈線路結構150剝離的可能。

在本實施例中，填充體170覆蓋第二晶片120的部分側面120c的高度範圍170h可以大於第二晶片120的厚度120h的一半。如此一來，更可以提升第二晶片120與第二重佈線路結構150之間的接合。在一實施例中，填充體170可以完全覆蓋第二晶片120的側面120c。

在本實施例中，填充體170覆蓋第二晶片120的第二主動面120a的範圍可以大於第二晶片120的第二主動面120a的一半。如此一來，更可以提升第二晶片120與第二重佈線路結構150之間的接合。但值得注意的是，填充體170未覆蓋第二晶片120的光訊號傳輸區122。也就是說，填充體170未完全地覆蓋第二晶片120的第二主動面120a。

在一實施例中，填充體170覆蓋第二晶片120的部分側面120c的高度範圍170h可以大於第二晶片120的厚度120h的一半，且填充體170覆蓋第二晶片120的第二主動面120a的範圍可以大於第二晶片120的第二主動面120a的一半。

在一實施例中，還可形成導電端子(未繪示)於第一重佈線路結構160上並與第一重佈線路結構160中對應的線路電性相連，但本發明不以此為限。導電端子可以於切割製程之前或之後形成，本發明並不加以限制。

經過上述製程後即可大致上完成本實施例封裝結構100的製作。

請參照圖1F至圖1H，封裝結構100包括第一晶片110、模封體140、第一重佈線路結構160、第二重佈線路結構150、導電連接件130、第二晶片120以及填充體170。模封體140覆蓋第一晶片110。模封體140具有第一模封表面140a及相對於第一模封表面140a的第二模封表面140b。第一重佈線路結構160位於模封體140的第一模封表面140a上。第二重佈線路結構150位於模封體140的第二模封表面140b上。第二重佈線路結構150中對應的線路電性連接於第一晶片110。導電連接件130貫穿模封體140且電性連接於第一重佈線路結構160中對應的線路及第二重佈線路結構150中對應的線路。第二晶片120配置於第二重佈線路結構150上。第二晶片120電性連接於第二重佈線路結構150中對應的線路。第二晶片120具有光訊號傳輸區122。填充體170位於第二晶片120與第二重佈線路結構150之間。第二重佈線路結構150的上表面150a具有溝槽G1。第二重佈線路結構150的上表面150a包含位於溝槽G1相對兩側的第一區150a1及第二區150a2。填充體170直接接觸第一區150a1，且填充體170遠離第二區150a2。

在一實施例中，第一晶片110例如可以是電子積體電路(Electrical Integrated Circuit；EIC)、特殊應用積體電路(Application-Specific Integrated Circuit；ASIC)、控制晶片或包括其他適宜元件的晶片，但本發明不限於此。在一實施例中，多個第一晶片110之間可以是同質的(homogeneous)晶片也可以是異質的(heterogeneous)晶片，於本發明並不加以限制。

在本實施例中，第一晶片110可以藉由第二重佈線路結構150中對應的線路且/或對應的導通連接件130而電性連接於第一重佈線路結構160中對應的線路，而可以進行訊號及/或電源傳輸，但本發明不限於此。在一實施例中，第一晶片110不具有矽穿孔(Through Silicon Via；TSV)。

在本實施例中，第二晶片120可以藉由對應的第二晶片連接件124、第二重佈線路結構150中對應的線路且/或對應的導通連接件130而電性連接於第一重佈線路結構160中對應的線路，而可以進行訊號及/或電源傳輸；且/或第二晶片120可以藉由對應的第二晶片連接件124且/或第二重佈線路結構150中對應的線路與第一晶片110進行訊號及/或電源傳輸，但本發明不限於此。

在本實施例中，溝槽G1可以為條狀，但本發明不限於此。溝槽G1的側壁可以為斜面。於溝槽G1的一延伸方向D2上，溝槽G1的尺寸G1w大於第二晶片120的尺寸120w。溝槽G1的尺寸G1w小於模封體140的尺寸140w、第二重佈線路結構150整體的尺寸150w及/或第一重佈線路結構160整體的尺寸160w。

在本實施例中，填充體170還可填入溝槽G1。也就是說，填充體170可直接接觸第一區150a1及溝槽G1，但不接觸第二區150a2。如此一來，第二晶片120與第二重佈線路結構150之間的填充體170可以以溝槽G1作為分界，避免填充體170溢出第二重佈線路結構150的邊緣而可能進一步地覆蓋至光訊號傳輸區122。如此一來，封裝結構100可以具有較佳的品質或良率。

在一實施例中，填充體170可以未填入或部分地填入溝槽G1，且填充體170不接觸第二區150a2。

在本實施例中，在垂直於第一模封表面140a或第二模封表面140b的方向D1上觀之(如：圖1H所繪示)，光訊號傳輸區122上的任一點與填充體170上的任一點之間具有溝槽G1。也就是說，在製作封裝結構100時，可以藉由溝槽G1確保填充體170不會覆蓋第二晶片120的光訊號傳輸區122。

在一實施例中，封裝結構100可以選擇性地更包括導電端子(未繪示)。導電端子可以配置於第一重佈線路結構160上，以使第一重佈線路結構160中對應的線路可以藉由導電端子以與外界的導電件電性連接。

值得注意的是，在本實施例中，僅示例性地繪示三個第一晶片110及一個第二晶片120於封裝結構100中，但本發明對於配置封裝結構100中的第一晶片110及第二晶片120的數量並不加以限制，其可以依設計上的需求而進行調整。

在本實施例中，溝槽G1的數量可以相同於第二晶片120的數量，但本發明不限於此。

在一示例性的應用方式中，可以使導光元件(如：光纖，但不限)接觸(如：以直接接觸的方式；或，藉由光學膠間接接觸的方式；或，部分地直接接觸及部分地間接接觸)封裝結構100的第二晶片120的光訊號傳輸區122，以使第二晶片120可以藉由前述的導光元件接收或傳送對應的光訊號。因此，藉由填充體170的配置方式(如：使填充體170具有上述覆蓋第二晶片120的方式)，可以在導光元件接觸封裝結構100的第二晶片120的光訊號傳輸區122時，降低第二晶片120自第二重佈線路結構150剝離的可能。另外，藉由第二重佈線路結構150的溝槽G1，可以避免前述的填充材料覆蓋第二晶片120的光訊號傳輸區122。如此一來，可以使封裝結構100具有較佳的品質。

圖2是依照本發明的第二實施例的一種封裝結構的部分上視示意圖。本實施例的封裝結構200及其製造方法與第一實施例的封裝結構100及其製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。另外，為求清楚表示，於圖2中省略繪示了部分的膜層或構件，且/ 或另一部分的膜層或構件以透視方式繪示。

請參照圖2，在本實施例中，溝槽G2為環狀。

在本實施例中，在垂直於第一模封表面140a或第二模封表面140b的方向D1上觀之，溝槽G2可以圍繞第二晶片連接件124。

在本實施例中，在垂直於第一模封表面140a或第二模封表面140b的方向D1上觀之，填充體170的範圍可以小於或等於溝槽G2所圍繞的範圍。

圖3A至圖3D是依照本發明的第三實施例的一種封裝結構的部分製造方法的部分剖視示意圖。本實施例的封裝結構300及其製造方法與第一實施例的封裝結構100及其製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。舉例而言，圖3A繪示接續圖1C的步驟的封裝結構的製造方法的部分剖視示意圖。另外，為求清楚表示，於圖3A至圖3C中可能省略繪示了重覆的單元。舉例而言，圖3A至圖3C為可接續圖1C左側或右側結構的步驟。應理解，對於圖3A至圖3C中可能未繪示的重覆單元，也可施以相同或相似的步驟。圖3D所繪示的區域可以類似於圖1F中的區域R1。

在本實施例中，具有溝槽G3的第二重佈線路結構350(標示於圖3C或圖3D)的的形成方式舉例如下。

請參照圖3A，可以藉由塗佈的方式於絕緣層151a上形成絕緣材料。前述的絕緣材料例如包括可被光固化或熱固化的材質。然後，可以將塗佈於絕緣層151a上的部分絕緣材料固化。然後，將未被固化的絕緣材料移除，以形成絕緣層351b。絕緣層351b具有暴露出部分的絕緣層151a的開口OP1以及暴露出部分的導電層152a的開口。然後，於絕緣層351b上形成導電層152b。部分的導電層152b可以填入絕緣層351b的開口，以連接(包括：電性連接或直接連接)導電層152a。然後，可以藉由塗佈的方式於絕緣層351b上形成絕緣材料357c。絕緣材料357c可以填入絕緣層351b的開口OP1。絕緣材料357c例如包括可被光固化或熱固化的材質。

請參照圖3A至圖3B，可以將部分的絕緣材料357c固化。然後，將未被固化的絕緣材料357c移除，以形成絕緣層351c。絕緣層351c具有開口OP2以及暴露出部分的導電層152b的開口。絕緣層351c的開口OP2對應於絕緣層351b的開口OP1。開口OP2的開口面積可以大於開口OP1的開口面積。並且，在垂直於第一模封表面140a或第二模封表面140b的方向D1上，開口OP1的開口範圍可以位於開口OP2的開口範圍內。

請參照圖3B至圖3C，於絕緣層351c上形成導電層152c。部分的導電層152c可以填入絕緣層351c的開口，以連接(包括：電性連接或直接連接)導電層152b。

請參照圖3C，經過上述製程後即可大致上完成本實施例的第二重佈線路結構350的製作。第二重佈線路結構350的溝槽G3可以至少由絕緣層351c的開口OP2及絕緣層351b的開口OP1 所構成。

請參照圖3C至圖3D，之後，可以藉由相同或相似於圖1E至圖1F所繪示的步驟，以大致上完成本實施例的封裝結構300的製作。

應理解，圖3D為類似於圖1F中區域R1的放大示意圖。因此，儘管在圖3D中有部分的構件或部分的膜層未被繪示，但在其他未繪示處，可以有相同或相似於如圖1F所繪示之構件或膜層。

請參照圖3D，封裝結構300包括第一晶片(未直接繪示，可以如前述實施例的第一晶片110)、模封體140、第一重佈線路結構(未直接繪示，可以如前述實施例的第一重佈線路結構160)、第二重佈線路結構350、導電連接件130、第二晶片(未直接繪示，可以如前述實施例的第二晶片120)以及填充體170。第二重佈線路結構350位於模封體140的第二模封表面140b上。第二重佈線路結構350中對應的線路電性連接於第一晶片。導電連接件130貫穿模封體140且電性連接於第一重佈線路結構中對應的線路及第二重佈線路結構350中對應的線路。第二晶片配置於第二重佈線路結構350上。第二晶片電性連接於第二重佈線路結構350中對應的線路。填充體170位於第二晶片與第二重佈線路結構350之間。第二重佈線路結構350的上表面350a具有溝槽G3。第二重佈線路結構350的上表面350a包含位於溝槽G3相對兩側的第一區350a1及第二區350a2。填充體170直接接觸第一區350a1，且填充體170遠離第二區350a2。

在本實施例中，溝槽G3的側壁可以具有階梯狀結構。

在本實施例中，封裝結構300的溝槽G3可為條狀(如圖1H所繪示)，但本發明不以此為限。在一實施例中，類似於溝槽G3的溝槽(如：具有階梯狀結構的側壁的溝槽)可以為環狀(如圖2所繪示)。

圖4A至圖4C是依照本發明的第四實施例的一種封裝結構的部分製造方法的部分剖視示意圖。本實施例的封裝結構400及其製造方法與第一實施例的封裝結構100及其製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。舉例而言，圖4A繪示接續圖1C的步驟的封裝結構的製造方法的部分剖視示意圖。另外，為求清楚表示，於圖4A至圖4B中可能省略繪示了重覆的單元。舉例而言，圖4A至圖4B為可接續圖1C左側或右側結構的步驟。應理解，對於圖4A至圖4B中可能未繪示的重覆單元，也可施以相同或相似的步驟。圖4C所繪示的區域可以類似於圖1F中的區域R1。

在本實施例中，具有溝槽G4的第二重佈線路結構450(標示於圖4C)的的形成方式舉例如下。

請參照圖4A，導電層152a可以包括虛設墊dp。然後，可以藉由沉積、微影及/或蝕刻製程的方式於絕緣層151a上形成絕緣層451b、導電層152b以及絕緣層451c。

在一實施例中，絕緣層451b的材質及/或絕緣層451c的材質可以包括矽的氧化物(silicon oxide)、矽的氮化物(silicon nitride)、矽的氮氧化物(silicon oxynitride)或上述之組合，但本發明不限於此。

在一實施例中，絕緣層451b的材質與絕緣層451c的材質可以相同或相似，但本發明不限於此。

請參照圖4A至圖4B，可以藉由蝕刻的方式，形成暴露出部分的導電層152b的開口以及溝槽G4。溝槽G4可以對應於虛設墊dp。在一實施例中，虛設墊dp可以被稱為蝕刻停止層(etching stop layer)，但本發明不限於此。

請參照圖4B至圖4C，於形成溝槽G4後，於絕緣層451c上形成導電層152c。部分的導電層152c可以填入絕緣層451c的開口，以連接(包括：電性連接或直接連接)導電層152b。

在本實施例中，虛設墊dp為導電層152a的一部分，但本發明不以此為限。在一實施例中，虛設墊dp可以是第二重佈線路結構450中，除了頂導電層(如：導電層152c)以外的任一導電層的一部分。

經過上述製程後即可大致上完成本實施例的第二重佈線路結構450的製作。第二重佈線路結構450的溝槽G4可以位於虛設墊dp上。

請繼續參照圖4C，之後，可以藉由相同或相似於圖1E至圖1F所繪示的步驟，以大致上完成本實施例的封裝結構400的製作。

應理解，圖4C為類似於圖1F中區域R1的放大示意圖。因此，儘管在圖4C中有部分的構件或部分的膜層未被繪示，但在其他未繪示處，可以有相同或相似於如圖1F所繪示之構件或膜層。

請參照圖4C，封裝結構400包括第一晶片(未直接繪示，可以如前述實施例的第一晶片110)、模封體140、第一重佈線路結構(未直接繪示，可以如前述實施例的第一重佈線路結構160)、第二重佈線路結構450、導電連接件130、第二晶片(未直接繪示，可以如前述實施例的第二晶片120)以及填充體170。第二重佈線路結構450位於模封體140的第二模封表面140b上。第二重佈線路結構450中對應的線路電性連接於第一晶片。導電連接件130貫穿模封體140且電性連接於第一重佈線路結構中對應的線路及第二重佈線路結構450中對應的線路。第二晶片配置於第二重佈線路結構450上。第二晶片電性連接於第二重佈線路結構450中對應的線路。填充體170位於第二晶片與第二重佈線路結構450之間。第二重佈線路結構450的上表面450a具有溝槽G4。第二重佈線路結構450的上表面450a包含位於溝槽G4相對兩側的第一區450a1及第二區450a2。填充體170直接接觸第一區450a1，且填充體170遠離第二區450a2。

在本實施例中，封裝結構400的溝槽G4可為條狀(如圖1H所繪示)，但本發明不以此為限。在一實施例中，類似於溝槽G4的溝槽(如：貫穿多個絕緣層，且側壁為斜面的溝槽)可以為環狀(如圖2所繪示)。

綜上所述，本發明的封裝結構的製造方法可以使封裝結構具有較佳的品質，且/或本發明的封裝結構可以具有較佳的品質。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:封裝結構