TW202416395A

TW202416395A - 半導體封裝的形成方法

Info

Publication number: TW202416395A
Application number: TW112107365A
Authority: TW
Inventors: 薛長榮; 瑋言; 黃暉閔; 鄭明達; 林柏堯
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-10-14
Filing date: 2023-03-01
Publication date: 2024-04-16

Abstract

一種半導體封裝的形成方法包括：將封裝組件貼合至封裝基底，所述封裝組件包括設置於封裝基底之上的中介層、沿著中介層設置的第一晶粒以及沿著中介層設置的第二晶粒，第二晶粒在側向上與第一晶粒相鄰；將第一熱介面材料貼合至第一晶粒，所述第一熱介面材料由第一材料構成；將第二熱介面材料貼合至第二晶粒，所述第二熱介面材料由與第一材料不同的第二材料構成；以及將蓋總成貼合至封裝基底，所述蓋總成進一步貼合至第一熱介面材料及第二熱介面材料。

Description

半導體封裝的形成方法

本發明的實施例是有關於一種半導體封裝及其形成方法，且特別是有關於一種包括散熱器結構的半導體封裝及其形成方法。

由於各種電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度持續提高，半導體行業已經歷快速發展。在很大程度上，積體密度提高起因於最小特徵尺寸（minimum feature size）的不斷減小，此使得更多組件能夠被整合至給定面積中。隨著縮小電子裝置需求的增長，已浮現出更小且更具創造性的半導體晶粒封裝技術的趨勢。

根據一些實施例，一種半導體封裝的形成方法包括以下步驟。將封裝組件貼合至封裝基底，所述封裝組件包括設置於所述封裝基底之上的中介層、沿著所述中介層設置的第一晶粒及沿著所述中介層設置的第二晶粒，所述第二晶粒在側向上與所述第一晶粒相鄰。將第一熱介面材料貼合至所述第一晶粒，所述第一熱介面材料由第一材料構成。將第二熱介面材料貼合至所述第二晶粒，所述第二熱介面材料由與所述第一材料不同的第二材料構成。將蓋總成貼合至所述封裝基底，所述蓋總成進一步貼合至所述第一熱介面材料及所述第二熱介面材料。

根據一些實施例，一種半導體封裝包括貼合至封裝基底的中介層、貼合至所述中介層的第一晶粒及第二晶粒、對所述第一晶粒的側邊及所述第二晶粒的側邊進行包封的包封體、第一熱介面材料、第二熱介面材料以及貼合至所述封裝基底、所述第一熱介面材料及所述第二熱介面材料的蓋總成。所述第一晶粒的第一表面、所述第二晶粒的第二表面及所述包封體的第三表面齊平。第一熱介面材料貼合至所述第一表面且具有第一熱導率，第二熱介面材料貼合至所述第二表面且具有第二熱導率，所述第二熱導率與所述第一熱導率不同。

根據一些實施例，一種半導體封裝包括半導體組件及貼合至所述半導體組件的散熱器結構。半導體組件包括封裝基底、設置於所述封裝基底之上的第一晶粒、設置於所述封裝基底之上的第二晶粒及第三晶粒，所述第一晶粒是系統晶片晶粒。散熱器結構包括貼合至所述封裝基底的表面的環部分、貼合至所述第一晶粒的表面的第一熱介面材料、貼合至所述第二晶粒的表面及所述第三晶粒的表面的第二熱介面材料以及貼合至所述第一熱介面材料、所述第二熱介面材料及所述環部分的蓋部分。

以下揭露提供諸多不同的實施例或實例以用於實施本發明的不同特徵。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不限於此。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

根據各種實施例，藉由在晶圓之上對積體電路晶粒進行封裝來形成積體電路封裝。積體電路晶粒可包括第一積體電路晶粒及第二積體電路晶粒，其中在功能使用期間，第一積體電路晶粒將傾向於產生較第二積體電路晶粒高的熱量。在晶圓之上及在積體電路晶粒周圍形成包封體。對晶圓進行單體化以形成中間封裝組件，然後將所述中間封裝組件貼合至封裝基底以形成局部半導體封裝。將包括熱介面材料（thermal interface material，TIM）及蓋總成（lid assembly）的散熱器（heat sink）結構貼合至局部半導體封裝以形成積體電路封裝。在一些實施例中，藉由將第一TIM（例如金屬材料）貼合至第一積體電路晶粒且將第二TIM（例如低應力材料、非金屬材料及/或熱導率較低的材料）貼合至第二積體電路晶粒來形成散熱器結構。所述蓋總成貼合至封裝基底及TIM。在一些實施例中，蓋總成可具有與TIM共形的內表面，所述TIM可具有非齊平表面。蓋總成可在其形狀方面包括其他特徵，例如被設計成改善效能的空腔及溝渠。散熱器結構（例如TIM及蓋總成）在以較大靈活性及經改善應力減小來改善積體電路封裝的結構完整性的同時有利地以經改善效率自積體電路晶粒散熱。

圖1是積體電路晶粒50的剖視圖。在後續處理中將對積體電路晶粒50進行封裝以形成積體電路封裝。每一積體電路晶粒50可為邏輯裝置（例如中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、微控制器等）、記憶體裝置（例如動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒等）、電源管理裝置（例如電源管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）裝置、感測裝置、微機電系統（micro-electro-mechanical-system，MEMS）裝置、訊號處理裝置（例如數位訊號處理（digital signal processing，DSP）晶粒）、前端裝置（例如類比前端（analog front-end，AFE）晶粒）、類似裝置或其組合（例如系統晶片（system-on-a-chip，SoC）晶粒）。積體電路晶粒50可形成於晶圓中，所述晶圓可包括在後續步驟中被單體化以形成多個積體電路晶粒50的不同晶粒區。積體電路晶粒50包括半導體基底52、內連線結構54、晶粒連接件56及介電層58。

半導體基底52可為經摻雜或未經摻雜的矽基底或絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底52可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用其他基底，例如多層式基底或梯度基底。半導體基底52具有主動表面（例如面朝上的表面）及非主動表面（例如面朝下的表面）。在半導體基底52的主動表面處具有裝置。所述裝置可為主動裝置（例如電晶體、二極體等）、電容器、電阻器等。非主動表面可不具有裝置。

內連線結構54位於半導體基底52的主動表面之上且用於對半導體基底52的裝置進行電性連接以形成積體電路。內連線結構54可包括一或多個介電層及位於介電層中的相應金屬化層。用於介電層的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽或類似材料。亦可使用其他介電材料，例如聚合物（例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、基於苯並環丁烯（benzocyclobuten，BCB）的聚合物或類似聚合物）。金屬化層可包括導通孔及/或導電線，以對半導體基底52的裝置進行內連。金屬化層可由導電材料（例如金屬，如銅、鈷、鋁、金、其組合或類似金屬）形成。可藉由鑲嵌製程（例如單鑲嵌製程、雙鑲嵌製程或類似製程）形成內連線結構54。

晶粒連接件56位於積體電路晶粒50的前側50F處。晶粒連接件56可為進行外部連接的導電柱、接墊或類似連接件。晶粒連接件56位於內連線結構54中及/或內連線結構54上。舉例而言，晶粒連接件56可為內連線結構54的上部金屬化層的一部分。晶粒連接件56可由金屬（例如銅、鋁或類似金屬）形成且可藉由例如鍍覆或類似方法形成。在實施例中，晶粒連接件56可為微凸塊、球柵陣列（ball grid array，BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、無電鍍鎳鈀浸金（electroless nickel-electroless palladium-immersion gold，ENEPIG）技術所形成的凸塊或類似連接件。晶粒連接件56可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，藉由在開始時經由蒸鍍、電鍍、印刷、焊料轉移、植球或類似方法形成焊料層來形成晶粒連接件56。一旦已在所述結構上形成焊料層，便可執行回焊，以將材料塑形成所期望的凸塊形狀。

可選地，在形成積體電路晶粒50期間，可在晶粒連接件56上設置焊料區（未單獨示出）。焊料區可用於對積體電路晶粒50執行晶片探針（chip probe）測試。舉例而言，焊料區可為用於將晶片探針貼合至晶粒連接件56的焊料球、焊料凸塊或類似連接件。可對積體電路晶粒50執行晶片探針測試以確認積體電路晶粒50是否是已知良好晶粒（known good die，KGD）。因此，只有作為KGD且經受後續處理的積體電路晶粒50會被封裝且未通過晶片探針測試的晶粒不會被封裝。在測試之後，可在後續處理步驟中移除焊料區。

介電層58位於積體電路晶粒50的前側50F處。介電層58位於內連線結構54中及/或內連線結構54上。舉例而言，介電層58可為內連線結構54的上部介電層。介電層58在側向上對晶粒連接件56進行包封。介電層58可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沉積（chemical vapor deposition，CVD）或類似方法來形成介電層58。可對介電層58進行圖案化以形成開口且晶粒連接件56可形成於所述開口中。晶粒連接件56的一些部分可設置於介電層58之上或突出於介電層58上方。在一些實施例中，介電層58可隱埋晶粒連接件56，使得介電層58的頂表面位於晶粒連接件56的頂表面上方。在形成積體電路晶粒50期間，晶粒連接件56被介電層58暴露出來。使晶粒連接件56暴露出來可移除可能存在於晶粒連接件56上的任何焊料區。可對各層應用移除製程，以移除晶粒連接件56之上的過多材料。移除製程可為平坦化製程，例如化學機械研磨（chemical mechanical polish，CMP）、回蝕、其組合或類似製程。在一些實施例（未具體示出）中，在平坦化製程之後，晶粒連接件56的頂表面與介電層58的頂表面實質上共面（在製程變化內），使得晶粒連接件56與介電層58彼此齊平。晶粒連接件56及介電層58在積體電路晶粒50的前側50F處暴露出。

在一些實施例中，積體電路晶粒50是包括多個半導體基底52的堆疊裝置。舉例而言，積體電路晶粒50可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方體（hybrid memory cube，HMC）裝置、高頻寬記憶體（high bandwidth memory，HBM）裝置或類似裝置。在此種實施例中，積體電路晶粒50包括由穿孔（例如基底穿孔（through-substrate via，TSV）（如矽穿孔））進行內連的多個半導體基底52。半導體基底52中的每一者可具有（或可不具有）單獨的內連線結構54。

圖2至圖9C是根據一些實施例的製造積體電路封裝100的中間階段的視圖。圖2至圖5C是用於形成封裝組件150（例如封裝組件150（例如其包括貼合至中介層102的積體電路晶粒50））的製程的剖視圖。圖6A至圖6C是將封裝組件150貼合至封裝基底120以形成例如用於基底上晶圓上晶片（chip-on-wafer-on-substrate，CoWoS ^®）裝置的積體電路封裝100的剖視圖。圖7A至圖9C是將散熱器結構（例如包括TIM及蓋總成）貼合至封裝組件150及封裝基底120的剖視圖。出於例示目的而示出中介層102的一個封裝區，但是應理解，可同時對任意數量的封裝區進行處理以形成任意數量的封裝組件150且隨後對所述封裝組件150進行單體化以形成各別的封裝組件150。

在圖2中，在載體晶圓130之上形成中介層102。舉例而言，中介層102可包括嵌置於多個介電層114中的多個金屬化層112。用於介電層114的可接受介電材料包括聚合物，例如聚苯並噁唑（PBO）、聚醯亞胺、基於苯並環丁烯（BCB）的聚合物或類似聚合物。亦可使用其他介電材料，包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽或類似材料。金屬化層112可包括導電線及將導電線的各層彼此連接的導通孔。金屬化層112可由導電材料（例如金屬，如銅、鈷、鋁、金、其組合或類似金屬）形成。

作為在本實施例中形成中介層102的實例，在載體晶圓130之上形成介電層114中的第一介電層。在一些實施例中，載體晶圓130例如是塊狀半導體或玻璃基底等基底。在一些實施例中，中介層102可形成於載體晶圓130上的黏合層（未具體示出）之上，所述黏合層可為在暴露於特定波長的光及/或受熱時會失去其黏合性質的雷射離型材料及/或熱離型材料。舉例而言，黏合層可為光熱轉換（Light-to-heat-conversion，LTHC）離型塗層，所述LTHC離型塗層包含例如乙酸鹽溶劑及/或乙醇溶劑中的環氧樹脂、聚醯亞胺、丙烯酸、類似材料或合適的材料。

在介電層114中的第一介電層中形成開口且在載體晶圓130的被暴露出的表面之上在介電層114中的第一介電層之上及所述開口中形成晶種層（未單獨示出）。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於鈦層之上的銅層。可使用例如物理氣相沉積（physical vapor deposition，PVD）或類似製程來形成晶種層。然後在晶種層上形成光阻且對所述光阻進行圖案化。光阻可藉由旋轉塗佈或類似製程來形成且可被曝露於光以進行圖案化。光阻的圖案對應於金屬化層112中的第一金屬化層。所述圖案化形成穿過光阻以暴露出晶種層的開口。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍或無電鍍覆或類似鍍覆）來形成所述導電材料。所述導電材料可包括金屬，例如銅、鈦、鎢、鋁或類似金屬。然後移除光阻以及晶種層的上面未形成導電材料的部分。可藉由可接受的灰化製程或剝除製程（例如使用氧電漿或類似電漿）來移除光阻。一旦光阻被移除，便例如使用可接受的蝕刻製程來移除晶種層的被暴露出的部分。晶種層的剩餘部分與導電材料形成金屬化層112中的第一金屬化層。可重複進行該些步驟以形成介電層114中的第二介電層、金屬化層112中的第二金屬化層且以此類推直至形成中介層102的所有金屬化層112及所有介電層114。在一些實施例（未具體示出）中，可藉由鑲嵌製程（例如單鑲嵌製程、雙鑲嵌製程、類似製程或其組合）來形成中介層102（例如金屬化層112及介電層114）。

在一些實施例中，在金屬化層112及介電層114之上形成晶粒連接件116及介電層118。具體而言，中介層102可包括與針對圖1闡述的積體電路晶粒50的晶粒連接件56及介電層58相似的晶粒連接件116及介電層118。舉例而言，晶粒連接件116及介電層118可為中介層102的上部金屬化層112的一部分。

在圖3A至圖3C中，將積體電路晶粒50（例如第一積體電路晶粒50A中的一或多者及第二積體電路晶粒50B中的一或多者）貼合至中介層102。圖3A至圖3B示出根據一些實施例的封裝組件150的側視圖且圖3C示出根據一些實施例的封裝組件150的平面圖（例如X-Y平面）。具體而言，圖3A示出圖3C所示A-A剖面（例如Y-Z平面）且圖3B示出圖3C所示B-B剖面（例如X-Z平面）。應注意，在不對第一積體電路晶粒50A與第二積體電路晶粒50B之間的區域（例如位於第一積體電路晶粒50A與第二積體電路晶粒50B之間的底部填充膠334（若存在））進行區分的情況下示出圖3C所示封裝組件150。除非另外陳述，否則後續的平面圖可以相似的方式進行簡化。

在所示實施例中，將多個積體電路晶粒50（包括第一積體電路晶粒50A及第二積體電路晶粒50B）放置成彼此相鄰，其中第一積體電路晶粒50A位於第二積體電路晶粒50B之間。在一些實施例中，第一積體電路晶粒50A是邏輯裝置（例如SoC裝置）（例如CPU、GPU或類似裝置）且第二積體電路晶粒50B是I/O裝置及/或記憶體裝置（例如DRAM晶粒、HMC模組、HBM模組或類似裝置）。儘管在各個圖（例如平面圖）中示出第一積體電路晶粒50A中的兩個第一積體電路晶粒50A及第二積體電路晶粒50B中的八個第二積體電路晶粒50B，然而應理解，可將任意數目的每一類型的積體電路晶粒50貼合至中介層102以形成封裝組件150。

在所示實施例中，使用導電連接件332（例如焊料結合件）將積體電路晶粒50貼合至中介層102。導電連接件332可由可回焊的導電材料（例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合）形成。在一些實施例中，藉由在開始時經由例如蒸鍍、電鍍、印刷、焊料轉移、植球或類似方法等方法在晶粒連接件116上形成焊料層來形成導電連接件332。一旦已在晶粒連接件116上形成焊料層，便可執行回焊，以將導電連接件332塑形成所期望的凸塊形狀。將積體電路晶粒50貼合至中介層102可包括使用例如拾取及放置工具將積體電路晶粒50放置於中介層102上且對導電連接件332進行回焊。導電連接件332在中介層102的對應晶粒連接件116與積體電路晶粒50的晶粒連接件56之間形成接頭，進而將中介層102電性連接至積體電路晶粒50。

可在導電連接件332周圍以及中介層102與積體電路晶粒50之間形成底部填充膠334。底部填充膠334可減小應力且對藉由對導電連接件332進行回焊而形成的接頭進行保護。底部填充膠334可由底部填充材料（例如模製化合物、環氧樹脂或類似材料）形成。可在將積體電路晶粒50貼合至中介層102之後藉由毛細流動製程形成底部填充膠334，或者可在將積體電路晶粒50貼合至中介層102之前藉由適合的沉積方法形成底部填充膠334。可以液體或半液體形式施加底部填充膠334，隨後使底部填充膠334固化。

在其他實施例（未具體示出）中，使用直接結合件將積體電路晶粒50貼合至中介層102。舉例而言，可在不使用黏合劑或焊料的情況下使用熔融結合、介電質結合、金屬結合、其組合（例如介電質對介電質結合及金屬對金屬結合）、或類似結合來使對應的介電層58、118及/或對應的晶粒連接件56、116直接結合。當使用直接結合時，可省略底部填充膠334。此外，可使用結合技術的組合，例如可藉由焊料結合（例如導電連接件332）將一些積體電路晶粒50貼合至中介層102且可藉由直接結合件將其他積體電路晶粒50貼合至中介層102。

在圖4A至圖4C中，在中介層102之上以及積體電路晶粒50上及積體電路晶粒50周圍形成包封體336。圖4A至圖4B示出根據一些實施例的封裝組件150的側視圖且圖4C示出根據一些實施例的封裝組件150的平面圖（例如X-Y平面）。具體而言，圖4A示出圖4C所示A-A剖面（例如Y-Z平面）且圖4B示出圖4C所示B-B剖面（例如X-Z平面）。

在形成之後，包封體336對積體電路晶粒50以及底部填充膠334（若存在）或導電連接件332進行包封。包封體336可為模製化合物、環氧樹脂或類似材料。包封體336可藉由壓縮模製（compression molding）、轉移模製（transfer molding）或類似模製施加且形成於中介層102之上以使得積體電路晶粒50被隱埋或覆蓋。可以液體或半液體形式施加包封體336，隨後使包封體336固化。可對包封體336進行薄化以暴露出積體電路晶粒50。薄化製程可為磨削製程、化學機械研磨（CMP）、回蝕、其組合或類似製程。在薄化製程之後，積體電路晶粒50的頂表面與包封體336的頂表面共面（在製程變化內），使得積體電路晶粒50與包封體336彼此齊平。執行薄化直到已移除所期望量的積體電路晶粒50及/或包封體336。舉例而言，包封體336在中介層102上方可具有介於自15微米至200微米的範圍內的厚度T _E。相似地，積體電路晶粒50在中介層102上方的高度可與包封體336的厚度T _E相同。在一些實施例（未具體示出）中，積體電路晶粒50可具有各種厚度。舉例而言，第一積體電路晶粒50A可具有較第二積體電路晶粒50B大的厚度。在具有第一積體電路晶粒50A中的兩個第一積體電路晶粒50A的實施例中，第一積體電路晶粒50A可具有彼此不同的厚度。

應注意，儘管底部填充膠334被示出為形成於積體電路晶粒50中的每一者之間且具有與積體電路晶粒50及包封體336齊平的頂表面，然而底部填充膠334可僅局部地對積體電路晶粒50之間的間隙進行填充。如此一來，在一些實施例（未具體示出）中，包封體336亦至少局部地形成於積體電路晶粒50之間且該些區域中的包封體336可與積體電路晶粒50及位於積體電路晶粒50（例如在中介層102上方的高度為厚度T _E的所有積體電路晶粒50）的最外側壁（例如周邊）周圍的包封體336齊平。

在圖5A至圖5C中，自中介層102移除載體晶圓130，在中介層102（例如金屬化層112）上形成凸塊下金屬（under-bump metallization，UBM）146且在UBM 146上形成導電連接件148。圖5A至圖5B示出根據一些實施例的封裝組件150的側視圖且圖5C示出根據一些實施例的封裝組件150的平面圖（例如X-Y平面）。具體而言，圖5A示出圖5C所示A-A剖面（例如Y-Z平面）且圖5B示出圖5C所示B-B剖面（例如X-Z平面）。

舉例而言，在其中使用黏合層（未具體示出）將中介層102固持至載體晶圓130的實施例中，可藉由例如對黏合層投射例如雷射光或紫外（ultraviolet，UV）光等光線以使得黏合層在光的能量及/或熱量下分解來執行剝離製程且可移除載體晶圓130。可選地，可在中介層102的背面上形成絕緣層（未具體示出）。絕緣層可由含矽絕緣體（例如氮化矽、氧化矽、氮氧化矽或類似絕緣體）形成且可藉由合適的沉積方法（例如旋轉塗佈、CVD、電漿增強型CVD（plasma-enhanced CVD，PECVD）、高密度電漿CVD（high density plasma CVD，HDP-CVD）或類似方法）形成所述絕緣層。舉例而言，絕緣層可用作鈍化層，以保護金屬化層112的以其他方式暴露出的特徵。若存在絕緣層，則可在形成UBM 146及導電連接件148之前對絕緣層進行圖案化以形成暴露出金屬化層112中的第一金屬化層的開口。

作為在此實施例中形成UBM 146的實例，在中介層102的被暴露出的表面之上形成晶種層（未單獨示出）。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於鈦層之上的銅層。可使用例如PVD或類似製程來形成晶種層。接著，在晶種層上形成光阻且對所述光阻進行圖案化。光阻可藉由旋轉塗佈或類似製程來形成且可被曝露於光以進行圖案化。光阻的圖案對應於UBM 146。所述圖案化形成穿過光阻以暴露出晶種層的開口。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍或無電鍍覆或類似鍍覆）來形成所述導電材料。所述導電材料可包括金屬，例如銅、鈦、鎢、鋁或類似金屬。然後，移除光阻以及晶種層的上面未形成導電材料的部分。可藉由可接受的灰化製程或剝除製程（例如使用氧電漿或類似電漿）來移除光阻。一旦光阻被移除，便例如使用可接受的蝕刻製程來移除晶種層的被暴露出的部分。晶種層的剩餘部分與導電材料形成UBM 146。

此外，在UBM 146上形成導電連接件148。導電連接件148可為球柵陣列（BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（ENEPIG）形成的凸塊或類似連接件。導電連接件148可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，藉由在開始時經由蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成焊料層來形成導電連接件148。一旦已在所述結構上形成焊料層，便可執行回焊，以將材料塑形成所期望的凸塊形狀。在另一實施例中，導電連接件148包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱（例如銅柱）。金屬柱可不具有焊料且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂上形成金屬頂蓋層（metal cap layer）。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合且可藉由鍍覆製程形成。

根據一些實施例，沿著劃切區（scribe region）60對所述結構進行單體化，以將封裝組件150與其他封裝組件150分離。所述單體化製程可包括鋸切（sawing）、切割（dicing）或類似單體化製程。舉例而言，單體化製程可包括對包封體336、中介層102（例如介電層114）及介電層118進行鋸切。作為單體化製程的結果，中介層102的外側壁與包封體336的外側壁在側向上相接（在製程變化內）。在單體化之後，包封體336可具有自積體電路晶粒50的外側壁開始的介於自250微米至950微米的範圍內的側向厚度或寬度W _E。

圖6A至圖8C示出根據各種實施例的製造積體電路封裝100的各種附加步驟。舉例而言，將封裝組件150貼合至封裝基底120且可將例如熱介面材料（TIM）（80A/80B）及蓋總成226等其他特徵貼合至封裝組件150及封裝基底120，因此形成積體電路封裝100。示出單個封裝組件150、單個封裝基底120及單個積體電路封裝100。應理解，可同時對多個封裝組件150進行處理以形成多個積體電路封裝100。如以上所論述，TIM及蓋總成226可被統稱為散熱器結構。

在圖6A至圖6C中，使用導電連接件148將封裝組件150貼合至封裝基底120。圖6A至圖6B示出根據一些實施例的積體電路封裝100的側視圖且圖6C示出根據一些實施例的積體電路封裝100的平面圖（例如X-Y平面）。具體而言，圖6A示出圖6C所示A-A剖面（例如Y-Z平面）且圖6B示出圖6C所示B-B剖面（例如X-Z平面）。

根據一些實施例，封裝基底120包括基底核心122，所述基底核心122可由半導體材料（例如矽、鍺、金剛石或類似材料）製成。在一些實施例中，亦可使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、砷磷化鎵、磷化鎵銦、其組合或類似材料。另外，基底核心122可為SOI基底。一般而言，SOI基底包括例如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺（silicon germanium on insulator，SGOI）或其組合等半導體材料形成的層。在另一實施例中，基底核心122是例如玻璃纖維加強樹脂核心等絕緣核心。一種實例性核心材料是玻璃纖維樹脂（例如弗朗克功能調節劑（Frankle’s functional regulator-4，FR4））。所述核心材料的替代材料包括雙馬來醯亞胺三嗪（bismaleimide-triazine，BT）樹脂，或者作為另外一種選擇而為其他印刷電路板（printed circuit board，PCB）材料或膜。可對基底核心122使用例如味之素增層膜（Ajinomoto build-up film，ABF）等增層膜或者其他疊層體。

基底核心122可包括主動裝置及被動裝置（未單獨示出）。可使用例如電晶體、電容器、電阻器、其組合及類似裝置等裝置來產生系統設計的結構要求及功能要求。可使用任何合適的方法來形成所述裝置。

基底核心122亦可包括金屬化層及通孔以及位於所述金屬化層及通孔之上的結合接墊124。金屬化層可形成於主動裝置及被動裝置之上且被設計成對各種裝置進行連接以形成功能電路系統。金屬化層可由介電材料（例如低介電常數介電材料）與導電材料（例如銅）構成的交替層形成，其中通孔對導電材料層進行內連且可藉由任何合適的製程（例如沉積、鑲嵌或類似製程）形成所述金屬化層。在一些實施例中，基底核心122實質上不具有主動裝置及被動裝置。

對導電連接件148進行回焊以將中介層102的UBM 146貼合至封裝基底120的結合接墊124。導電連接件148將封裝組件150（例如中介層102的金屬化層112）連接至封裝基底120（例如基底核心122的金屬化層）。因此，封裝基底120電性連接至積體電路晶粒50。在一些實施例中，可將被動裝置（例如表面安裝元件（surface mount device，SMD），未具體示出）在安裝於封裝基底120上之前貼合至封裝組件150（例如結合至UBM 146）。在此類實施例中，可將被動裝置結合至封裝組件150的與導電連接件148相同的表面。在一些實施例中，可將被動裝置126（例如SMD）貼合至封裝基底120（例如貼合至結合接墊124）。舉例而言，可在將封裝組件150貼合至封裝基底120之前將被動裝置126貼合至封裝基底120。

在一些實施例中，在封裝組件150與封裝基底120之間形成環繞導電連接件148的底部填充膠128。可在對封裝組件150進行貼合之後藉由毛細流動製程形成底部填充膠128，或者可在對封裝組件150進行貼合之前藉由任何合適的沉積方法形成底部填充膠128。底部填充膠128可為自封裝基底120延伸至中介層102（例如延伸至介電層114中的第一介電層）的連續材料。在一些實施例中，在形成底部填充膠128之後，可將被動裝置126中的一些被動裝置126貼合至封裝基底120。

如進一步所示，封裝基底120可包括沿著與被貼合封裝組件150的一側的相對側的外部連接件140。外部連接件140可利於後續處理，例如測試（例如熱循環測試）及/或電子裝置中積體電路封裝100的貼合及電性連接。在一些實施例（未具體示出）中，可在稍後的步驟期間（例如在對蓋總成226進行貼合（參見例如圖8A至圖9C）之後）沿著封裝基底120形成外部連接件140。在貼合之後，封裝組件150在封裝基底120上方可具有約1英吋的厚度。

在圖7A至圖7C中，將熱介面材料（TIM）80（例如亦被稱為散熱特徵）貼合至積體電路晶粒50。TIM共同形成包括第一TIM 80A（例如金屬TIM）及第二TIM 80B（例如低應力TIM）的混合TIM。舉例而言，將第一TIM 80A貼合至第一積體電路晶粒50A且將第二TIM 80B貼合至第二積體電路晶粒50B。圖7A至圖7B示出根據一些實施例的積體電路封裝100的側視圖且圖7C示出根據一些實施例的積體電路封裝100的平面圖（例如X-Y平面）。具體而言，圖7A示出圖7C所示A-A剖面（例如Y-Z平面）且圖7B示出圖7C所示B-B剖面（例如X-Z平面）。

舉例而言，第一TIM 80A包括塊狀基底且可由具有高熱導率的材料形成，例如金屬（包括合金或環氧樹脂），包括Ag（例如大於或等於80重量%）、In（例如99重量%或高達99.99重量%）、AgIn（例如90重量%的In與10重量%的Ag）、AgIn ₂、AuIn、AuIn ₂、In _xNi _yAu、In _xNi _yAg、其他材料（例如矽、陶瓷、導熱玻璃、銅、鐵、其組合或其合金）或類似材料。另外，第二TIM 80B包括塊狀基底且可為具有高熱導率的低應力材料（例如順應性材料、可撓性材料及/或軟的材料），例如基於高介電常數聚合物的材料或基於石墨的材料，所述第二TIM 80B內可更包含導電填料（例如Al、ZnO、Ag）。TIM （80A/80B）亦可被稱為散熱晶粒、散熱特徵、虛設晶粒或熱增強晶粒。在一些實施例中，第一TIM 80A的熱導率可大於第二TIM 80B的熱導率。如此一來，第一TIM 80A將有效地自第一積體電路晶粒50A散熱，第一積體電路晶粒50A可產生較第二積體電路晶粒50B多的熱量。舉例而言，第一TIM 80A可具有介於自10 W/cm·K至100 W/cm·K的範圍內的導熱率且第二TIM 80B可具有介於自2 W/cm·K至20 W/cm·K的範圍內的導熱率。

參照圖7A至圖7B，第一TIM 80A可具有厚度T _A且第二TIM 80B可具有厚度T _B。在一些實施例中，厚度T _A可大於或等於厚度T _B的1.5倍。如此一來，TIM的頂表面可為不平坦的。如以上所論述，第一積體電路晶粒50A可產生較第二積體電路晶粒50B多的熱量且第一TIM 80A的較大厚度T _A可改善散熱益處。

參照圖7C，根據一些實施例，第一TIM 80A的總面積（或例如佔用面積）可小於第一積體電路晶粒50A的總面積（或例如佔用面積）或包含於第一積體電路晶粒50A的總面積（或例如佔用面積）內。另外，第二積體電路晶粒50B的總面積可小於第二TIM 80B的總面積或包含於第二TIM 80B的總面積內。此外，第二TIM 80B的總面積可小於或等於第一TIM 80A的總面積。舉例而言，第二積體電路晶粒50B的總面積可為約1英吋。

根據一些實施例，可將第一TIM 80A中的每一者貼合至第一積體電路晶粒50A中的對應一者，進而使得在為第一TIM 80中的每一者選擇適當的材料、形狀及厚度T _A時能夠達成更大的靈活性。如此一來，第一TIM 80A中的每一者可由相同或不同的材料形成。舉例而言，可將第一TIM 80A的每一材料選擇成為第一積體電路晶粒50A中的對應一者提供必要的散熱。不論第一積體電路晶粒50A具有彼此相同的厚度還是具有彼此不同的厚度，第一TIM 80A中的每一者亦可具有相同或不同的厚度T _A。在一些實施例中，對於第一積體電路晶粒50A中的每一者而言，第一積體電路晶粒50A的厚度與對應的第一TIM 80A的厚度T _A之和可為相同的。儘管未具體示出，然而可在第一積體電路晶粒50A中的多個第一積體電路晶粒50A之上設置單個第一TIM 80A。

相似地，可將第二TIM 80B中的每一者貼合至第二積體電路晶粒50B中的對應一者。如圖所示，第二TIM 80B中的任一者可對應於第二積體電路晶粒50B中的兩個或更多個第二積體電路晶粒50B。在一些實施例中，可在所有第二積體電路晶粒50B之上設置單個連續的第二TIM 80B。舉例而言，在其中第二積體電路晶粒50B圍繞第一積體電路晶粒50A形成環的實施例中，第二TIM 80B可以類似方式圍繞第一TIM 80A形成環。

在圖8A至圖8C中，在封裝組件150及被動裝置126（若存在）周圍以及TIM 80之上將蓋總成226貼合至封裝基底120。蓋總成226可充當散熱器結構（例如被統稱為蓋總成226及TIM 80A/80B）的散熱器。在一些實施例中，蓋總成226可包括環部分226R及蓋部分226L。環部分226R貼合至封裝基底120且環繞封裝組件150且蓋部分226L設置於TIM （80A/80B）之上及/或貼合至TIM （80A/80B）。圖8A至圖8B示出根據一些實施例的積體電路封裝100的側視圖且圖8C示出根據一些實施例的積體電路封裝100的平面圖（例如X-Y平面）。具體而言，圖8A示出圖8C所示A-A剖面（例如Y-Z平面）且圖8B示出圖8C所示B-B剖面（例如X-Z平面）。

在一些實施例中，蓋總成226可具有較封裝基底120的剛性大的剛性且環部分226R可被配置為加強環，所述加強環用於約束封裝基底120以使翹曲（例如由在後續處理步驟或測試（例如熱循環測試）期間產生的應力引起）最小化及/或增強封裝基底120的穩健性。在一些實施例中，環部分226R沿著封裝基底120的周緣或周邊排列且沿著封裝基底120環繞封裝組件150及被動裝置126。在俯視圖中（參見圖8C），蓋總成226（例如環部分226R）可端視例如封裝組件150及封裝基底120的大小及形狀而具有矩形形狀。在一些實施例中，可在封裝基底120之上形成環部分226R且隨後可將蓋部分226L貼合至環部分226R以形成蓋總成226（參見圖13）。在一些實施例（未具體示出）中，環部分226R在不形成連續的環或圈的情況下包括一或多個不連續部，例如包括圍繞封裝組件150的離散段。

蓋總成226可由一或多種材料製成。舉例而言，環部分226R（例如與封裝基底120相鄰的部分）可由熱膨脹係數（coefficient of thermal expansion，CTE）與下伏的封裝基底120的熱膨脹係數（CTE）相似的剛性材料形成，進而減小環部分226R與下伏的封裝基底120之間的CTE不匹配且減小封裝基底120上的應力（以及變形）（例如由如蓋總成226的貼合引起）。另外，蓋部分226L（以及可選地，環部分226R的與蓋部分226L相鄰的部分）的材料可包括金屬，例如銅、不銹鋼、不銹鋼/鎳、類似材料、以及其組合及其合金。舉例而言，蓋部分226L可主要是銅，沿著與第一TIM 80A接觸的表面的部分具有金塗層及/或銀塗層且沿著與第二TIM 80B接觸的表面的部分具有鎳塗層。在一些實施例中，蓋部分226L的熱導率可大於環部分226R的熱導率。舉例而言，蓋部分226L可具有介於自150 W/cm·K至600 W/cm·K的範圍內的導熱率且環部分226R可具有介於自90 W/cm·K至600 W/cm·K的範圍內的導熱率。

在一些實施例中，蓋總成226放置於封裝基底120上且使用黏合層228固持於適當位置，所述黏合層228夾置於蓋總成226的環部分226R的底表面與封裝基底120的上表面之間。黏合層228可為任何合適的非導電黏合劑、環氧樹脂、晶粒貼合膜（die attach film，DAF）或類似黏合層且可被施加至環部分226R的底表面或者可在安裝蓋總成226之前被施加於封裝基底120的上表面之上。在一些實施例中，可使用沿著蓋總成226的蓋部分226L的內表面的其他黏合層（未具體示出）來改善蓋總成226與第一TIM 80A及/或第二TIM 80B的貼合。

在將蓋總成226放置於封裝基底120之上之後，可執行可選的烘烤製程以在TIM 80與蓋部分226L之間形成結合件。舉例而言，第一TIM 80A可沿著蓋部分226L的一部分而與例如金塗層及/或銀塗層形成結合件且第二TIM 80B可沿著蓋部分226L的另一部分而與例如鎳塗層形成結合件。如此一來，第一TIM 80A可與蓋部分226L具有強的金屬間結合件。

仍參照圖8A至圖8C，如圖所示，蓋部分226L可包括一或多個突出部226P，所述一或多個突出部226P自蓋部分226L向第二TIM 80B延伸達突出部高度H _P。在對蓋總成226進行貼合之後，突出部226P與第二TIM 80B相鄰且直接位於第二TIM 80B之上，而蓋部分226L的主要部分或中心部分與第一TIM 80A相鄰且直接位於第一TIM 80A之上。如此一來，即使當TIM 80的頂表面不平坦時，蓋總成226亦藉由與TIM 80的頂表面共形而成為共形蓋。蓋部分226L的共形形貌使得能夠達成與TIM 80接觸的更大表面積，進而改善來自積體電路晶粒50的散熱。

在一些實施例中，第一TIM 80A的厚度T _A相同於第二TIM 80B的厚度T _B與突出部高度H _P之和，進而確保蓋部分226L與所有TIM 80之間的完全接觸，以改善散熱。在一些實施例中，厚度T _A可大於厚度T _B與突出部高度H _P之和，進而確保至少第一TIM 80A與第一積體電路晶粒50A及蓋部分226L二者進行完全接觸，以達成充分散熱。

根據一些實施例，蓋部分226L可更包括與蓋總成226的環部分226R相鄰的空腔226C。如圖所示，單個空腔226C可在環部分226R內形成圈（例如一同形成圍繞封裝組件150的同心圈）。空腔226C可具有空腔寬度W _C，空腔寬度W _C在圖8A及圖8B所示剖面中可相同或不同。空腔226C亦具有進入蓋部分226L的空腔深度D _C。空腔226C會增大蓋部分226L與環部分226R之間的可撓性，以確保蓋部分226L在例如其中封裝基底120的變形、彎曲或其他翹曲導致環部分226R翹曲的情形中維持與TIM 80的完全接觸。

在一些實施例中，空腔高度H _C對蓋部分226L的厚度T _L的比例介於自0.1至0.5的範圍內。小於或等於0.5會在蓋部分226L與環部分226R之間提供改善的可撓性且大於0.1會確保蓋總成226維持足夠的結構完整性。另外，空腔寬度W _C可大於或等於突出部高度H _P且在一些實施例中亦大於突出部高度H _P與空腔深度D _C之和（例如自空腔226C至突出部226P的遠端表面的距離），進而改善蓋部分226L與環部分226R之間的可撓性。

在對蓋總成226進行貼合之後，積體電路封裝100可經受後續處理，例如測試（如熱循環測試）及/或貼合於電子裝置中。如以上所論述，在一些實施例（未具體示出）中，可在對蓋總成226進行貼合之後形成外部連接件140。

圖9A至圖9C示出積體電路封裝100的實施例，所述積體電路封裝100包括將蓋總成226連接至封裝基底120的加強件229。另外，蓋總成226可具有較上述積體電路封裝100的空腔226C窄的空腔226C。除非另外指明，否則可以與上述相似的方式形成所示的積體電路封裝100。圖9A至圖9B示出根據一些實施例的積體電路封裝100的側視圖且圖9C示出根據一些實施例的積體電路封裝100的平面圖（例如X-Y平面）。具體而言，圖9A示出圖9C所示A-A剖面（例如Y-Z平面）且圖9B示出圖9C所示B-B剖面（例如X-Z平面）。

當熱膨脹係數的差異將導致翹曲時，加強件229會改善積體電路封裝100的穩定性及剛性。加強件229可由與黏合層228相同或相似的材料製成且以相似的方式貼合至封裝基底120及蓋總成226的蓋部分226L。在一些實施例（未具體示出）中，可使用與用於將蓋總成226貼合至封裝基底120的黏合層228相似的黏合劑將加強件229貼合至封裝基底120及蓋總成226。

加強件229中的每一者可具有自蓋總成226的蓋部分226L延伸至封裝基底120的高度H _S。另外，加強件229可具有寬度W _S及長度L _S。在俯視圖中（參見圖9C），加強件229中的每一者可具有L形狀，其中L形狀的每一腿部具有相同或不同的長度L _S。舉例而言，高度H _S可為封裝組件150的厚度（例如約1英吋）、突出部高度H _P及第二TIM 80B的厚度T _B之和。如圖所示，寬度W _S可小於高度H _S。另外，寬度W _S可小於長度L _S。此外，寬度W _S可小於空腔寬度W _C。

在圖10A至圖10D中，根據一些實施例，提供積體電路封裝200，使得蓋總成226更包括延伸穿過蓋部分226L的突出部226P的溝渠226T。除非另外指明，否則可與以上結合積體電路封裝100（參見圖1至圖9C）的任何實施例所闡述般相似地形成積體電路封裝200。圖10A至圖10C示出根據一些實施例的積體電路封裝200的側視圖且圖10D示出根據一些實施例的積體電路封裝200的平面圖（例如X-Y平面）。具體而言，圖10A示出圖10D所示A-A剖面（例如Y-Z平面），圖10B示出圖10D所示B-B剖面（例如Y-Z平面的不同剖面）且圖10C示出圖10D所示C-C剖面（例如X-Z平面）。

溝渠226T會減小或減輕蓋部分226L中的應力，所述應力可例如在TIM 80的周邊附近產生。具體而言，一些應力傾向於被引導或以其他方式集中於蓋部分226L的處於第二TIM 80B附近（例如沿著包封體336的周邊）的區中。溝渠226T在維持散熱優點的同時在蓋部分226L中提供進一步的可撓性。具體而言，突出部226P與第二TIM 80B之間的接觸面積及位置被最佳化以確保達成上述優點。舉例而言，溝渠226T是窄的，以維持突出部226P與第二TIM 80B之間的接觸面積的高比例。另外，根據一些實施例，由於相較於在功能使用期間本身便會產生熱量的積體電路晶粒50，沿著周邊設置於積體電路晶粒50中相鄰的積體電路晶粒50（例如第二積體電路晶粒50B中相鄰的第二積體電路晶粒50B）之間的間隙區（例如包括底部填充膠334及/或包封體336）可包含需要耗散的較少的熱量，因此溝渠226T直接位於該些間隙區上方。

在一些實施例中，溝渠226T的尺寸可包括溝渠深度D _T、溝渠寬度W _T及溝渠長度L _T。溝渠深度D _T指示溝渠226T穿過突出部226P的深度。為達成蓋部分226L的結構完整性的益處，溝渠深度D _T小於或等於突出部高度H _P。舉例而言，溝渠深度D _T可為突出部高度H _P的10%至100%。在一些實施例（未具體示出）中，溝渠深度D _T可大於突出部高度H _P。

溝渠寬度W _T可大於或等於第二積體電路晶粒50B中相鄰的成對第二積體電路晶粒50B之間的間隙區的間隙寬度W _G。較大的溝渠寬度W _T會改善蓋部分226L中的可撓性，以有利於上述應力減輕效果。在一些實施例（未具體示出）中，溝渠寬度W _T可小於間隙寬度W _G。

在一些實施例中，溝渠長度L _T可完全延伸穿過突出部226P。另外，在一些實施例中，溝渠長度L _T可小於突出部226P，使得溝渠226T自周邊開始且在內部延伸穿過突出部226P的局部量。如此一來，溝渠226T在進一步有利於結構完整性及散熱效果的同時在有利的位置賦予蓋部分226L可撓性。參照圖10A，應注意，圖左側的溝渠226T示出局部溝渠長度L _T的此實施例，而圖右側的溝渠226T示出其中溝渠226T完全延伸穿過突出部226P的實施例。舉例而言，溝渠長度L _T可穿過突出部226P延伸10%至100%。根據一些實施例，特定蓋部分226L的溝渠226T可為局部的、完整的或其組合。另外，溝渠226T可包括上述其他尺寸及特徵的變型（例如溝渠深度D _T及溝渠寬度W _T）。

儘管未具體示出，然而在一些實施例中，溝渠226T可形成有修圓隅角，以有利於應力減小效果及蓋部分226L的結構完整性。舉例而言，溝渠226T的修圓隅角可具有介於自0.025毫米至0.6毫米的範圍內的半徑。

在圖11A至圖11B中，根據一些實施例，提供積體電路封裝300，使得多個封裝組件150貼合並封閉於單個蓋總成226內。除非另外指明，否則可與以上結合積體電路封裝100、200所闡述般相似地形成積體電路封裝300。圖11A示出根據一些實施例的積體電路封裝300的側視圖且圖11B示出根據一些實施例的積體電路封裝300的平面圖（例如X-Y平面）。具體而言，圖11A示出圖11B所示A-A剖面（例如Y-Z平面）。應注意，前面的圖（參見例如圖8B、圖9B及圖10C）可作為圖11B所示B-B剖面（例如X-Z平面）的代表圖而被引用。

積體電路封裝300可包括以上結合積體電路封裝100、200闡述的一些或全部特徵，例如包括具有突出部226P、空腔226C及/或溝渠226T的蓋總成226。如圖所示，空腔226C可為在環部分226R的周邊內延伸的單個空腔226C。另外，儘管將底部填充膠128示出為以離散方式位於封裝組件150中的每一者下方，然而在一些實施例中，底部填充膠128在封裝組件150下方是連續的，以加強封裝組件150與封裝基底120的貼合。

在圖12A至圖12B中，根據一些實施例，提供積體電路封裝400，使得多個封裝組件150貼合並封閉於單個蓋總成226內。除非另外指明，否則可與以上結合積體電路封裝100、200、300所闡述般相似地形成積體電路封裝400。圖12A示出根據一些實施例的積體電路封裝400的側視圖且圖12B示出根據一些實施例的積體電路封裝400的平面圖（例如X-Y平面）。具體而言，圖12A示出圖12B所示B-B剖面（例如X-Z平面）。應注意，前面的圖（參見例如圖8A、圖9A及圖10A）可作為圖12B所示A-A剖面（例如Y-Z平面）的代表圖而被引用。

積體電路封裝400可包括以上結合積體電路封裝100、200、300闡述的一些或全部特徵，例如包括具有突出部226P、空腔226C及/或溝渠226T的蓋總成226。如圖所示，空腔226C可為在環部分226R的周邊內延伸的單個空腔226C。另外，儘管將底部填充膠128示出為以離散方式位於封裝組件150中的每一者下方，然而在一些實施例中，底部填充膠128在封裝組件150下方是連續的，以加強封裝組件150與封裝基底120的貼合。

共同參照圖11A至圖12B，應理解，可以各種佈局將多於兩個的封裝組件150貼合並封閉於單個蓋總成226內。舉例而言，多於兩個的封裝組件150可以具有上述實施例的組合的特徵的線性佈局或矩陣佈局進行排列。如此一來，具體示出或闡述的佈局及組合僅是實例且並不限於此。

在圖13中，示出與上述積體電路封裝100、200、300、400中的任意者相關的蓋總成226，使得黏合層230用於將蓋部分226L貼合至環部分226R。舉例而言，環部分226R與蓋部分226L可為不同的零件，以增加蓋總成226的製造可變性。如圖所示，黏合層230可具有與空腔深度D _C實質上相同的黏合高度H _A。在一些實施例（未具體示出）中，黏合高度H _A可小於空腔深度D _C。

實施例可達成各種優點。熱介面材料（TIM）（80A/80B）及蓋總成226（例如散熱器結構）會改善積體電路晶粒50的散熱。具體而言，TIM（80A/80B）是混合TIM，其中第一TIM 80A適以自第一積體電路晶粒50A（例如SoC裝置等邏輯裝置）散熱且第二TIM 80B適以自第二積體電路晶粒50B（例如I/O及/或記憶體裝置）散熱。另外，蓋總成226包括具有突出部226P的蓋部分226L，以使蓋部分226L與TIM （80A/80B）的各種厚度共形，進而使接觸面積最大化。此外，蓋部分226L上的附加特徵包括穿過突出部226P的溝渠226T且位於環部分226R附近的空腔226C會改善蓋總成226的可撓性。因此，上述實施例會減小應力且使得即使在封裝基底120及/或環部分226R中可能出現翹曲時，蓋總成226亦能維持與TIM （80A/80B）的完全接觸。

在實施例中，一種方法包括：將封裝組件貼合至封裝基底，所述封裝組件包括設置於所述封裝基底之上的中介層、沿著所述中介層設置的第一晶粒以及沿著所述中介層設置的第二晶粒，所述第二晶粒在側向上與所述第一晶粒相鄰；將第一熱介面材料貼合至所述第一晶粒，所述第一熱介面材料由第一材料構成；將第二熱介面材料貼合至所述第二晶粒，所述第二熱介面材料由與所述第一材料不同的第二材料構成；以及將蓋總成貼合至所述封裝基底，所述蓋總成進一步貼合至所述第一熱介面材料及所述第二熱介面材料。在另一實施例中，所述第一熱介面材料具有自所述第一晶粒量測的第一厚度，其中所述第二熱介面材料具有自所述第二晶粒量測的第二厚度且其中所述第一厚度大於所述第二厚度。在另一實施例中，所述第一厚度與所述第一晶粒的厚度之和大於所述第二厚度與所述第二晶粒的厚度之和。在另一實施例中，所述蓋總成包括環部分以及蓋部分，其中所述蓋部分包括直接位於所述第二熱介面材料之上的突出部。在另一實施例中，所述蓋部分更包括與所述環部分相鄰的空腔。在另一實施例中，所述突出部包括沿著與所述第二晶粒的介面的溝渠且其中所述突出部的高度大於所述溝渠的深度。在另一實施例中，將所述蓋總成貼合至所述封裝基底包括使用第一黏合層將所述環部分貼合至所述封裝基底以及使用第二黏合層將所述蓋部分貼合至所述環部分。

在實施例中，一種半導體封裝包括：貼合至封裝基底的中介層、貼合至所述中介層的第一晶粒及第二晶粒、對所述第一晶粒的側邊及所述第二晶粒的側邊進行包封的包封體，所述第一晶粒的第一表面、所述第二晶粒的第二表面及所述包封體的第三表面齊平；貼合至所述第一表面的第一熱介面材料，所述第一熱介面材料具有第一熱導率；貼合至所述第二表面的第二熱介面材料，所述第二熱介面材料具有第二熱導率，所述第二熱導率與所述第一熱導率不同；以及貼合至所述封裝基底、所述第一熱介面材料及所述第二熱介面材料的蓋總成。在另一實施例中，在平面圖中，所述第一熱介面材料的表面積小於所述第一表面的表面積且其中在所述平面圖中，所述第二熱介面材料的表面積大於所述第二表面的表面積。在另一實施例中，所述第一熱導率大於所述第二熱導率。在另一實施例中，所述半導體封裝更包括貼合至所述中介層的第三晶粒且其中所述第二熱介面材料貼合至所述第三晶粒的第四表面。在另一實施例中，在平面圖中，所述第二熱介面材料的表面積大於所述第二表面與所述第四表面的總表面積。在另一實施例中，所述蓋總成包括貼合至所述第一熱介面材料的平整部分以及自所述平整部分延伸的突出部，所述突出部貼合至所述第二熱介面材料。在另一實施例中，所述第二晶粒與所述第三晶粒藉由沿著所述第二晶粒的側壁及所述第三晶粒的側壁的間隙而隔開，其中所述突出部包括溝渠且其中在平面圖中，所述溝渠直接在所述間隙之上延伸。在另一實施例中，所述半導體封裝更包括將所述蓋總成的蓋部分連接至所述封裝基底的加強件，其中所述加強件夾置於所述蓋總成的環部分與所述第二晶粒之間。

在實施例中，一種半導體封裝包括半導體組件及貼合至所述半導體組件的散熱器結構，所述半導體組件包括：封裝基底；設置於所述封裝基底之上的第一晶粒，所述第一晶粒是系統晶片晶粒；以及設置於所述封裝基底之上的第二晶粒及第三晶粒，所述散熱器結構包括貼合至所述封裝基底的表面的環部分、貼合至所述第一晶粒的表面的第一熱介面材料、貼合至所述第二晶粒的表面及所述第三晶粒的表面的第二熱介面材料以及貼合至所述第一熱介面材料、所述第二熱介面材料及所述環部分的蓋部分。在另一實施例中，所述第一熱介面材料具有較所述第二熱介面材料大的熱導率。在另一實施例中，所述蓋部分具有較所述第一熱介面材料大的熱導率。在另一實施例中，所述蓋部分包括與所述第一熱介面材料相鄰的第一表面以及與所述第二熱介面材料相鄰的第二表面，其中所述第一表面與所述第二表面處於不同的平面上。在另一實施例中，所述蓋部分包括在第一圈中延伸的空腔，其中所述環部分在第二圈中延伸且其中所述第一圈與所述第二圈同心。

以上概述了若干實施例的特徵，以使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施相同的優點。熟習此項技術者亦應認識到，此類等效構造並不背離本揭露的精神及範圍且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、替代及變更。

50:積體電路晶粒 50A:第一積體電路晶粒 50B:第二積體電路晶粒 50F:前側 52:半導體基底 54:內連線結構 56、116:晶粒連接件 58、114、118:介電層 60:劃切區 80A:第一熱介面材料（TIM） 80B:第二TIM 100、200、300、400:積體電路封裝 102:中介層 112:金屬化層 120:封裝基底 122:基底核心 124:結合接墊 126:被動裝置 128、334:底部填充膠 130:載體晶圓 140:外部連接件 146:凸塊下金屬（UBM） 148、332:導電連接件 150:封裝組件 226:蓋總成 226C:空腔 226L:蓋部分 226P:突出部 226R:環部分 226T:溝渠 228:黏合層 230:黏合層 336:包封體 A-A、B-B、C-C:剖面 D _C:空腔深度 H _A:黏合高度 H _P:突出部高度 H _S:高度 L _S:長度 L _T:溝渠長度 T _A、T _B、T _E、T _L:厚度 W _C:空腔寬度 W _E、W _S:寬度 W _G:間隙寬度 W _T:溝渠寬度 X、Y、Z:平面

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。圖1是積體電路晶粒的剖視圖。圖2至圖9C是根據一些實施例的製造積體電路封裝的中間階段的視圖。圖10A至圖10D是根據一些實施例的製造積體電路封裝的中間階段的視圖。圖11A至圖11B是根據一些實施例的製造積體電路封裝的中間階段的視圖。圖12A至圖12B是根據一些實施例的製造積體電路封裝的中間階段的視圖。圖13是根據一些實施例的製造積體電路封裝的中間階段的剖視圖。

80A:第一熱介面材料(TIM)

80B:第二TIM

100:積體電路封裝

102:中介層

112:金屬化層

114:介電層

120:封裝基底

122:基底核心

124:結合接墊

128:底部填充膠

140:外部連接件

146:凸塊下金屬(UBM)

148:導電連接件

150:封裝組件

226C:空腔

226L:蓋部分

226P:突出部

226R:環部分

228:黏合層

D_C:空腔深度

H_P:突出部高度

T_A、T_B、T_L:厚度

W_C:空腔寬度

Y、Z:平面

Claims

一種半導體封裝的形成方法，包括：將封裝組件貼合至封裝基底，所述封裝組件包括：中介層，設置於所述封裝基底之上；第一晶粒，沿著所述中介層設置；以及第二晶粒，沿著所述中介層設置，所述第二晶粒在側向上與所述第一晶粒相鄰；將第一熱介面材料貼合至所述第一晶粒，所述第一熱介面材料由第一材料構成；將第二熱介面材料貼合至所述第二晶粒，所述第二熱介面材料由與所述第一材料不同的第二材料構成；以及將蓋總成貼合至所述封裝基底，所述蓋總成進一步貼合至所述第一熱介面材料及所述第二熱介面材料。