KR20180105560A - 반도체 패키지들 및 그 형성 방법들 - Google Patents

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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/818—Bonding techniques
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    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Abstract

일 실시형태는 제1 패키지 구조체를 포함하는 패키지이다. 제1 패키지 구조체는 다이 커넥터들을 포함하는 액티브 측면 및 배면을 갖는 제1 집적 회로 다이, 제1 집적 회로 다이에 인접한 제1 전기 커넥터, 제1 집적 회로 다이 및 제1 전기 커넥터를 측방향으로 캡슐화하는 캡슐화제, 제1 집적 회로 다이 및 제1 전기 커넥터의 다이 커넥터들 상에서 이에 전기적으로 접속된 제1 재배선 구조체, 및 제1 집적 회로 다이의 배면 상의 열적 엘리먼트들을 포함한다. 패키지는 제1 세트의 전도성 커넥터들에 의해 제1 전기 커넥터 및 열적 엘리먼트들에 본딩된 제2 패키지 구조체를 포함한다.

Description

반도체 패키지들 및 그 형성 방법들{SEMICONDUCTOR PACKAGES AND METHODS OF FORMING SAME}
관련 출원의 상호 참조
본 출원은 그 전체 내용이 여기에 참조로 포함된, 2017년 3월 15일자 출원되고 발명의 명칭이 "SEMICONDUCTOR PACKAGES AND METHODS OF FORMING SAME"인 미국 가특허 출원 제62/417,717호의 정규 출원이고 선행 출원의 이익을 주장한다.
본 개시는 반도체 패키지들 및 그 형성 방법들에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 레지스터들, 커패시터들 등)의 집적 밀도가 지속적으로 향상되는 것으로 인해 급성장을 경험하고 있다. 대부분의 경우, 집적 밀도의 향상은 최소 피처 크기의 반복적인 감소로 초래되며, 이는 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다. 전자 디바이스들의 축소에 대한 요구가 커짐에 따라, 반도체 다이들의 보다 작고 보다 창의적인 패키징 기술들에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템들의 예는 패키지-온-패키지(PoP; Package-on-Package) 기술이다. PoP 디바이스에서는, 상부 반도체 패키지가 하부 반도체 패키지의 상부에 적층되어 높은 레벨의 집적도 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB)에 향상된 기능과 작은 풋프린트들을 갖는 반도체 디바이스들의 생산을 가능하게 한다.
본 개시의 양태들은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징들이 일정한 비율로 그려지지 않는다는 것을 알 수 있다. 실제로, 다양한 피처들의 치수들은 설명의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 12는 일부 실시형태들에 따른 패키지 구조체를 형성하는 프로세스 동안의 중간 단계들의 단면도를 나타낸다.
도 13a 및 도 13b는 일부 실시형태들에 따른 또 다른 패키지 구조체의 단면도 및 평면도를 나타낸다.
도 14는 일부 실시형태들에 따른 또 다른 패키지 구조체의 단면도를 나타낸다.
도 15 내지 도 18은 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다.
도 19 내지 도 21은 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다.
도 22 내지 도 25는 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다.
도 26 내지 도 29는 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다.
도 30 내지 도 35는 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다.
하기 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 컴포넌트들 및 배열체들의 특정 예들이 본 개시를 단순화하기 위해 아래에 설명된다. 이들은 물론 예시일뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위 또는 상의 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 또한 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가 피처들이 형성될 수 있는 실시형태들도 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 목적으로 하며, 논의된 다양한 실시형태들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, 공간 상대적인 용어들, 예를 들어, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면들에 나타낸 바와 같이 하나의 엘리먼트 또는 피처의 다른 엘리먼트(들) 또는 피처(들)과의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 도면들에 도시된 방위뿐만 아니라 사용 또는 작동중인 디바이스의 상이한 방위들을 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 방위들에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어들은 이에 따라 유사하게 해석될 수 있다.
본 명세서에서 설명된 실시형태들은 특정 문맥, 즉 반도체 다이의 배면에 열적 엘리먼트들을 포함하는 패키지 구조체로 설명될 수 있다. 개시된 실시형태들에서의 열적 엘리먼트들은 패키지 구조체들 내의 디바이스들 또는 금속화 패턴들을 전기적으로 접속하는데 이용되지 않지만, 패키지 구조체들로부터 열을 소산하는데 이용된다. 일부 실시형태들에서, 열적 엘리먼트들은 열적 소산 경로들에 접속되지 않지만, 일부 실시형태들에서는 열적 엘리먼트들이 반도체 다이 내의 열적 소산 경로들에 접속된다. 예를 들어, 열적 엘리먼트들은 트랜지스터(들)에 의해 발생된 열을 소산시키기 위해 반도체 다이 내의 하나 이상의 트랜지스터들에 열적으로 커플링/접속된 비아에 접속될 수 있다. 본 개시의 실시형태들은 반도체 다이의 배면에 열적 엘리먼트들을 포함하지 않는 패키지 구조체에 비해 패키지 구조체의 열적 저항(℃/와트)을 약 8%까지 향상시킬 수 있다.
또한, 본 개시의 교시들은 하나 이상의 반도체 다이를 포함하는 임의의 패키지 구조체에 적용 가능하다. 다른 실시형태들은 본 개시를 읽을 때 당업자에게 쉽게 명백한 다른 패키지 유형들 또는 다른 구성들과 같은 다른 애플리케이션들을 고려한다. 본 명세서에서 논의된 실시형태들은 구조체에 존재할 수 있는 모든 컴포넌트 또는 피처를 반드시 도시하지는 않을 수도 있음을 알아야 한다. 예를 들어, 컴포넌트 중 하나의 컴포넌트의 설명이 실시형태의 양태들을 전달하기에 충분할 수 있는 경우 등에서는 다수의 컴포넌트가 도면에서 생략될 수 있다. 또한, 여기에서 논의된 방법의 실시형태들은 특정 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법의 실시형태들은 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 12는 일부 실시형태들에 따른 제1 패키지 구조체를 형성하는 프로세스 동안의 중간 단계들의 단면도를 나타낸다. 도 1은 캐리어 기판(100) 및 캐리어 기판(100) 상에 형성된 이형 층(102)을 나타낸다. 제1 패키지 및 제2 패키지 각각의 형성을 위한 제1 패키지 영역(600) 및 제2 패키지 영역(602)이 도시되어 있다.
캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100)은, 캐리어 기판(100) 상에 동시에 다수의 패키지들 형성될 수 있도록 웨이퍼일 수 있다. 이형 층(102)은, 후속 단계들에서 형성될 오버라잉 구조체(overlying structure)들로부터 캐리어 기판(100)과 함께 제거될 수 있는 폴리머계 재료로 형성될 수 있다. 일부 실시형태들에서, 이형 층(102)은 광-투-열 변환(LTHC; light-to-heat-conversion) 이형 코팅과 같이 가열될 때 그 접착 특성을 잃는 에폭시계 열적 이형 재료이다. 다른 실시형태들에서, 이형 층(102)은 UV 광들에 노출될 때 그 접착 특성을 잃는 자외선(UV) 접착제일 수 있다. 이형 층(102)은 액체로서 분배되고 경화될 수 있거나, 캐리어 기판(100) 상에 적층된 라미네이트 필름일 수 있거나, 또는 유사한 것일 수 있다. 이형 층(102)의 상부 표면은 레벨링될 수 있고 고도의 동일 평면성을 가질 수 있다.
또한, 도 1에는, 전기 커넥터들(112)이 형성되어 있다. 전기 커넥터들(112)을 형성하는 예로서, 시드 층이 이형 층(102) 위에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 물리 기상 증착(PVD) 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 스루 비아들에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토레지스트 및 전도성 층이 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 전기 커넥터들(112)을 형성한다.
도 2에서, 집적 회로 다이들(114)은 접착제(116)에 의해 이형 층(102)에 부착된다. 도 2에 도시된 바와 같이, 하나의 집적 회로 다이(114)는 제1 패키지 영역(600) 및 제2 패키지 영역(602) 각각에 부착되고, 다른 실시형태에서는 더 많은 집적 회로 다이들(114)이 각각의 영역에 부착될 수 있다. 예를 들어, 일 실시형태에서는, 2개의 집적 회로 다이들(114) 또는 4개의 집적 회로 다이들(114)이 각각의 영역에 부착될 수 있다. 집적 회로 다이들(114)은 논리 다이들(예를 들어, 중앙 처리 유닛, 마이크로컨트롤러 등), 메모리 다이들(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 파워 관리 다이들(예를 들어, 파워 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이들, 센서 다이들, MEMS(micro-electro-mechanical-system) 다이들, 신호 처리 다이들(예를 들어, 디지털 신호 처리(DSP) 다이), 프론트-엔드 다이들(예를 들어, 아날로그 프론트-엔드(AFE) 다이들) 등 또는 이들의 조합일 수 있다. 또한, 각각의 영역들에서 다수의 다이들을 갖는 실시형태들에서, 집적 회로 다이들(114)은 상이한 크기들(예컨대, 상이한 높이들 및/또는 표면 영역들)일 수 있고, 그리고 다른 실시형태들에서, 집적 회로 다이들(114)은 동일한 크기(예를 들어, 동일한 높이들 및/또는 표면적들)일 수 있다.
이형 층(102)에 부착되기 전에, 집적 회로 다이들(114)은 집적 회로 다이들(114)에 집적 회로들을 형성하기 위해 적용가능한 제조 프로세스들에 따라 프로세싱될 수 있다. 예를 들어, 집적 회로 다이들(114) 각각은 도핑된 또는 도핑되지 않은 실리콘과 같은 반도체 기판(118) 또는 SOI(semiconductor-on-insulator) 기판의 액티브층을 포함한다. 반도체 기판은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들도 또한 사용될 수 있다. 트랜지스터들, 다이오드들, 커패시터들, 레지스터들 등과 같은 디바이스들은 반도체 기판(118) 내에 및/또는 반도체 기판(118) 상에 형성될 수 있고, 그리고 예를 들어, 집적 회로를 형성하기 위해 반도체 기판(118) 상의 하나 이상의 유전체 층들에서의 금속화 패턴들에 의해 형성된 상호접속 구조체들(120)에 의해 상호접속될 수 있다.
집적 회로 다이들(114)은 외부 접속들이 이루어지는 알루미늄 패드들과 같은 패드들(122)을 더 포함한다. 패드들(122)은 집적 회로 다이들(114)의 각각의 액티브 측면들로서 지칭될 수 있는 것 위에 있다. 패시베이션 막들(124)은 집적 회로 다이들(114) 상에 및 패드들(122)의 부분들 상에 있다. 개구부들은 패시베이션 막들(124)을 통해 패드들(122)에 이른다. 전도성 필러들(예를 들어, 구리와 같은 금속을 포함함)과 같은 다이 커넥터들(126)은 패시베이션 막들(124)을 관통하는 개구부들에 있으며, 각각의 패드들(122)에 기계적으로 및 전기적으로 커플링된다. 다이 커넥터들(126)은, 예를 들면, 도금 등에 의해 형성될 수 있다. 다이 커넥터들(126)은 집적 회로 다이들(114)의 개별 집적 회로들을 전기적으로 커플링시킨다.
유전체 재료(128)는 집적 회로 다이들(114)의 액티브 측면들 상에, 예컨대 패시베이션 막들(124) 및 다이 커넥터들(126) 상에 있다. 유전체 재료(128)는 다이 커넥터들(126)을 측방향으로 캡슐화하고, 유전체 재료(128)는 각각의 집적 회로 다이들(114)과 측방향으로 접한다. 유전체 재료(128)는 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 중합체일 수 있다. 다른 실시형태들에서, 유전체 재료(128)는 질화 실리콘과 같은 질화물; 산화 실리콘, 포스포실리케이트 유리(PSG; phosphosilicate glass), 보로실리케이트 유리(BSG; borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG; boron-doped phosphosilicate glass) 등과 같은 산화물; 기타 등등 또는 이들의 조합으로 형성되며, 그리고 예를 들어 스핀 코팅, 적층, 화학 기상 증착(CVD) 등에 의해 형성될 수 있다.
접착제(116)는 집적 회로 다이들(114)의 배면들에 있으며, 집적 회로 다이들(114)을 이형 층(102)에 부착시킨다. 접착제(116)는 임의의 적합한 접착제, 에폭시, 다이 부착 필름(DAF) 등일 수 있다. 일부 실시형태들에서, 접착제는 각각의 집적 회로 다이(114)의 배면에 수직한 방향으로 측정된 두께로 약 5㎛ 내지 약 30㎛ 범위의 두께를 갖는다. 접착제(116)는 집적 회로 다이들(114)의 배면에, 예컨대 각각의 반도체 웨이퍼의 배면에 도포되거나 또는 캐리어 기판(100)의 표면 위에 도포될 수 있다. 집적 회로 다이들(114)은 소잉(sawing) 또는 다이싱(dicing) 등에 의해 단일화될 수 있고, 예를 들어 픽-앤드-플레이스(pick-and-place) 툴을 사용하여 접착제(116)에 의해 이형 층(102)에 부착될 수 있다.
도 3에서, 캡슐화제(130)는 다양한 컴포넌트들 상에 형성된다. 캡슐화제(130)는 몰딩 화합물, 에폭시 등일 수 있으며, 압축 성형, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 경화 후에, 캡슐화제(130)는 전기 커넥터들(112) 및 다이 커넥터들(126)을 노출시키기 위해 연삭 프로세스를 거칠 수 있다. 전기 커넥터들(112), 다이 커넥터들(126) 및 캡슐화제(130)의 상부 표면들은 연삭 프로세스 후에 수평이다. 일부 실시형태들에서, 예를 들어 전기 커넥터들(112) 및 다이 커넥터들(126)이 이미 노출되어 있는 경우 연삭이 생략될 수 있다. 이후, 전기 커넥터들(112)은 스루 비아들(112)로 지칭될 수 있다.
도 4에서, 전면 재배선 구조체(160)가 형성된다. 전면 재배선 구조체(160)는 유전체 층들(132, 140, 148 및 156) 및 금속화 패턴들(138, 146 및 154)을 포함한다.
전면 재배선 구조체(160)의 형성은 캡슐화제(130), 스루 비아들(112) 및 다이 커넥터들(126) 상에 유전체 층(132)을 증착함으로써 시작될 수 있다. 일부 실시형태들에서, 유전체 층(132)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시형태들에서, 유전체 층(132)은 질화 실리콘와 같은 질화물; 산화 실리콘, PSG, BSG, BPSG 등의 산화물; 등으로 형성된다. 유전체 층(132)은 스핀 코팅, 적층, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
다음, 유전체 층(132)이 패터닝된다. 패터닝은 스루 비아들(112) 및 다이 커넥터들(126)의 부분들을 노출시키는 개구부들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(132)이 감광성 재료일 때 광에 유전체 층(132)을 노광시킴으로써 또는 예를 들어 이방성 에칭을 이용하여 에칭함으로써 이루어질 수 있다. 유전체 층(132)이 감광성 재료인 경우, 유전체 층(132)은 노광 후에 현상될 수 있다.
다음, 비아들을 갖는 금속화 패턴(138)이 유전체 층(132) 상에 형성된다. 금속화 패턴(138)을 형성하는 예로서, 시드 층(도시되지 않음)은 유전체 층(132) 위에 그리고 유전체 층(132)을 관통하는 개구부들에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 다음, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(138)에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 다음, 포토레지스트 및 전도성 재료가 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 금속화 패턴(138) 및 비아들을 형성한다. 비아들은 예를 들어 유전체 층(132)을 관통하는 개구부들에서, 예를 들어 스루 비아들(112) 및/또는 다이 커넥터들(126)까지 형성된다.
이 프로세스는 재배선 구조체(160)의 형성을 계속하기 위해 유전체 층들(140 및 148), 및 금속화 패턴들 및 비아들(146 및 154)로 반복될 수 있다. 재배선 구조체(160)의 이들 층들을 형성하는데 사용되는 재료들 및 프로세스들은 유전체 층(132) 및 금속화 패턴 및 비아들(138)과 유사할 수 있으며, 설명은 여기서 반복하지 않는다.
금속화 패턴 및 비아들(154)의 형성 후에, 유전체 층(156)은 금속화 패턴(154) 및 유전체 층(148) 상에 증착된다. 일부 실시형태들에서, 유전체 층(156)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시형태들에서, 유전체 층(156)은 질화 실리콘와 같은 질화물; 산화 실리콘, PSG, BSG, BPSG 등의 산화물; 등으로 형성된다. 유전체 층(156)은 스핀 코팅, 적층, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
다음, 유전체 층(156)이 패터닝된다. 패터닝은 금속화 패턴(154)의 부분들을 노출시키는 개구부들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층이 감광성 재료일 때 광에 유전체 층(156)을 노광시킴으로써 또는 예를 들어 이방성 에칭을 이용하여 에칭함으로써 이루어질 수 있다. 유전체 층(156)이 감광성 재료인 경우, 유전체 층(156)은 노광 후에 현상될 수 있다.
전면 재배선 구조체(160)는 일례로서 도시된다. 전면 재배선 구조체(160)에 보다 많은 또는 보다 적은 유전체 층들 및 금속화 패턴들이 형성될 수 있다. 보다 적은 유전체 층들 및 금속화 패턴들이 형성되면, 전술한 단계들 및 프로세스들이 생략될 수 있다. 보다 많은 유전체 층들 및 금속화 패턴들이 형성되면, 전술한 단계들 및 프로세스들이 반복될 수 있다. 당업자는 어느 단계들 및 프로세스들이 생략되거나 반복될 것인지 쉽게 이해할 것이다.
다음, 전면 재배선 구조체(160)의 외측에 패드들(162)이 형성된다. 패드들(162)은 전도성 커넥터들(166)(도 5 참조)을 커플링하기 위해 사용되며 하부 범프 야금들(UBMs; under bump metallurgies)(162) 로 지칭될 수 있다. 도시된 실시형태에서, 패드들(162)은 유전체 층(156)을 관통하는 개구부들을 통해 금속화 패턴(154)까지 형성된다. 패드들(162)을 형성하는 예로서, 시드 층(도시하지 않음)이 유전체 층(156) 위에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 다음, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 패드들(162)에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 다음, 포토레지스트 및 전도성 재료가 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 패드들(162)을 형성한다. 패드들(162)이 다르게 형성되는 실시형태에서, 보다 많은 포토레지스트 및 패터닝 단계들이 이용될 수 있다.
도 5에서, 전도성 커넥터들(166)은 UBM들(162) 상에 형성된다. 전도성 커넥터들(166)은 볼 그리드 어레이(BGA) 커넥터들, 솔더 볼들, 금속 필러들, 제어된 붕괴 칩 접속(C4) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG; electroless nickel-electroless palladium-immersion gold technique) 형성된 범프들 등일 수 있다. 전도성 커넥터들(166)은 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시형태들에서, 전도성 커넥터들(166)은 증발, 전기도금, 인쇄, 납땜 이동, 볼 배치 등과 같은 일반적으로 사용되는 방법들을 통해 초기에 땜납 층을 형성함으로써 형성된다. 일단 구조체 상에 땜납 층이 형성되면, 재료를 원하는 범프 형상들로 성형하기 위해 리플로우를 수행할 수 있다. 다른 실시형태에서, 전도성 커넥터들(166)은 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러들(예를 들어, 구리 필러)이다. 금속 필러들은 솔더 프리일 수 있고 실질적으로 수직 측벽들을 가질 수 있다. 일부 실시형태들에서, 금속 캡층(도시되지 않음)은 금속 필러 커넥터들(166)의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 6에서, 캐리어 기판(100)을 집적 회로 다이들(114), 스루 비아들(112) 및 캡슐화제(130)로부터 분리(디본딩)하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시형태들에 따라, 디본딩은 레이저 광 또는 UV 광과 같은 광을 이형 층(102) 상에 투사하여 이형 층(102)이 광의 열로 분해되어 캐리어 기판(100)이 제거될 수 있도록 한다. 다음, 구조체를 뒤집어 테이프(190) 위에 놓는다.
도 6에 더욱 도시된 바와 같이, 스루 비아들(112)의 단부들이 노출된다. 일부 실시형태들에서, 스루 비아들(112)의 단부들로부터 잔류물을 제거하기 위해 에칭 또는 세정이 수행될 수 있다.
도 7에서, 접착제(116)가 제거되어, 집적 회로 다이들(114)의 배면들, 예를 들어 집적 회로 다이들(114)의 기판들(118)의 배면들을 노출시킨다. 접착제(116)는, 접착제(116)를 벗겨 내거나, 레이저 광 또는 UV 광과 같은 광을 접착제 층(116) 상에 투사하여 접착제 층(116)이 광의 열에 의해 분해되도록 하거나, 접착제(116)를 에칭하는 것 등과 같은 임의의 적합한 프로세스에 의해 제거될 수 있다.
접착제 층들(116)의 제거는 집적 회로 다이들(114)의 배면들 상에 리세스들(180)을 형성한다. 리세스들(180)은 캡슐화제(130)의 상부 표면으로부터 각각의 집적 회로 다이(114)의 기판(118)의 노출된 표면까지 측정된 깊이(D1)를 갖는다. 일부 실시형태들에서, 리세스들(180)의 깊이들(D1)은 약 5 ㎛ 내지 약 30 ㎛ 범위 내에 있다.
도 8에서, 패드들(182)은 집적 회로 다이들(114)의 기판들(118)의 노출된 표면들 상에 형성된다. 패드들(182)은 집적 회로 다이들(114) 또는 패키지 구조체들 내의 디바이스들 또는 금속화 패턴들을 전기적으로 접속하는데 이용되지 않지만 집적 회로 다이들(114) 및/또는 패키지 구조체들로부터 열을 소산시키는데 이용된다. 일부 실시형태들에서, 패드들(182)은 집적 회로 다이들(114)로부터 열을 소산시키기 위해 이용되는 열적 패드들(182)로 지칭될 수 있다. 일부 실시형태들에서, 열적 패드들(182)은 집적 회로 다이들(114) 내의 열적 소산 경로들에 접속되지 않지만, 일부 실시형태들에서는 열적 패드들(182)이 집적 회로 다이들(114) 내의 열적 소산 경로들에 접속된다(예를 들어, 도 12 참조).
열적 패드들(182)은 또한 커넥터들(316)(도 9 참조)에 열적으로 접속하는데 사용되며 하부 범프 야금들(UBMs)(182)으로 불릴 수 있다. 도시된 실시형태에서, 열적 패드들(182)은 집적 회로 다이들(114)의 기판들(118)의 배면들에 형성된다. 열적 패드들(182)을 형성하는 예로서, 시드 층(도시되지 않음)은 기판들(118)의 배면들 상에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 다음, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 열적 패드들(182)에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 다음, 포토레지스트 및 전도성 재료가 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 열적 패드들(182)을 형성한다. 열적 패드들(182)이 다르게 형성되는 실시형태에서, 보다 많은 포토레지스트 및 패터닝 단계들이 이용될 수 있다.
예를 들어, 또 다른 실시형태에서, 시드 층이 기판들(118)의 배면들 상에 형성되고, 전도성 재료가 시드 층 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료가 형성된 후에, 열적 패드(182)의 위치에 대응하는 마스크가 전도성 재료 상에 형성되고 패터닝될 수 있다. 일부 실시형태들에서, 포토레지스트 또는 하드 마스크가 마스크로서 사용된다. 마스크가 패터닝된 후, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 전도성 재료 및 시드 층의 노출된 부분들(예를 들어, 마스크 아래에 있지 않은 전도성 재료 및 시드 층의 부분들)이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 열적 패드들(182)을 형성한다. 이 실시형태에서, 열적 패드들(182)은 패드의 상부 표면으로부터 패드의 하부 표면으로 경사진 측벽들(182A)(예를 들어, 폭이 넓어지는 측벽들)을 가질 수 있다. 도 8에 도시된 바와 같이, 열적 패드들(182)의 경사진 측벽들(182A)은 그 실시형태에서 열적 패드들(182)이 상부 표면보다 더 큰 바닥 표면들을 갖는다는 것을 의미한다. 도 8에서는 경사진 측벽들(182A)이 열적 패드들(182) 중 하나에서만 도시되지만, 이 실시형태에서는, 모든 열적 패드들(182)이 경사진 측벽들(182A)을 가질 것이다.
전도성 재료가 포토레지스트의 개구부들 내에 형성되는 이전 실시형태에서, 열적 패드들(182)의 측벽들은 기판들(118)의 배면들에 실질적으로 수직일 수 있다.
일부 실시형태들에서, UBM 또는 패드(도시되지 않음)는 스루 비아들(112)의 노출된 단부들 상에 형성될 수 있다. 이 UBM 또는 패드는 전술한 열적 패드들(182) 및/또는 패드들(162)과 유사하게 형성될 수 있으며, 설명은 여기서 반복하지 않는다.
도 9에서, 전도성 커넥터들(314 및 316)은 각각 스루 비아들(112) 및 열적 패드들(182) 위에 형성되고 이들에 접속된다. 전도성 커넥터들(314)은 도 9의 패키지 구조체를 다른 패키지 구조체(예를 들어, 도 10의 패키지 구조체(300))에 전기적으로 접속시키는데 이용된다. 열적 패드들(182)과 유사하게, 전도성 커넥터들(316)은 집적 회로 다이들(114) 또는 패키지 구조체들 내의 디바이스들 또는 금속화 패턴들을 전기적으로 접속하는데 이용되지 않지만, 집적 회로 다이들(114) 및/또는 패키지 구조체들로부터 열을 소산시키는데 이용된다. 이로 인해, 전도성 커넥터들(316)은 이하에서 열적 커넥터들(316)로 지칭될 수 있다. 열적 패드들(182) 및 열적 커넥터들(316)을 이용함으로써, 패키지 구조체의 열 저항(℃/와트)은 열적 패드들 및 열적 커넥터들을 포함하지 않는 패키지 구조체에 대해 약 8%까지 개선될 수 있다.
전도성 커넥터들(314) 및 열적 커넥터들(316)은 BGA 커넥터들, 솔더 볼들, 금속 필러들, C4 범프들, 마이크로 범프들, ENEPIG 형성된 범프들 등일 수 있다. 전도성 커넥터들(314) 및 열적 커넥터들(316)은 땜납, 구리, 알루미늄, 금, 니켈,은, 팔라듐, 주석 등 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시형태들에서, 전도성 커넥터들(314) 및 열적 커넥터들(316)은 증발, 전기도금, 인쇄, 납땜 이동, 볼 배치 등과 같은 일반적으로 사용되는 방법들을 통해 초기에 땜납 층을 형성함으로써 형성된다. 일단 구조체 상에 땜납 층이 형성되면, 재료를 원하는 범프 형상들로 성형하기 위해 리플로우를 수행할 수 있다. 또 다른 실시형태에서, 전도성 커넥터들(314) 및 열적 커넥터들(316)은 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러들(예를 들어, 구리 필러)이다. 금속 필러들은 솔더 프리일 수 있고 실질적으로 수직 측벽들을 가질 수 있다. 일부 실시형태들에서, 금속 캡층(도시되지 않음)이 금속 필러 커넥터들(316 및 316)의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 10에서, 패키지 구조체들(300)은 도 9의 패키지 구조체에 전도성 커넥터들(314) 및 열적 커넥터들(316)로 본딩된다. 패키지 구조체들(300)은 기판(302) 및 기판(302)에 커플링된 하나 이상의 적층된 다이들(308; 308A 및 308B)을 포함한다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 일부 실시형태들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 또한, 기판(302)은 실리콘-온-인슐레이터(SOI) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(SGOI) 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시형태에서, 기판(302)은 유리섬유 강화된 수지 코어와 같은 절연 코어에 기초한다. 코어 재료의 일례는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진(BT) 수지, 또는 대안적으로 다른 인쇄 회로 기판(PCB) 재료들 또는 필름들을 포함한다. 아지노모토 빌드-업 필름(ABF; Ajinomoto build-up film) 또는 다른 라미네이트들과 같은 빌드업 필름들을 기판(302)에 사용할 수 있다.
기판들(302)은 액티브 및 패시브 디바이스들(도 10에 도시되지 않음)을 포함할 수 있다. 당업자가 인식할 수 있는 바와 같이, 반도체 패키지(300)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터들, 커패시터들, 레지스터들, 이들의 조합들 등과 같은 다양한 디바이스들이 사용될 수 있다. 디바이스들은 임의의 적합한 방법들을 이용하여 형성될 수 있다.
기판들(302)은 또한 금속화 층들(도시되지 않음) 및 스루 비아들(306)을 포함할 수 있다. 금속화 층들은 액티브 및 패시브 디바이스들 상에 형성될 수 있고 다양한 디바이스들을 접속시켜 기능 회로를 형성하도록 설계된다. 금속화 층들은 전도성 재료의 층들을 상호접속하는 비아들을 갖는 유전체(예를 들어, 로우-k 유전체 재료) 및 전도성 재료(예를 들어, 구리)의 교호 층들로 형성될 수 있고, 임의의 적합한 프로세스(예를 들어, 증착, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 일부 실시형태들에서, 기판(302)에는 액티브 및 패시브 디바이스들이 실질적으로 없다.
기판들(302)은 적층된 다이들(308)에 커플링하기 위해 기판들(302)의 제1 측면 상에 본드 패드들(303)을 가질 수 있고, 그리고 커넥터들(314 및 316)에 커플링하기 위해 기판(302)의 제1 측면과 반대되는 제2 측면 상에 본드 패드들(304) 및 열적 패드들(305)을 가질 수 있다. 일부 실시형태들에서, 열적 패드들(305)은 생략된다. 일부 실시형태들에서, 본드 패드들(303 및 304) 및 열적 패드들(305)은 기판(302)의 제1 및 제2 측면들 상의 유전체 층들(도시되지 않음)에 리세스들(도시되지 않음)을 형성함으로써 형성된다. 리세스들은 본드 패드들(303 및 304) 및 열적 패드들(305)이 유전체 층들에 매립되도록 형성될 수 있다. 다른 실시형태들에서, 본드 패드들(303 및 304) 및 열적 패드들(305)이 유전체 층 상에 형성될 수 있기 때문에 리세스들이 생략된다. 일부 실시형태들에서, 본드 패드들(303 및 304) 및 열적 패드들(305)은 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 제조된 얇은 시드 층(도시되지 않음)을 포함한다. 본드 패드들(303 및 304)의 전도성 재료 및 열적 패드들(305)은 얇은 시드 층 위에 증착될 수 있다. 전도성 재료는 전기 화학적 도금 프로세스, 무전해 도금 프로세스, CVD, ALD, PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 일 실시형태에서, 본드 패드들(303 및 304) 및 열적 패드들(305)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합이다.
일 실시형태에서, 본드 패드들(303 및 304) 및 열적 패드들(305)은 티타늄 층, 구리 층 및 니켈 층과 같은 전도성 재료들의 3개의 층들을 포함하는 UBM들이다. 그러나, 당업자는 UBM들(303, 304, 및 305)의 형성에 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금 배열과 같은, 재료들 및 층들의 적합한 배열들이 많이 존재한다는 것을 알 것이다. UBM들(303, 304, 305)에 사용될 수 있는 임의의 적절한 재료들 또는 재료의 층들은 현재의 응용의 범위 내에 포함되는 것으로 충분히 의도된다. 일부 실시형태들에서, 스루 비아들(306)은 기판(302)을 관통해 연장되고 적어도 하나의 본드 패드(303)를 적어도 하나의 본드 패드(304)에 커플링시킨다.
도시된 실시형태에서, 적층된 다이들(308)은 와이어 본드들(310)에 의해 기판(302)에 커플링되지만, 전도성 범프들과 같은 다른 접속들이 사용될 수도 있다. 일 실시형태에서, 적층된 다이들(308)은 적층된 메모리 다이들이다. 예를 들어, 적층된 메모리 다이들(308)은 LPDDR1, LPDDR2, LPDDR3, LPDDR4 또는 유사한 메모리 모듈들과 같은 저전력(LP) 이중 데이터 속도(DDR) 메모리 모듈들을 포함할 수 있다.
일부 실시형태들에서, 적층된 다이들(308) 및 와이어 본드들(310)은 성형 재료(312)에 의해 캡슐화될 수 있다. 성형 재료(312)는 예를 들어 압축 성형을 사용하여 적층된 다이들(308) 및 와이어 본드들(310) 상에 성형될 수 있다. 일부 실시형태들에서, 성형 재료(312)는 성형 화합물, 중합체, 에폭시, 산화 실리콘 충전재 등 또는 이들의 조합이다. 경화 단계는 성형 재료(312)를 경화시키기 위해 수행될 수 있으며, 여기서 경화는 열 경화, UV 경화 등 또는 이들의 조합일 수 있다.
일부 실시형태들에서, 적층된 다이들(308) 및 와이어 본드들(310)은 성형 재료(312)에 매립되고, 그리고 성형 재료(312)의 경화 후에, 성형 재료의 과량의 부분들을 제거하고 제2 패키지(300)를 위한 실질적으로 평탄한 표면을 제공하기 위해 연삭과 같은 평탄화 단계가 수행된다.
제2 패키지들(300)이 형성된 후에, 패키지들(300)은 전도성 커넥터들(314), 본드 패드들(304) 및 스루 비아들(112)을 통해 제1 패키지(200)에 본딩된다. 일부 실시형태들에서, 적층된 메모리 다이들(308)은 와이어 본드들(310), 본드 패드들(303 및 304), 스루 비아들(306), 전도성 커넥터들(314), 스루 비아들(112) 및 재배선 구조체(160)를 통해 집적 회로 다이들에 커플링될 수 있다.
일부 실시형태들에서, 전도성 커넥터들(314) 및 열적 커넥터들(316)을 본딩하기 전에, 전도성 커넥터들(314) 및 열적 커넥터들(316)은 무-세정 플럭스와 같은 플럭스(도시되지 않음)로 코팅된다. 전도성 커넥터들(314) 및 열적 커넥터들(316)은 플럭스에 딥핑될 수 있거나 플럭스가 전도성 커넥터들(314) 및 열적 커넥터들(316) 상으로 젯팅될 수 있다. 또 다른 실시형태에서, 플럭스는 스루 비아들(112)의 노출된 표면들에 적용될 수 있다.
일부 실시형태들에서, 전도성 커넥터들(314) 및 열적 커넥터들(316)은, 상부 패키지(300)가 하부 패키지에 부착된 후에 잔류하는 에폭시 플럭스의 적어도 일부의 에폭시 부분으로 리플로우되기 전에, 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있다. 이러한 잔여 에폭시 부분은 응력을 줄이고 전도성 커넥터들(314) 및 열적 커넥터들(316)의 리플로우로 인한 접합부들을 보호하기 위해 언더필(underfill)로서 작용할 수 있다. 일부 실시형태들에서, 언더필(도 10에는 도시되지 않지만 도 11의 언더필(320)을 참조)은 상부 패키지(300)와 하부 패키지 사이 및 전도성 커넥터들(314) 및 열적 커넥터들(316) 둘레에서 형성될 수 있다. 언더필(320)은 폴리머, 에폭시, 몰딩 언더필 등과 같은 임의의 허용가능한 재료일 수 있다. 언더필(320)은 상부 패키지(300)가 부착된 후 모세관 흐름 프로세스에 의해 형성될 수 있거나, 또는 상부 패키지(300)가 부착되기 전에 적합한 증착법에 의해 형성될 수 있다.
상부 패키지(300)와 하부 패키지 사이의 본딩은 솔더 본딩 또는 직접 금속-대-금속(예컨대 구리-대-구리 또는 주석-대-주석) 본딩일 수 있다. 일 실시형태에서, 상부 패키지(300)는 리플로우 프로세스에 의해 하부 패키지에 본딩된다. 이 리플로우 프로세스 동안, 전도성 커넥터들(314)은 본드 패드들(304) 및 스루 비아들(112)과 접촉하여 상부 패키지들(300)을 하부 패키지에 물리적 및 전기적으로 접속시킨다. 또한, 리플로우 프로세스 동안, 열적 커넥터들(316)은 열적 패드들(305)(존재한다면) 및 열적 패드들(182)와 접촉하여 집적 회로 다이들(114) 및 열적 패드들(182), 열적 커넥터들(316) 및 열적 패드들(305)을 물리적 및 전기적으로 접속시킨다. 본딩 프로세스 이후에, 스루 비아들(112) 및 전도성 커넥터들(314) 및 열적 패드들(182) 및 열적 커넥터들(316)의 계면에 금속간 화합물(IMC)(도시되지 않음)이 형성될 수 있다. 또한, 전도성 커넥터들(314) 및 본드 패드들(304) 및 열적 커넥터들(316) 및 열적 패드들(305) 사이의 계면에 IMC(도시되지 않음)가 또한 형성될 수 있다.
도 11에서, 하부 패키지는 복수의 하부 패키지(200)로 단일화된다. 단일화 프로세스는 예를 들어 인접한 영역들(600 및 602) 사이에서 스크라이브 라인 영역들을 따라 소잉함으로써 수행될 수 있다. 일부 실시형태들에서, 단일화 프로세스는 소잉, 레이저 단일화, 에칭 등을 포함한다. 단일화 프로세스는 제1 패키지 영역(600)을 제2 패키지 영역(602)으로부터 분리한다. 도 11은 제1 패키지 영역(600) 또는 제2 패키지 영역(602) 중 하나일 수 있는, 결과적으로 형성된 단일화된 패키지(200)를 도시한다. 패키지(200)는 또한 통합 팬-아웃(InFo) 패키지(200)로 지칭될 수 있다.
도 12는 패키지(200)(제1 패키지(200)라고도 함), 패키지(300)(제2 패키지(300)라고도 함) 및 기판(400)을 포함하는 반도체 패키지(500)를 나타낸다.
반도체 패키지(500)는 기판(400)에 실장된 패키지들(200 및 300)을 포함한다. 기판(400)은 패키지 기판(400)으로 지칭될 수도 있다. 패키지(200)는 전도성 커넥터들(166)을 사용하여 패키지 기판(400)에 장착된다.
패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 이루어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 또한, 패키지 기판(400)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 패키지 기판(400)은, 하나의 대안의 실시형태에서, 유리섬유 강화된 수지 코어와 같은 절연 코어를 기반으로 한다. 코어 재료의 일례는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진 BT 수지, 또는 대안으로 다른 PCB 재료들 또는 필름들을 포함한다. 패키지 기판(400)으로 ABF 또는 다른 라미네이트들과 같은 빌드 업 필름이 사용될 수 있다.
패키지 기판(400)은 액티브 및 패시브 디바이스들(도 12에 도시되지 않음)을 포함할 수 있다. 당업자가 인식할 수 있는 바와 같이, 반도체 패키지(500)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터들, 커패시터들, 레지스터들, 이들의 조합들 등과 같은 다양한 디바이스들이 사용될 수 있다. 디바이스들은 임의의 적합한 방법들을 이용하여 형성될 수 있다.
패키지 기판(400)은 또한 금속화 층들 및 비아들(도시되지 않음) 및 금속화 층들 및 비아들 위의 본드 패드들(402)을 포함할 수 있다. 금속화 층들은 액티브 및 패시브 디바이스들 상에 형성될 수 있고 다양한 디바이스들을 접속시켜 기능 회로를 형성하도록 설계된다. 금속화 층들은 전도성 재료의 층들을 상호접속하는 비아들을 갖는 유전체(예를 들어, 로우-k 유전체 재료) 및 전도성 재료(예를 들어, 구리)의 교호 층들로 형성될 수 있고, 임의의 적합한 프로세스(예를 들어, 증착, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 일부 실시형태들에서, 패키지 기판(400)에는 액티브 및 패시브 디바이스들이 실질적으로 없다.
일부 실시형태들에서, 전도성 커넥터들(166)은 리플로우되어, 패키지(200)를 본드 패드들(402)에 부착할 수 있다. 전도성 커넥터들(166)은 기판(400)의 금속화 층을 포함하는 기판(400)을 제1 패키지(200)에 전기적 및/또는 물리적으로 커플링시킨다.
전도성 커넥터들(166)은, 패키지(200)가 기판(400)에 부착된 후에 잔류하는 에폭시 플럭스의 적어도 일부의 에폭시 부분으로 리플로우되기 전에, 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있다. 이러한 잔류 에폭시 부분은 응력을 줄이고 전도성 커넥터들(166)의 리플로우로 인한 접합부들을 보호하기 위한 언더필로서 작용할 수 있다. 일부 실시형태들에서, 언더필(도시되지 않음)은 제1 패키지(200)와 기판(400) 사이 및 전도성 커넥터들(166) 둘레에 형성될 수 있다. 언더필은, 패키지(200)가 부착된 후에 모세관 흐름 프로세스에 의해 형성될 수 있거나, 또는 패키지(200)가 부착되기 전에 적합한 증착법에 의해 형성될 수 있다.
도 13a 및 도 13b는 일부 실시형태들에 따른 또 다른 패키지 구조체의 단면도 및 평면도를 나타낸다. 도 13a 및 도 13b의 실시형태는, 이 실시형태가 전도성 커넥터들(314)이 없는 패키지들(200 및 300) 사이의 영역(330)을 포함하는 것을 제외하고는 도 1 내지 도 12에 도시된 실시형태와 유사하다. 앞서 설명된 실시형태에 대한 것들과 유사한 본 실시형태에 관한 상세들은 여기에서 반복되지 않을 것이다.
이 실시형태에서, 패키지들(200 및 300) 사이의 영역(330)에는 전도성 커넥터들(314)이 없다. 도 13b의 평면도에 도시된 바와 같이, 영역(330)은 패키지(300)의 하나 이상의 다이들(308)의 풋프린트(308) 내에 있다. 이는 패키지(200)의 다이들(114)로부터 소산되는 열을 많이 받지 못하기 때문에 작동 중에 다이들(308)의 온도를 감소시키는 것을 돕는다. 영역(330)은 평면도에서 패키지들의 중심 영역에 있을 수 있다. 일부 실시형태들에서, 영역(330)은 평면도에서 패키지의 주변 영역에 있고, 일부 실시형태들에서는 영역(330)이 모두 중앙 영역 및 주변 영역에 있다. 하나 이상의 다이들(308)의 풋프린트(308) 내의 전도성 커넥터들(314) 중 일부를 제거함으로써, 작동 중 다이들(308)의 온도가 감소될 수 있다.
이 실시형태의 전도성 커넥터들(314)이 없는 영역(330)은 본 개시의 다른 개시된 실시형태들의 패키지에 포함될 수 있다.
도 14는 일부 실시형태들에 따른 패키지 구조체의 단면도를 나타낸다. 도 14의 실시형태는, 본 실시형태가 집적 회로 다이(114)의 기판(118)에 비아들(702)을 포함하는 것을 제외하고는 도 1 내지 도 12에 나타낸 실시형태와 유사하다. 앞서 설명된 실시형태에 대한 것들과 유사한 본 실시형태에 관한 상세들은 여기에서 반복되지 않을 것이다.
본 실시형태에서, 집적 회로 다이(114)는 집적 회로 다이 내의 디바이스들로부터의 열의 소산을 돕기 위해 기판(118)에 형성된 하나 이상의 비아들(702)을 가질 수 있다. 예를 들어, 비아들(702)은 집적 회로 다이(114) 내의 트랜지스터에 열적으로 접속되어, 트랜지스터에 의해 생성된 열이 집적 회로 다이(114)로부터 보다 쉽게 제거될 수 있게 한다. 비아들(802)은 본 개시의 다른 실시형태들의 열 소산을 더욱 향상시킬 수 있다. 열적 패드들(182)은 비아들(702)에 물리적으로 접속되어 집적 회로 다이(114) 내의 디바이스들로부터 열을 분산시키는 것을 돕는다. 일부 실시형태들에서, 비아들(702)은 집적 회로 다이들(114)의 기판들(118)을 통해 부분적으로 형성되고, 일부 실시형태들에서, 비아들(702)은 집적 회로 다이들(114)의 기판들(118)을 통해 실질적으로 형성된다.
비아들(702)은, 집적 회로 다이들(114)이 캐리어에 부착되기 전에 집적 회로 다이들(114)에 형성될 수 있다(예를 들어, 도 2 참조). 비아들(702)은 집적 회로 다이(114)의 기판(118)에 개구부들을 형성한 다음 개구부들을 전도성 재료를 충전함으로써 형성될 수 있다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들에 의해 형성될 수 있다. 개구부들이 형성된 후에, 확산 장벽 층, 접착층 등의 라이너 및 전도성 재료가 개구부들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 코발트 등일 수 있다. 화학적 기계적 연마(CMP; chemical mechanical polishing) 프로세스와 같은 평탄화 프로세스는 기판(118)의 표면으로부터 과량의 재료를 제거하기 위해 수행될 수 있다. 나머지 라이너 및 전도성 재료 형태는 개구부들 내의 비아들(702)과 접촉한다.
다음, 열적 패드들(182)은 집적 회로 다이(114)의 기판(118)의 배면에 형성되고 물리적으로 비아들(702)과 접촉하고 있다. 열적 패드들(182)은 전술한 실시형태에서 상술한 바와 같이 형성될 수 있으며, 이에 대한 설명은 여기서 반복하지 않는다.
이 실시형태의 비아들(702)은 본 개시의 다른 개시된 실시형태들의 다이들 및 더미 다이들에 포함될 수 있다.
도 15 내지 18은 일부 실시형태들에 따른 제 3 패키지 구조체에 대한 프로세스 동안 중간 단계들의 단면도들을 나타낸다. 도 14 내지 도 17의 실시형태는, 본 실시형태에서 집적 회로 다이(114)가 캐리어 기판(100)에 부착되기 이전에 열적 패드들(712)이 집적 회로 다이(114)의 기판(118)의 배면들에 형성되는 것을 제외하고, 도 1 내지 도 12에 나타낸 실시형태들과 유사하다. 앞서 설명된 실시형태에 대한 것들과 유사한 본 실시형태에 관한 상세들은 여기에서 반복되지 않을 것이다.
도 15는 전술한 도 2와 동일한 프로세싱의 중간 단계를 나타내며, 설명은 여기에서 반복되지 않는다. 도 15에서, 열적 패드들(712)은 집적 회로 다이들(114)의 형성 프로세스의 일부로서 형성된다. 예를 들어, 열적 패드들(712)은, 집적 회로 다이들(114)의 기판들(118)의 배면들 상에 접착제(116)가 형성되기 전에 집적 회로 다이들(114)에 대한 배면 재배선 구조체와 유사하게 형성될 수 있다.
열적 패드들(712)은 집적 회로 다이들(114)의 기판들(118)의 배면 표면 상에 형성된다. 열적 패드들(712)은 집적 회로 다이들(114) 또는 패키지 구조체들 내의 디바이스들 또는 금속화 패턴들을 전기적으로 접속하는데 이용되지 않지만, 집적 회로 다이들(114) 및/또는 패키지 구조체들로부터 열을 소산시키는데 이용된다. 일부 실시형태들에서, 열적 패드들(712)은 집적 회로 다이들(114) 내의 열적 소산 경로들에 접속되지 않지만, 일부 실시형태들에서는 열적 패드들(182)이 집적 회로 다이들(114) 내의 열적 소산 경로에 접속된다(예를 들어, 도 12 참조).
열적 패드들(712)은 또한 커넥터들(316)(예를 들어, 도 18 참조)에 물리적 및 열적으로 접속하는데 사용되며, UBM들(712)로도 불릴 수 있다. 도시된 실시형태에서, 열적 패드들(712)은 집적 회로 다이들(114)의 기판들(118)의 배면들에 형성된다. 열적 패드들(712)을 형성하는 예로서, 시드 층(도시되지 않음)은 기판(118)의 배면 상에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 다음, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 열적 패드들(712)에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 다음, 포토레지스트 및 전도성 재료가 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 열적 패드들(712)을 형성한다. 열적 패드들(712)이 다르게 형성되는 실시형태에서, 보다 많은 포토레지스트 및 패터닝 단계들이 이용될 수 있다.
도 16은 도 15의 구조체에 대한 추가 프로세싱을 나타낸다. 이들 2개의 도면들 사이의 프로세싱은 도 3 내지 도 6을 참조하여 도시되고 설명된 프로세싱과 유사하며, 도 6은 도 16과 동일한 중간 단계이며, 설명은 여기에서 반복되지 않는다.
도 17에서, 열적 패드(712) 및 집적 회로 다이(114)의 배면, 예컨대 집적 회로 다이(114)의 기판(118)의 배면을 노출시키기 위해 접착제(116)가 제거된다. 접착제(116)는, 접착제(116)를 벗겨 내거나, 레이저 광 또는 UV 광과 같은 광을 접착제 층(116) 상에 투사하여 접착제 층(116)이 광의 열에 의해 분해되도록 하거나, 접착제(116)를 에칭하는 것 등과 같은 임의의 적합한 프로세스에 의해 제거될 수 있다.
접착제 층들(116)의 제거는 집적 회로 다이들(114)의 배면들 상에 리세스들(714)을 형성한다. 리세스들(714)은 캡슐화제(130)의 상부 표면으로부터 각각의 집적 회로 다이(114)의 기판(118)의 노출된 표면까지 측정된 깊이(D2)를 갖는다. 일부 실시형태들에서, 리세스들(714)의 깊이들(D2)은 약 5 ㎛ 내지 약 30 ㎛ 범위 내에 있다.
도 18은 도 17의 구조체에 대한 추가 프로세싱을 나타낸다. 이들 2개의 도면들 사이의 프로세싱은 도 9 내지 도 12를 참조하여 도시되고 설명된 프로세싱과 유사하며, 도 12는 도 18과 동일한 제조 단계이며, 설명은 여기에서 반복되지 않는다.
도 19 내지 도 21은 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다. 도 19 내지 도 21의 실시형태는, 본 실시형태에서 집적 회로 다이들(114)이 더미 다이들의 배면들 상에 형성된 열적 패드들(808)에 의해 더미 패드들에 부착되는 것을 제외하고, 도 1 내지 도 12에 나타낸 실시형태들과 유사하다. 앞서 설명된 실시형태에 대한 것들과 유사한 본 실시형태에 관한 상세들은 여기에서 반복되지 않을 것이다.
도 19는 전술한 도 2와 동일한 프로세싱의 중간 단계를 나타내며, 설명은 여기에서 반복되지 않는다. 도 19에서, 더미 다이들(802)은 접착제(804)에 의해 이형 층(102)에 부착되고, 집적 회로 다이들(114)은 접착제(806)에 의해 더미 다이들(802)에 부착된다. 일부 실시형태들에서, 더미 다이들(802)은 실리콘의 영률(약 165 GPa 내지 약 179 GPa) 이상의 영률을 가질 수 있는 강성 재료로 형성된다. 따라서, 더미 다이들(802)은 약 165GPa 이상의 영률을 가질 수 있다.
이형 층(102)에 부착되기 이전에, 더미 다이들(802)은 더미 다이들(802)에 적용가능한 제조 프로세스들에 따라 프로세싱될 수 있다. 예를 들어, 더미 다이들(802)은 더미 웨이퍼를 준비하고 단일화함으로써 형성될 수 있다. 더미 웨이퍼는 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 일부 실시형태들에서, 더미 웨이퍼는 금속 웨이퍼일 수 있다. 더미 웨이퍼는 예를 들어 연삭 프로세스에서 박형화될 수 있다. 결과적인 더미 웨이퍼의 두께는, 더미 웨이퍼가 후속 단계들에서 구축되는 상부의 구조체에 적절한 기계적 지지를 제공할 수 있을 정도로 충분히 크다.
더미 다이들(802)은 양호한 열 전도도를 가질 수 있다. 더미 다이들(802)의 열 전도도는 상부의 집적 회로 다이들(114) 내의 반도체 기판들(예를 들어, 실리콘 기판들)의 열 전도도에(예를 들어, 90 퍼센트 이상) 근접할 수 있다. 예를 들어, 실리콘은 약 148W/(m*K)와 동일한 열 전도도를 가지며, 따라서 더미 웨이퍼(24)의 열 전도도는 약 135W/(m*K) 이상일 수 있다. 높은 열 전도도를 갖는 더미 다이들(802)로 인해, 결과적인 구조체에서의 열적 소산이 개선된다.
본 개시의 일부 실시형태들에 따르면, 더미 다이들(802)은 금속 또는 금속 합금, 반도체 재료, 또는 유전체 재료로 형성된다. 예를 들어, 금속을 포함하는 경우, 더미 다이들(802)은 구리, 알루미늄, 니켈 등으로 형성될 수 있으며, 따라서 일부 실시형태들에 따른 금속 필름/플레이트이다. 반도체 재료로 형성될 때, 더미 다이들(802)은, 액티브 디바이스 집적 회로 다이들(14)이 형성되는 동일한 유형의 웨이퍼일 수 있는 단일화된 실리콘 웨이퍼일 수 있다. 유전체 재료로 형성될 때, 더미 다이들(802)은 세라믹으로 형성될 수 있다. 또한, 더미 다이들(802)의 재료는 균질할 수 있다. 예를 들어, 각각의 더미 다이들(802)의 전체는 동일한 엘리먼트들을 포함하는 동일한 재료로 형성될 수 있고, 엘리먼트들의 원자 비율은 더미 다이들(802) 전체에 걸쳐 균일할 수 있다. 일부 예시적인 실시형태들에 따르면, 더미 다이들(802)은 더미 다이들(802) 내에 도핑된 p형 또는 n형 불순물을 갖는 실리콘으로 형성된다. 대안의 실시형태들에 따르면, 더미 다이들(802)에는 p형 불순물 및 n형 불순물이 도핑되지 않는다.
도 19에서, 집적 회로 다이들(114)은 접착제(806)에 의해 더미 다이들(802)에 부착된다. 일부 실시형태들에서, 접착제(806)는, 전도성 층(806)이 집적 회로 다이들(114)의 배면들 전체에 걸쳐 형성될 수 있는 것을 제외하고, 열적 패드들(712)과 유사한 방식으로 형성된 전도성 층(이후 전도성 층(806)으로 지칭될 수 있음)이다.
전도성 층(806)은 집적 회로 다이들(114) 또는 패키지 구조체들 내의 디바이스들 또는 금속화 패턴들을 전기적으로 접속하는데 이용되지 않지만, 집적 회로 다이들(114) 및/또는 패키지 구조체들로부터 열을 소산시키는데 이용된다. 일부 실시형태들에서, 전도성 층(806)은 집적 회로 다이들(114)로부터 더미 다이들(806)로 열을 소산시키기 위해 이용되는 열적 층(806)으로 지칭될 수 있다. 일부 실시형태들에서, 전도성 층(806)은 집적 회로 다이들(114) 내의 열적 소산 경로들에 접속되지 않지만, 일부 실시형태들에서는 열적 층(806)이 스루 비아들에 의해 집적 회로 다이들(114) 내의 열적 소산 경로에 접속된다(예를 들어, 도 14 참조).
열적 층(806)은 또한 더미 다이들(802)에 열적으로 접속하기 위해 사용된다. 도시된 실시형태에서, 열적 층(806)은 집적 회로 다이들(114)의 기판들(118)의 배면들에 형성된다. 열적 층(806)을 형성하는 예로서, 시드 층(도시되지 않음)은 기판(118)의 배면들 상에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 전도성 재료는 시드 층에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 시드 층 및 전도성 재료는 열적 층(806)을 형성한다.
도 20은 도 19의 구조체에 대한 추가 프로세싱을 나타낸다. 이들 2개의 도면들 사이의 프로세싱은 도 3 내지 도 8을 참조하여 도시되고 설명된 프로세싱과 유사하며, 도 8은 도 20과 동일한 중간 단계이며, 설명은 여기에서 반복되지 않는다.
도 20에서, 열적 패드들(808)은 더미 다이들(802)의 배면들에 형성된다. 열적 패드들(808)은 도 8의 열적 패드들(182)과 유사한 재료들 및 형성 방법들을 가지며 설명은 여기서 반복하지 않는다.
도 21은 도 20의 구조체에 대한 추가 프로세싱을 나타낸다. 이들 2개의 도면들 사이의 프로세싱은 도 8 내지 도 12를 참조하여 도시되고 상술된 프로세싱과 유사하며, 도 12는 도 21과 동일한 프로세싱 단계이며, 설명은 여기에서 반복되지 않는다.
본 실시형태의 더미 다이(802)는 본 개시의 다른 개시된 실시형태들의 패키지들에 포함될 수 있다.
도 22 내지 도 25는 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다. 도 22 내지 도 27의 실시형태는, 본 실시형태에서 집적 회로 다이들(114)이 배면 재배선 구조체들인 것을 제외하고, 도 1 내지 도 12에 나타낸 실시형태들과 유사하다. 앞서 설명된 실시형태에 대한 것들과 유사한 본 실시형태에 관한 상세들은 여기에서 반복되지 않을 것이다.
도 22는 전술한 도 7과 동일한 프로세싱의 중간 단계를 나타내며, 설명은 여기에서 반복되지 않는다. 시드 층(902)을 형성하기 이전에, 집적 회로 다이들(114)의 기판들(118)의 노출된 표면들 상의 리세스들은 캡슐화제(130)의 상부 표면으로부터 각각의 집적 회로 다이(114)의 기판(118)의 노출된 표면까지 측정된 깊이(D3)를 갖는다. 일부 실시형태들에서, 리세스들(714)의 깊이들(D3)은 약 5 ㎛ 내지 약 30 ㎛ 범위 내에 있다.
도 22에서, 시드 층(902)은 도 7의 구조체의 집적 회로 다이들(114)의 기판들(118)의 노출된 표면들 상에 형성된다. 일부 실시형태들에서, 시드 층(902)은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층(902)은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층(902)은 예를 들어 PVD 등을 사용하여 형성될 수 있다.
도 23 및 도 24에서, 배면 재배선 구조체(920)가 형성된다. 배면 재배선 구조체(920)는 유전체 층들(904, 908, 912) 및 금속화 패턴들(906, 910, 및 914)을 포함한다.
배면 재배선 구조체(920)의 형성은 시드 층(902) 상에 유전체 층(904)을 증착함으로써 시작할 수 있다. 일부 실시형태들에서, 유전체 층(904)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시형태들에서, 유전체 층(904)은 질화 실리콘와 같은 질화물; 산화 실리콘, PSG, BSG, BPSG 등의 산화물; 등으로 형성된다. 유전체 층(904)은 스핀 코팅, 적층, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
다음, 유전체 층(904)이 패터닝된다. 패터닝은 시드 층(902)의 부분들을 노출시키는 개구부들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(904)이 감광성 재료일 때 광에 유전체 층(132)을 노광시킴으로써 또는 예를 들어 이방성 에칭을 이용하여 에칭함으로써 이루어질 수 있다. 유전체 층(904)이 감광성 재료인 경우, 유전체 층(904)은 노광 후에 현상될 수 있다.
다음, 비아들(906)이 유전체 층(904)에 형성된다. 비아들(904)를 형성하기 위한 예로서, 전도성 재료는 유전체 층(904)의 개구부들에 및 시드 층(902)의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 시드 층 및 전도성 재료의 나머지 부분들은 금속화 패턴(138) 및 비아들을 형성한다. 비아들은 예를 들어 유전체 층(132)을 관통하는 개구부들에서, 예를 들어 스루 비아들(112) 및/또는 다이 커넥터들(126)까지 형성된다. 유전체 층(904)의 표면으로부터 과량의 전도성을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 전도성 재료는 비아들(906)을 형성한다. CMP 이후에, 비아들(906), 유전체 층(904), 캡슐화제(130) 및 스루 비아들(112)의 표면은 수평일 수 있다.
비아들(906)은 집적 회로 다이들(114) 또는 패키지 구조체들 내의 디바이스들 또는 금속화 패턴들을 전기적으로 접속하는데 이용되지 않지만 집적 회로 다이들(114) 및/또는 패키지 구조체들로부터 열을 소산시키는데 이용된다. 일부 실시형태들에서, 비아들(906)은 집적 회로 다이들(114)로부터 열을 소산시키기 위해 이용되는 열적 비아들(906)로 지칭될 수 있다. 일부 실시형태들에서, 열적 비아들(906)은 집적 회로 다이들(114) 내의 열적 소산 경로들에 접속되지 않지만, 일부 실시형태들에서는 열적 비아들(906)이 집적 회로 다이들(114) 내의 열적 소산 경로에 접속된다(예를 들어, 도 14 참조). 열적 비아들(906)은 또한 배면 재배선 구조체(920)의 금속화 패턴들에 열적으로 접속하는데 사용된다(도 24 참조). 도시된 바와 같이, 열적 비아들은 비아(902)의 상부 표면으로부터 비아의 하부 표면으로 테이퍼진 측벽들을 갖는다.
도 24에서, 유전체 층(908)은 캡슐화제(130), 스루 비아들(112), 유전체 층(904) 및 열적 비아들(906) 상에 형성된다. 일부 실시형태들에서, 유전체 층(908)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시형태들에서, 유전체 층(908)은 질화 실리콘와 같은 질화물; 산화 실리콘, PSG, BSG, BPSG 등의 산화물; 등으로 형성된다. 유전체 층(908)은 스핀 코팅, 적층, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
다음, 유전체 층(908)이 패터닝된다. 패터닝은 스루 비아들(112) 및 열적 비아들(906)의 부분들을 노출시키는 개구부들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(908)이 감광성 재료일 때 광에 유전체 층(908)을 노광시킴으로써 또는 예를 들어 이방성 에칭을 이용하여 에칭함으로써 이루어질 수 있다. 유전체 층(908)이 감광성 재료인 경우, 유전체 층(908)은 노광 후에 현상될 수 있다.
다음, 비아들을 갖는 금속화 패턴(910)이 유전체 층(908) 상에 형성된다. 금속화 패턴(910)을 형성하는 예로서, 시드 층(도시되지 않음)은 유전체 층(908) 위에 그리고 유전체 층(908)을 관통하는 개구부들에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 다음, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(910)에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 다음, 포토레지스트 및 전도성 재료가 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 금속화 패턴(910) 및 비아들을 형성한다. 비아들은 예를 들어 유전체 층(908)을 관통하는 개구부들에서, 예를 들어 스루 비아들(112) 및/또는 열적 비아들(906)까지 형성된다.
금속화 패턴 및 비아들(910)의 형성 후에, 유전체 층(912)은 금속화 패턴(910) 및 유전체 층(908) 상에 증착된다. 일부 실시형태들에서, 유전체 층(912)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시형태들에서, 유전체 층(912)은 질화 실리콘와 같은 질화물; 산화 실리콘, PSG, BSG, BPSG 등의 산화물; 등으로 형성된다. 유전체 층(912)은 스핀 코팅, 적층, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
다음, 유전체 층(912)이 패터닝된다. 패터닝은 금속화 패턴(910)의 부분들을 노출시키는 개구부들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층이 감광성 재료일 때 광에 유전체 층(912)을 노광시킴으로써 또는 예를 들어 이방성 에칭을 이용하여 에칭함으로써 이루어질 수 있다. 유전체 층(912)이 감광성 재료인 경우, 유전체 층(912)은 노광 후에 현상될 수 있다.
배면 재배선 구조체(920)는 일례로서 도시된다. 배면 재배선 구조체(920)에 보다 많은 또는 보다 적은 유전체 층들 및 금속화 패턴들이 형성될 수 있다. 보다 적은 유전체 층들 및 금속화 패턴들이 형성되면, 전술한 단계들 및 프로세스들이 생략될 수 있다. 보다 많은 유전체 층들 및 금속화 패턴들이 형성되면, 전술한 단계들 및 프로세스들이 반복될 수 있다. 당업자는 어느 단계들 및 프로세스들이 생략되거나 반복될 것인지 쉽게 이해할 것이다.
다음, 전면 재배선 구조체(160)의 외측에 패드들(914)이 형성된다. 패드들(914)은 전도성 커넥터들(316 및 314)(도 25 참조)을 커플링하기 위해 사용되며 하부 범프 야금들(UBMs)(914) 로 지칭될 수 있다. 도시된 실시형태에서, 패드들(914)은 유전체 층(912)을 관통하는 개구부들을 통해 금속화 패턴(910)까지 형성된다. 패드들(914)을 형성하는 예로서, 시드 층(도시하지 않음)이 유전체 층(912) 위에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 다음, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 패드들(914)에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 다음, 포토레지스트 및 전도성 재료가 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 패드들(914)을 형성한다. 패드들(914)이 다르게 형성되는 실시형태에서, 보다 많은 포토레지스트 및 패터닝 단계들이 이용될 수 있다.
배면 재배선 구조체(920) 및 패드들(914)은 스루 비아들(112) 및 패키지(900)를 전도성 커넥터들(314)에 의해 후속적으로 본딩된 패키지(300)에 전기적으로 커플링시킨다.
도 25는 도 24의 구조체에 대한 추가 프로세싱을 나타낸다. 이들 2개의 도면들 사이의 프로세싱은 도 8 내지 도 12를 참조하여 도시되고 상술된 프로세싱과 유사하며, 도 12는 도 25와 동일한 프로세싱 단계이며, 설명은 여기에서 반복되지 않는다.
본 실시형태의 배면 재배선 구조체(920) 및 열적 비아들(906)은 본 개시의 다른 개시된 실시형태들의 패키지들에 포함될 수 있다.
도 26 내지 도 29는 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다. 도 26 내지 도 29의 실시형태는, 본 실시형태에서 비아들(906)이 형성되기 전에 리세스를 제거하기 위해 평탄화 프로세스가 수행된다는 것을 제외하고는, 도 22 내지 도 25에 도시된 실시형태들과 유사하다. 앞서 설명된 실시형태에 대한 것들과 유사한 본 실시형태에 관한 상세들은 여기에서 반복되지 않을 것이다.
도 26은 도 7과 동일한 프로세싱의 중간 단계를 나타내며, 설명은 여기에서 반복되지 않는다. 본 실시형태에서, 집적 회로 다이들(114)의 기판들(118)의 노출된 표면들 상의 리세스들은 캡슐화제(130)의 상부 표면으로부터 각각의 집적 회로 다이(114)의 기판(118)의 노출된 표면까지 측정된 깊이(D3)를 갖는다. 일부 실시형태들에서, 리세스들(714)의 깊이들(D3)은 약 5 ㎛ 내지 약 30 ㎛ 범위 내에 있다.
도 27에서, 집적 회로 다이들(114)의 기판들(118), 캡슐화제(130) 및 스루 비아들(112)의 평평한 표면들에 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 다시 말하면, 평탄화 프로세스는 리세스를 제거한다.
도 28에서, 시드 층(902), 유전체 층(904) 및 비아들(906)은 집적 회로 다이들(114)의 기판(118), 캡슐화제(130), 및 스루 비아들(112)의 평탄화된 표면들 위에 형성된다. 이러한 구조체들의 재료들 및 형성은 이전의 실시형태들에서 설명되었으므로 여기서는 반복되지 않는다. 본 실시형태에서, 비아들(906) 중 일부는 스루 비아들(112)에 전기적 및 물리적으로 접속되어, 스루 비아들(112)을 후속적으로 본딩된 패키지(300)에 전기적으로 커플링한다. 비아들(906) 중 일부는 열적 비아들(예를 들어, 집적 회로 다이들(114)의 기판들(118) 바로 위에 있는 비아들(906))로서 이용된다.
도 29는 도 28의 구조체에 대한 추가 프로세싱을 나타낸다. 이들 2개의 도면들 사이의 프로세싱은 도 23 내지 도 25를 참조하여 도시되고 상술된 프로세싱과 유사하며, 도 25는 도 29와 동일한 프로세싱 단계이며, 설명은 여기에서 반복되지 않는다. 도 29에서, 이전 실시형태의 배면 재배선(920)과 유사한 배면 재배선 구조체(930)가 도시되어 있으며, 설명은 여기서 반복되지 않는다.
본 실시형태의 배면 재배선 구조체(930) 및 열적 비아들(906)은 본 개시의 다른 개시된 실시형태들의 패키지들에 포함될 수 있다.
도 30 내지 도 35는 일부 실시형태들에 따른 또 다른 패키지 구조체에 대한 프로세스 동안의 중간 단계들의 단면도들을 나타낸다. 도 30 내지 도 35의 실시형태는, 본 실시형태에서 집적 회로 다이들(114)이 캐리어에 부착되기 이전에 배면 재배선 구조체가 캐리어 상에 형성되는 것을 제외하고, 도 1 내지 도 12에 나타낸 실시형태들과 유사하다. 앞서 설명된 실시형태에 대한 것들과 유사한 본 실시형태에 관한 상세들은 여기에서 반복되지 않을 것이다.
도 30은 도 1에 상술된 캐리어 기판 상에 캐리어 기판(100) 및 이형 층(102)을 나타내며, 설명은 여기에서 반복되지 않는다. 도 30에서, 유전체 층(1001), 금속화 패턴들(1004 및 1005), 유전체 층(1002) 및 스루 비아들(112)이 이형 층(102) 위에 추가로 형성된다.
유전체 층(1001)은 이형 층(102) 상에 형성된다. 유전체 층(1001)의 바닥면은 이형 층(102)의 상부면과 접촉할 수 있다. 일부 실시형태들에서, 유전체 층(1001)은 PBO, 폴리이미드, BCB 등과 같은 중합체로 형성된다. 다른 실시형태들에서, 유전체 층(1001)은 질화 실리콘와 같은 질화물; 산화 실리콘, PSG, BSG, BPSG 등의 산화물; 등으로 형성된다. 유전체 층(1001)은 스핀 코팅, CVD, 적층 등 또는 이들의 조합과 같은 임의의 허용가능한 증착 프로세스에 의해 형성될 수 있다.
금속화 패턴들(1004 및 1005)은 유전체 층(1001) 상에 형성된다. 금속화 패턴들(1004 및 1005)을 형성하는 예로서, 시드 층(도시하지 않음)이 유전체 층(1001) 위에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 다음, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴들(1004 및 1005)에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 다음, 포토레지스트 및 전도성 재료가 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 금속화 패턴들(1004 및 1005)을 형성한다.
유전체 층(1002)은 금속화 패턴들(1004 및 1005) 및 유전체 층(1001) 상에 형성된다. 일부 실시형태들에서, 유전체 층(1002)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시형태들에서, 유전체 층(1002)은 질화 실리콘와 같은 질화물; 산화 실리콘, PSG, BSG, BPSG 등의 산화물; 등으로 형성된다. 유전체 층(1002)은 스핀 코팅, 적층, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
유전체 층들(1001 및 1002) 및 금속화 패턴들(1004 및 1005)은 배면 재배선 구조체로 지칭될 수 있다. 도시된 바와 같이, 배면 재배선 구조체는 2개의 유전체 층들(1001 및 1002) 및 금속화 패턴(1004)을 포함한다. 다른 실시형태들에서, 배면 재배선 구조체는 임의의 수의 유전체 층들, 금속화 패턴들, 및 비아들을 포함할 수 있다. 하나 이상의 추가 금속화 패턴 및 유전체 층은 금속화 패턴들(1004) 및 유전체 층(1002)을 형성하는 프로세스들을 반복함으로써 배면 재배선 구조체에 형성될 수 있다. 비아들은, 기저의 유전체 층의 개구부에 금속화 패턴의 시드 층 및 전도성 재료를 형성함으로써 금속화 패턴을 형성하는 동안 형성될 수 있다. 따라서 비아들은 다양한 금속화 패턴들을 상호접속시키고 전기적으로 커플링시킬 수 있다.
유전체 층(1002)은 금속화 패턴들(1004 및 1005)의 부분들을 노출시키는 개구부들(1006)을 형성하도록 패터닝된다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층이 감광성 재료일 때 광에 유전체 층(1002)을 노광시킴으로써 또는 예를 들어 이방성 에칭을 이용하여 에칭함으로써 이루어질 수 있다. 도 30에 도시된 바와 같이, 금속화 패턴들(1004 및 1005)의 일부를 노출시키지만 금속화 패턴들(1004 및 1005) 모두를 노출시키지 않도록 유전체 층(1002)을 패터닝한다. 예를 들어, 개구부들(1006)은, 후속하여 부착된 집적 회로 다이들(114)의 밑에 놓일 일부 금속화 패턴들(1005)을 노출시키며, 또한 스루 비아들(112)이 형성될 다른 금속화 패턴들(1004)을 노출시키지만, 다른 금속화 패턴들(1004)은 유전체 층(1002)에 의해 커버된 상태에 있다.
추가로 도 30에서는, 스루 비아들(112)이 형성된다. 스루 비아들(112)를 형성하기 위한 예로서, 시드 층은 배면 재배선 구조체 상에, 예를 들어 유전체 층(1002) 및 금속화 패턴들(1004)의 노출된 부분들 상에 형성된다. 일부 실시형태들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속층이다. 일부 실시형태들에서, 시드 층은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 스루 비아들에 대응한다. 패터닝은 포토레지스트를 통해 개구부들을 형성하여 시드 층을 노출시킨다. 전도성 재료는 포토레지스트의 개구부들에서 및 시드 층의 노출된 부분들 상에 형성된다. 전도성 재료는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토레지스트 및 전도성 층이 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용가능한 에칭 프로세스를 사용함으로써 시드 층의 노출된 부분들이 제거된다. 시드 층 및 전도성 재료의 나머지 부분들은 스루 비아들(112)을 형성한다.
도 31에서, 집적 회로 다이들(114)은 층(1010)에 의해 배면 재배선 구조체에 부착된다. 집적 회로 다이들(114)은 이전에 설명되었으며 설명은 여기에서 반복되지 않는다. 도 31에 도시된 바와 같이, 하나의 집적 회로 다이(114)는 제1 패키지 영역(600) 및 제2 패키지 영역(602) 각각에 부착되고, 다른 실시형태에서는 더 많은 집적 회로 다이들(114)이 각각의 영역에 부착될 수 있다. 예를 들어, 일 실시형태에서는, 2개의 집적 회로 다이들(114) 또는 4개의 집적 회로 다이들(114)이 각각의 영역에 부착될 수 있다.
층(1010)은 집적 회로 다이들(114)의 배면들에 있으며, 집적 회로 다이들(114)을 배면 재배선 구조체에 부착시킨다. 층(1010)은 하이-k DAF, 실버 페이스트와 같은 전도성 페이스트 등일 수 있다. 도 31에 도시된 바와 같이, 층(1010)은 집적 회로 다이들(114) 밑에 있는 개구부들(1006) 중 일부에서 아래로 연장되어 이들 개구부들(1006)의 노출된 금속화 패턴들(1005)과 접촉한다. 층(1010)은 집적 회로 다이들(114)의 배면에, 예컨대 각각의 반도체 웨이퍼의 배면에 도포되거나 또는 캐리어 기판(100)의 표면에 위에 도포될 수 있다. 집적 회로 다이들(114)은 소잉 또는 다이싱 등에 의해 단일화될 수 있고, 예를 들어 픽-앤드-플레이스 툴을 사용하여 층(1010)에 의해 배면 재배선 구조체에 부착될 수 있다.
층(1010)(예를 들어, 하이-k DAF 또는 전도성 페이스트)은 집적 회로 다이들(114) 또는 패키지 구조체들 내의 디바이스들 또는 금속화 패턴들을 전기적으로 접속하는데 이용되지 않지만, 집적 회로 다이들(114) 및/또는 패키지 구조체들로부터 열을 소산시키는데 이용된다. 일부 실시형태들에서, 층(1010)은 집적 회로 다이들(114)로부터 열을 소산시키기 위해 이용되는 열적 페이스트(1010)로 지칭될 수 있다. 일부 실시형태들에서, 열적 페이스트(1010)는 집적 회로 다이들(114) 내의 열적 소산 경로들에 접속되지 않지만, 일부 실시형태들에서는 열적 페이스트(1010)이 집적 회로 다이들(114) 내의 열적 소산 경로에 접속된다(예를 들어, 도 14 참조). 열적 페이스트(1010)는 집적 회로 다이들(114)을, 이후 커넥터들(316)에 열적으로 접속되는 배면 재배선 구조체 내의 금속화 패턴들(1005)에 열적으로 접속하는데 사용된다(예를 들어, 도 35 참조). 이로 인해, 금속화 패턴들(1005)은 이하에서 열적 패턴들(1005)로 지칭될 수 있다.
도 32는 도 31의 구조체에 대한 추가 프로세싱을 나타낸다. 이들 2개의 도면들 사이의 프로세싱은 도 3 내지 도 6을 참조하여 도시되고 상술된 프로세싱과 유사하며, 도 6은 도 32와 유사한 프로세싱 단계이며, 설명은 여기에서 반복되지 않는다. 도 32에서, 캐리어 기판(100) 및 이형 층(102)은 제거되고 테이프(190) 위에 배치된다. 이형 층(102)이 제거된 후, 배면 재배선 구조체의 배면 유전체 층(1001)이 노출된다.
도 33에서, 일 세트의 개구부들(1012)은 금속화 패턴들(1004) 및 열적 패턴들(1005)의 부분들을 노출시키기 위해 유전체 층(1001)에 형성된다. 개구부들(1012)은 레이저 드릴 프로세스, 에칭 프로세스 등, 또는 이들의 조합으로 형성될 수 있다. 개구부들(1012)은 스루 비아들(112)에 커플링된 금속화 패턴들(1004) 및 열 페이스트(1010)에 커플링된 열적 패턴들(1005)을 노출시킨다.
도 34에서, 개구부들(1012)에서의 노출된 금속화 패턴들(1004) 및 열 패턴들(1005) 각각 상에, 땜납 층(사전 땜납 층으로 불리는 경우도 있음), 땜납 페이스트 등일 수 있는 땜납 함유층(1014)이 형성된다. 일부 실시형태들에서, 땜납 함유 층(1014)은 개구부들(1012)를 완전히 충전하거나 과충전할 수 있는 한편, 다른 실시형태들에서 땜납 함유 층(1014)은 개구부들(1012)을 부분적으로만 충전할 수 있다. 땜납 함유 층(1014)이 증착된 후에, 땜납 함유 층(1014) 및 패키지 구조체(1050)에 전도성 커넥터들(314 및 316)를 본딩하기 전에 리플로우 프로세스를 수행할 수 있다(예를 들어, 도 35 참조). 일부 실시형태들에서, 땜납 함유 층(1014)은 생략될 수 있다.
도 35는 도 34의 구조체에 대한 추가 프로세싱을 나타낸다. 이들 2개의 도면들 사이의 프로세싱은 도 9 내지 도 12를 참조하여 도시되고 상술된 프로세싱과 유사하며, 도 12는 도 35와 유사한 프로세싱 단계이며, 설명은 여기에서 반복되지 않는다.
전도성 커넥터들(314 및 316)을 땜납 함유층(1014) 및 패키지 구조체(1050)에 본딩하는 리플로우 프로세스 이후에, 도 35에 도시된 바와 같이 땜납 함유층(1014) 및 커넥터들(314 및 316)은 섞일 수 있고 분리된 구조체들로서 명백하게 시인되지 않는다.
전도성 커넥터(314)는 패키지 구조체(1050)를 패키지 구조체(300)에 전기적으로 접속시키는데 이용된다. 열적 페이스트(1010)와 유사하게, 전도성 커넥터들(316)은 집적 회로 다이들(114) 또는 패키지 구조체들 내의 디바이스들 또는 금속화 패턴들을 전기적으로 접속하는데 이용되지 않지만, 집적 회로 다이들(114) 및/또는 패키지 구조체들로부터 열을 소산시키는데 이용된다. 이로 인해, 전도성 커넥터들(316)은 열적 커넥터들(316)로 지칭될 수 있다. 열적 페이스트(1010), 열적 패턴들(1005), 및 열적 커넥터들(316)을 이용함으로써, 패키지 구조체의 열 저항(℃/와트)은 열적 페이스트 및 열적 커넥터들을 포함하지 않는 패키지 구조체들에 대해 약 8%까지 개선될 수 있다.
본 실시형태의 층(1010) 및 금속화 패턴들(1004)은 본 개시의 다른 개시된 실시형태들의 패키지들에 포함될 수 있다.
반도체 다이의 배면에 열적 엘리먼트들을 포함시킴으로써, 패키지 구조체의 열적 성능을 향상시킬 수 있다. 열적 엘리먼트들은 패키지 구조체들에서 열을 소산하는데 이용된다. 일부 실시형태들에서, 열적 엘리먼트들은 열적 소산 경로들에 접속되지 않지만, 일부 실시형태들에서는 열적 엘리먼트들이 반도체 다이 내의 열적 소산 경로들에 접속된다(예를 들어, 도 14 참조). 예를 들어, 열적 엘리먼트들은 트랜지스터(들)에 의해 발생된 열을 소산시키기 위해 반도체 다이 내의 하나 이상의 트랜지스터들에 열적으로 커플링/접속된 비아에 접속될 수 있다. 본 개시의 실시형태들은 반도체 다이의 배면에 열적 엘리먼트들을 포함하지 않는 패키지 구조체에 비해 패키지 구조체의 열적 저항(℃/와트)을 약 8%까지 향상시킬 수 있다.
일 실시형태에서, 패키지는 제1 패키지 구조체 및 제2 패키지 구조체를 포함하고, 제1 패키지 구조체는: 다이 커넥터들을 포함하는 액티브 측면 및 배면을 갖는 제1 집적 회로 다이; 제1 집적 회로 다이에 인접한 제1 스루 비아; 제1 집적 회로 다이 및 제1 스루 비아를 측방향으로 캡슐화하는 캡슐화제; 제1 집적 회로 다이의 다이 커넥터들 및 제1 스루 비아 상에서 이에 전기적으로 접속된 제1 재배선 구조체; 및 제1 집적 회로 다이의 배면 상의 열적 엘리먼트들을 포함하고; 그리고 제2 패키지 구조체는 제1 세트의 전도성 커넥터들에 의해 제1 스루 비아 및 열적 엘리먼트들에 본딩된다. 일 실시형태에서, 열적 엘리먼트들은 제1 집적 회로 다이 내의 집적 회로들로부터 전기적으로 격리된다. 일 실시형태에서, 제1 집적 회로 다이의 배면은 캡슐화제의 표면으로부터 리세스되며, 열적 엘리먼트들은 리세스 내에 있다. 일 실시형태에서, 열적 엘리먼트들은 제1 집적 회로 다이의 배면에 수직인 측벽들을 갖는다. 일 실시형태에서, 열적 엘리먼트들은 열적 엘리먼트들의 상부면들에서 하부면들로 테이퍼지는 측벽들을 갖는다. 일 실시형태에서, 열적 엘리먼트들은 열적 엘리먼트들의 상부면들에서 하부면들로 넓어지는 측벽들을 갖는다. 일 실시형태에서, 열적 엘리먼트는 전도성 페이스트 및 금속화 패턴들을 포함한다. 일 실시형태에서, 패키지는 제1 세트의 전도성 커넥터들을 둘러싸는 언더필을 더 포함하고, 언더필은 제1 패키지 구조체와 제2 패키지 구조체 사이에 있다. 일 실시형태에서, 언더필은 열적 엘리먼트들과 접촉한다. 일 실시형태에서, 제1 패키지 구조체와 제2 패키지 구조체 사이의 중심부에는 전도성 커넥터들이 없다. 일 실시형태에서, 패키지는 제1 집적 회로 다이의 배면 내에 비아들을 더 포함하고, 열적 엘리먼트들은 비아들에 열적으로 접속된다. 일 실시형태에서, 제1 패키지 구조체는 제1 스루 비아에 전기적으로 접속된 제2 재배선 구조체를 상부에 더 포함하고, 제2 재배선 구조체는 제1 집적 회로 다이와 제2 패키지 구조체 사이에 있다. 일 실시형태에서, 패키지는 제1 집적 회로 다이의 배면에 더미 다이를 더 포함하며, 열적 엘리먼트들은 더미 다이 상에 있다.
일 실시형태에서, 방법은 캐리어 기판 위에 전기 커넥터를 형성하는 단계; 접착제 층을 사용하여 캐리어 기판에 제1 다이를 부착하는 단계, 전기 커넥터는 제1 다이의 배면으로부터 제1 다이의 액티브 측면까지 연장되고, 액티브 측면은 배면 측과 반대측에 있고, 전기 커넥터는 제1 다이에 인접하고; 제1 다이 및 전기 커넥터를 몰딩 화합물로 캡슐화하는 단계; 제1 다이의 액티브 측면, 몰딩 화합물, 및 전기 커넥터 위에 있는 제1 재배선 구조체를 형성하는 단계; 캐리어 기판을 제거하여 전기 커넥터의 제1 단부 및 접착제 층을 노출시키는 단계; 접착제 층을 제거하여 제1 다이의 배면을 노출시키는 단계; 및 제1 다이의 노출된 배면에 열적 엘리먼트들을 형성하는 단계를 포함하는 제1 패키지를 형성하는 단계; 열적 엘리먼트들 및 전기 커넥터의 제1 단부 위에 제1 세트의 전도성 커넥터들을 형성하는 단계; 및 제1 세트의 전도성 커넥터들을 사용하여 제1 다이의 배면에 근접한 제2 패키지를 제1 패키지에 본딩하는 단계를 포함한다. 일 실시형태에서, 방법은 제1 다이의 배면의 열적 엘리먼트들 위에 및 전기 커넥터의 제1 단부 위에 제2 재배선 구조체를 형성하는 단계를 더 포함하며, 제2 재배선 구조체는 전기 커넥터에 전기적으로 접속되고, 제2 패키지는 제2 재배선 구조체에 본딩된다. 일 실시형태에서, 열적 엘리먼트들은 제2 재배선 구조체에 열적으로 접속된다. 일 실시형태에서, 방법은 몰딩 화합물 및 제1 다이의 배면을 평탄한 표면들을 갖도록 평탄화하는 단계를 더 포함하고, 열적 엘리먼트들은 다이의 배면 및 몰딩 화합물의 평탄화된 표면들 상에 있다. 일 실시형태에서, 제1 다이의 노출된 배면 상에 열적 엘리먼트들을 형성하는 단계는: 제1 다이의 노출된 배면 상에 시드 층을 형성하는 단계; 시드 층 상에 유전체 층을 형성하는 단계; 시드 층의 부분들을 노출시키기 위해 유전체 층을 관통하는 홀들을 패터닝하는 단계; 및 홀들 내에, 열적 엘리먼트들을 형성하는 전도성 재료를 형성하는 단계를 포함한다.
일 실시형태에서, 방법은 캐리어 기판 위에 전기 커넥터를 형성하는 단계; 접착제 층을 사용하여 캐리어 기판에 제1 다이를 부착하는 단계, 제1 다이는 제1 다이의 배면 상의 접착제 층 내에 전도성 패드들을 포함하고, 전기 커넥터는 제1 다이의 배면으로부터 제1 다이의 액티브 측면까지 연장되고, 액티브 측면은 배면 측과 반대측에 있고, 전기 커넥터는 제1 다이에 인접하고; 제1 다이 및 전기 커넥터를 몰딩 화합물로 캡슐화하는 단계; 제1 다이의 액티브 측면, 몰딩 화합물, 및 전기 커넥터 위에 있는 재배선 구조체를 형성하는 단계; 캐리어 기판을 제거하여 전기 커넥터의 제1 단부 및 접착제 층을 노출시키는 단계; 접착제 층을 제거하여 제1 다이의 배면 및 전도성 패드들을 노출시키는 단계; 및 전기 커넥터의 제1 단부 및 전도성 패드들 상에 제1 세트의 전도성 커넥터들을 형성하는 단계를 포함하는 제1 패키지를 형성하는 단계; 및 제1 세트의 전도성 커넥터들을 사용하여 제1 다이의 배면에 근접한 제2 패키지를 제1 패키지에 본딩하는 단계를 포함한다. 일 실시형태에서, 방법은 제1 다이의 배면 상의 전도성 패드들 위에 및 전기 커넥터의 제1 단부 위에 제2 재배선 구조체를 형성하는 단계를 더 포함하며, 제2 재배선 구조체는 전기 커넥터에 전기적으로 접속되고, 제2 패키지는 제2 재배선 구조체에 본딩된다.
일 실시형태에서, 방법은 캐리어 기판 위에 제1 금속화 패턴 및 제2 금속화 패턴을 형성하는 단계; 제1 및 제2 금속화 패턴들의 제1 표면들 위에 유전체 층을 형성 및 패터닝하는 단계, 패터닝된 유전체 층은 제1 및 제2 금속화 패턴들 양자의 제1 표면들의 부분들을 노출시키고; 유전체 층 상에 제1 금속화 패턴에 전기적으로 접속된 전기 커넥터를 형성하는 단계; 제1 접착제 층을 사용하여 제1 다이를 유전체 층에 부착하는 단계, 제1 접착제 층은 제2 금속화 패턴의 노출된 제1 표면들에 접촉하고; 제1 다이 및 전기 커넥터를 몰딩 화합물로 캡슐화하는 단계; 제1 다이의 액티브 측면, 몰딩 화합물, 및 전기 커넥터 위에 있는 제1 재배선 구조체를 형성하는 단계; 캐리어 기판을 제거하는 단계, 제거 이후 제1 및 제2 금속화 패턴들의 제2 표면들이 노출되고; 제1 및 제2 금속화 패턴들의 제2 표면들 위에, 적어도 하나의 전도성 커넥터가 전기 커넥터에 전기적으로 커플링되는, 제1 세트의 전도성 커넥터들을 형성하는 단계를 포함하는 제1 패키지를 형성하는 단계; 및 제1 세트의 전도성 커넥터들을 사용하여, 제1 다이의 배면에 근접한 제2 패키지를 제1 패키지에 본딩하고, 배면이 액티브 측면과 반대측에 있는 것인 단계를 포함한다. 일 실시형태에서, 제1 접착제 층은 전도성 페이스트이다. 일 실시형태에서, 방법은 제1 재배선 구조체 상에 제2 세트의 전도성 커넥터들을 형성하는 단계; 및 제2 세트의 전도성 커넥터들을 사용하여 제1 패키지를 기판에 본딩하는 단계를 더 포함한다. 일 실시형태에서, 방법은 제1 다이의 배면에 비아들을 형성하는 단계를 더 포함하고, 비아들은 제1 접착제 층에 접촉한다.
일 실시형태에서, 패키지는 제1 패키지 구조체 및 제2 패키지 구조체를 포함하고, 제1 패키지 구조체는: 전면 및 배면을 갖는 더미 다이, 다이 커넥터들을 포함하는 전면 및 배면을 갖는 제1 집적 회로 다이; 제1 집적 회로 다이의 배면 및 더미 다이의 전면에 그 사이에서 접촉하는 제1 부착 층; 제1 집적 회로 다이, 제1 부착 층, 및 더미 다이에 인접하는 제1 전기 커넥터; 제1 집적 회로 다이, 더미 다이, 제1 부착 층, 및 제1 전기 커넥터를 측방향으로 캡슐화하는 캡슐화제; 제1 집적 회로 다이의 다이 커넥터들 및 제1 전기 커넥터 상에서 이에 전기적으로 접속되는 제1 재배선 구조체; 및 더미 다이의 배면 상의 열적 엘리먼트들을 포함하고, 그리고 제2 패키지 구조체는 제1 세트의 전도성 커넥터들에 의해 제1 전기 커넥터 및 열적 엘리먼트들에 본딩된다. 일 실시형태에서, 제1 부착 층은 금속을 포함하는 전도성 층이다. 일 실시형태에서, 더미 다이는 금속으로 제조된다. 일 실시형태에서, 더미 다이의 배면은 캡슐화제의 표면으로부터 리세스되며, 열적 엘리먼트들은 리세스 내에 있다.
일 실시형태에서, 구조체는 제1 패키지 구조체 및 제2 패키지 구조체를 포함하고, 제1 패키지 구조체는: 금속화 패턴들 및 유전체 층들을 포함하는 제1 재배선 구조체; 제1 재배선 구조체 위에서 이에 전기적으로 접속되는 제1 다이, 제1 다이의 액티브 측면은 제1 재배선 구조체에 대면하는 다이 커넥터들을 포함하고; 제1 다이에 인접하고, 제1 재배선 구조체에 전기적으로 접속되는 제1 스루 비아; 제1 다이 및 스루 비아를 측방향으로 캡슐화하는 캡슐화제; 제1 다이의 배면 상의 부착 층, 제1 다이의 배면은 액티브 측면과 반대측에 있고, 부착 층은 캡슐화제를 포함하고; 및 부착 층 및 제1 스루 비아 위의 제2 재배선 구조체, 제2 재배선 구조체는 금속화 패턴들 및 유전체 층을 포함하고, 제2 재배선 구조체는 제1 스루 비아에 전기적으로 접속되고; 및 제2 패키지 구조체는 제1 세트의 전도성 커넥터들에 의해 제2 재배선 구조체의 금속화 패턴들에 본딩된다. 일 실시형태에서, 부착 층은 전도성 페이스트이다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시형태들의 피처들을 개략적으로 설명한다. 당업자들은 동일한 목적들을 실행하기 위한 다른 프로세스들 및 구조체들을 설계 또는 변경하고 및/또는 본 명세서에 도입된 실시형태들의 동일한 이점들을 달성하기 위한 기본으로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 또한, 당업자들은, 이러한 동등한 구성들이 본 개시의 사상과 범위를 벗어나지 않으며, 이들이 본 개시의 사상과 범위로부터 벗어남이 없이 본원에서 다양한 변화들, 치환들 및 변경들을 행할 수 있음을 인식해야 한다.

Claims (10)

  1. 제1 패키지 구조체; 및
    제2 패키지 구조체
    를 포함하는 패키지에 있어서,
    상기 제1 패키지 구조체는,
    다이 커넥터들을 포함하는 액티브 측면(active side) 및 배면(back side)을 갖는 제1 집적 회로 다이;
    상기 제1 집적 회로 다이에 인접한 제1 스루 비아;
    상기 제1 집적 회로 다이 및 상기 제1 스루 비아를 측방향으로 캡슐화하는 캡슐화제(encapsulant);
    상기 제1 집적 회로 다이의 상기 다이 커넥터들 및 상기 제1 스루 비아 상에서 상기 다이 커넥터들 및 상기 제1 스루 비아에 전기적으로 접속된 제1 재배선 구조체; 및
    상기 제1 집적 회로 다이의 배면 상의 열적 엘리먼트들을 포함하며,
    상기 제2 패키지 구조체는, 제1 세트의 전도성 커넥터들에 의해 상기 제1 스루 비아 및 상기 열적 엘리먼트들에 본딩되는 것인 패키지.
  2. 청구항 1에 있어서,
    상기 열적 엘리먼트들은 상기 제1 집적 회로 다이 내의 집적 회로들로부터 전기적으로 격리되는 것인 패키지.
  3. 청구항 1에 있어서,
    상기 제1 집적 회로 다이의 배면은 상기 캡슐화제의 표면으로부터 리세스되며, 상기 열적 엘리먼트들은 리세스 내에 있는, 패키지.
  4. 청구항 1에 있어서,
    상기 열적 엘리먼트들은, i) 상기 제1 집적 회로 다이의 배면에 수직인 측벽들. ii) 상기 열적 엘리먼트들의 상부면들로부터 하부면들로 테이퍼지는 측벽들, 또는 iii) 상기 열적 엘리먼트들의 상부면들로부터 하부면들로 넓어지는 측벽들을 갖는 것인 패키지.
  5. 청구항 1에 있어서,
    상기 열적 엘리먼트들은 전도성 페이스트 및 금속화 패턴들을 포함하는 것인 패키지.
  6. 청구항 1에 있어서,
    상기 제1 패키지 구조체와 상기 제2 패키지 구조체 사이의 중심부에는 전도성 커넥터들이 없는 것인 패키지.
  7. 청구항 1에 있어서,
    상기 제1 집적 회로 다이의 배면 내에 비아들을 더 포함하고, 상기 열적 엘리먼트들은 상기 비아들에 열적으로 접속되는 것인 패키지.
  8. 청구항 1에 있어서,
    상기 제1 집적 회로 다이의 배면에 더미 다이를 더 포함하며, 상기 열적 엘리먼트들은 상기 더미 다이 상에 있는 것인 패키지.
  9. 방법에 있어서,
    제1 패키지를 형성하는 단계로서,
    캐리어 기판 위에 전기 커넥터를 형성하는 단계;
    접착제 층을 사용하여 상기 캐리어 기판에 제1 다이를 부착하는 단계로서, 상기 전기 커넥터는 상기 제1 다이의 배면으로부터 상기 제1 다이의 액티브 측면까지 연장되고, 상기 액티브 측면은 상기 배면과 반대측이고, 상기 전기 커넥터는 상기 제1 다이에 인접하는 것인 단계;
    상기 제1 다이 및 상기 전기 커넥터를 몰딩 화합물로 캡슐화하는 단계;
    상기 제1 다이의 상기 액티브 측면, 상기 몰딩 화합물, 및 상기 전기 커넥터 위에 있는 제1 재배선 구조체를 형성하는 단계;
    상기 캐리어 기판을 제거하여 상기 전기 커넥터의 제1 단부 및 상기 접착제 층을 노출시키는 단계;
    상기 접착제 층을 제거하여 상기 제1 다이의 배면을 노출시키는 단계; 및
    상기 제1 다이의 노출된 배면 상에 열적 엘리먼트들을 형성하는 단계
    를 포함하는 것인 제1 패키지를 형성하는 단계;
    상기 열적 엘리먼트들 및 상기 전기 커넥터의 제1 단부 위에 제1 세트의 전도성 커넥터들을 형성하는 단계; 및
    상기 제1 세트의 전도성 커넥터들을 사용하여 상기 제1 다이의 배면에 근접하는 제2 패키지를 상기 제1 패키지에 본딩하는 단계
    를 포함하는 방법.
  10. 방법에 있어서,
    제1 패키지를 형성하는 단계로서,
    캐리어 기판 위에 전기 커넥터를 형성하는 단계;
    접착제 층을 사용하여 상기 캐리어 기판에 제1 다이를 부착하는 단계로서, 상기 제1 다이는 상기 제1 다이의 배면 상의 상기 접착제 층 내에 전도성 패드들을 포함하고, 상기 전기 커넥터는 상기 제1 다이의 배면으로부터 상기 제1 다이의 액티브 측면까지 연장되고, 상기 액티브 측면은 상기 배면과 반대측에 있고, 상기 전기 커넥터는 상기 제1 다이에 인접한 것인 단계;
    상기 제1 다이 및 상기 전기 커넥터를 몰딩 화합물로 캡슐화하는 단계;
    상기 제1 다이의 상기 액티브 측면, 상기 몰딩 화합물, 및 상기 전기 커넥터 위에 있는 재배선 구조체를 형성하는 단계;
    상기 캐리어 기판을 제거하여 상기 전기 커넥터의 제1 단부 및 상기 접착제 층을 노출시키는 단계; 및
    상기 접착제 층을 제거하여 상기 제1 다이의 배면 및 상기 전도성 패드들을 노출시키는 단계
    를 포함하는 것인 제1 패키지를 형성하는 단계;
    상기 전도성 패드들 및 상기 전기 커넥터의 상기 제1 단부 상에 제1 세트의 전도성 커넥터들을 형성하는 단계; 및
    상기 제1 세트의 전도성 커넥터들을 사용하여 상기 제1 다이의 배면에 근접하는 제2 패키지를 상기 제1 패키지에 본딩하는 단계
    를 포함하는 방법.
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