KR20200066544A - 집적 회로 패키지 및 방법 - Google Patents

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치엔-슌 리
치엔-? 리
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
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Abstract

일 실시예에서, 디바이스는 집적 회로 다이; 상기 집적 회로 다이를 적어도 부분적으로 봉지화하는 봉지재; 상기 봉지재를 통해 연장되는 도전 비아; 상기 봉지재 상의 재배선 구조물을 포함하며, 상기 재배선 구조물은: 상기 도전 비아 및 상기 집적 회로 다이에 전기적으로 커플링된 금속화 패턴; 상기 금속화 패턴 상의 유전체층 - 상기 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가짐 -; 및 상기 유전체층을 통해 연장되는 제1 비아 부분과 상기 유전체층 상의 제1 범프 부분을 가지는 제1 언더 범프 금속(UBM)를 포함하고, 상기 제1 UBM은 상기 금속화 패턴에 물리적 및 전기적으로 커플링되며, 상기 제1 비아 부분은 제1 폭을 가지며, 상기 제1 폭에 대한 상기 제1 두께의 비율은 1.33 내지 1.66인 것을 특징으로 한다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은, 2018년 11월 30일자 출원된 미국 가특허 출원 제62/773,455호의 이익을 주장하며, 이 미국 가특허 출원은 본 명세서에 참조로 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속적인 개선으로 인해 급속한 성장을 경험해 왔다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 크기의 반복적인 감소로부터 유래된 것이며, 이는 주어진 면적에 더 많은 컴포넌트가 집적되게 한다. 전자 디바이스의 소형화에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기법에 대한 필요가 대두되고 있다. 이러한 패키징 시스템의 예는 패키지-온-패키지(PoP, Package-on-Package) 기술이다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 수준의 집적 밀도 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 향상된 기능 및 인쇄 회로 기판(PCB, printed circuit board) 상에서의 작은 풋 프린트를 가진 반도체 디바이스의 생산을 가능케 한다.
본 개시 내용의 양태들은 첨부 도면을 함께 파악 시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 피처들은 비율대로 작성된 것은 아님을 알아야 한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 2 내지 도 20은, 일부 실시예에 따른, 패키지 컴포넌트를 형성하기 위한 공정 도중의 중간 단계의 단면도를 예시한다.
도 21 및 도 22는, 일부 실시예에 따른, 디바이스 스택의 형성 및 구현을 예시한다.
도 23은 일부 다른 실시예에 따른 디바이스 스택을 예시한다.
다음의 개시 내용은 본 발명의 상이한 피처들의 구현을 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해 컴포넌트 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 피처 위의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉되게 형성되는 실시예를 포함할 수 있고, 제1 및 제2 피처가 직접 접촉되지 않을 수 있게 추가의 피처가 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로, 그 자체로는, 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래", 예컨대, "beneath", "below", "lower", "위", 예컨대, "above", "upper", 등의 공간 관계 용어는, 도면에 예시되는 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 기술하는 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 상이한 배향을 망라하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 본 명세서에서 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
일부 실시예에 따르면, 언더-범프 금속(UBM, under-bump metallurgy)이 재배선 구조물을 위해 형성되고, 외부 커넥터가 형성되어 UBM을 물리적 및 전기적으로 커플링한다. UBM은 재배선 구조물의 최상부 유전체층을 관통해 연장되는 비아 부분과, 외부 커넥터가 그 위에 형성되는 범프 부분을 포함한다. 비아 부분은 작은 폭과 큰 높이-폭 비율을 갖는다. 또한, 최상부의 유전체층은 큰 두께를 갖는다. 높이-폭의 비율이 큰 UBM을 형성하는 것은 UBM과 재배선 구조물의 최상부 유전체층이 기계적 응력을 완충하도록 하므로, 테스트 또는 작동 중에 재배선 구조물의 신뢰성이 향상된다.
도 1은 일부 실시예에 따른 집적 회로 다이(50)의 단면도를 예시한다. 집적 회로 다이(50)는 후속 공정에서 패키징되어 집적 회로 패키지를 형성할 것이다. 집적 회로 다이(50)는 로직 다이(예컨대, 중앙 처리 장치(CPU, central processing unit), 그래픽 처리 장치(GPU, graphics processing unit), 시스템-온-칩(SoC, system-on-a-chip), 애플리케이션 프로세서(AP, application processor), 마이크로컨트롤러 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(DRAM, dynamic random access memory) 다이, 정적 랜덤 액세스 메모리(SRAM, static random access memory) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC, power management integrated circuit) 다이), 무선 주파수(RF, radio frequency) 다이, 센서 다이, 미세-전자-기계-시스템(MEMS, micro-electro-mechanical-system) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP, digital signal processing) 다이), 프론트-엔드 다이(예컨대, 아날로그 프론트-엔드(AFE, analog front-end) 다이) 등 또는 이들의 조합일 수 있다.
집적 회로 다이(50)는, 후속 공정 단계에서 단품화되어 복수의 집적 회로 다이를 형성하는 상이한 디바이스 영역을 포함할 수 있는 웨이퍼 내에 형성될 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하기 위해 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(50)는, 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(52), 또는 반도체-온-인슐레이터(SOI, semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 기판 또는 구배 기판과 같은 다른 기판이 사용될 수도 있다. 반도체 기판(52)은 때로 전면으로 지칭되는 활성 표면(예컨대, 도 1에서 상측을 향하는 표면) 및 때로 후면으로 지칭되는 비활성면(예컨대, 도 1에서 하측을 향하는 표면)을 가진다.
디바이스(54)는 반도체 기판(52)의 전면(front surface)에 형성될 수 있다. 디바이스(54)는 능동 디바이스(예컨대, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(ILD, inter-layer dielectric)(56)는 반도체 기판(52)의 전면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸며 디바이스(54)를 커버할 수 있다. ILD(56)는 인규산염 유리(PSG, Phospho-Silicate Glass), 붕소규산염 유리(BSG, Boro-Silicate Glass), 붕소-도핑 인규산염 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 무도핑 규산염 유리(USG, undoped Silicate Glass) 등과 같은 물질로 형성된 하나 이상의 유전체층을 포함할 수 있다.
도전 플러그(58)가 ILD(56)를 관통해 연장되어 디바이스(54)를 전기적 및 물리적으로 커플링한다. 예를 들어, 디바이스(54)가 트랜지스터일 때, 도전 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 커플링시킬 수 있다. 도전 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등 또는 이들의 조합으로 형성될 수 있다. 상호연결 구조물(60)이 ILD(56) 및 도전 플러그(58) 위에 있다. 상호연결 구조물(60)은 디바이스들(54)을 상호연결하여 집적 회로를 형성한다. 상호연결 구조물(60)은 예를 들어 ILD(56) 상의 유전체층 내의 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 유전체층에 형성된 금속 라인 및 비아를 포함한다. 상호연결 구조물(60)의 금속화 패턴은 도전 플러그(58)에 의해 디바이스(54)에 전기적으로 커플링된다.
집적 회로 다이(50)는, 외부 연결이 이루어지는, 알루미늄 패드와 같은, 패드(62)를 더 포함한다. 패드(62)는 집적 회로 다이(50)의 활성측 상에, 예컨대 상호연결 구조물(60) 내부 및/또는 상부에 있다. 하나 이상의 패시베이션 필름(64)이 집적 회로 다이(50) 상에, 예컨대, 상호연결 구조물(60) 및 패드(62)의 부분 상에 있다. 패시베이션 필름(64)을 관통해 패드(62)로 개구가 연장된다. 도전 필러(pillar)(예컨대, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66)가 패시베이션 필름(64) 내의 개구를 통해 연장되고, 각각의 패드(62)에 물리적 및 전기적으로 커플링된다. 다이 커넥터(66)는 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 각 집적 회로를 전기적으로 커플링한다.
선택적으로, 솔더 영역(예컨대, 솔더 볼 또는 솔더 범프)이 패드(62) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50)에 대한 칩 프로브(CP, chip probe) 테스트를 수행하는 데 사용될 수 있다. CP 테스트는 집적 회로 다이(50)가 공지된 양호한 다이(KGD, known good die)인지의 여부를 확인하기 위해 집적 회로 다이(50)에 대해 수행될 수 있다. 따라서, KGD이고 후속 처리를 거치는 집적 회로 다이(50)만이 패키징되고, CP 테스트에 불합격된 다이는 패키징되지 않는다. 테스트 후, 솔더 영역은 후속 처리 단계에서 제거될 수 있다.
유전체층(68)이, 패시베이션 필름(64) 및 다이 커넥터(66)의 상부와 같은, 집적 회로 다이(50)의 활성측 상에 있을 수 있다(또는 그렇지 않을 수도 있다). 유전체층(68)은 다이 커넥터(66)를 측방향으로 봉지화하고, 유전체층(68)은 집적 회로 다이(50)와 측방향으로 접한다. 초기에, 유전체층(68)은 유전체층(68)의 최상부 표면이 다이 커넥터(66)의 최상부 표면 위에 있도록 다이 커넥터(66)를 매설할 수 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 일부 실시예에서, 유전체층(68)은 솔더 영역도 매설할 수 있다. 대안적으로, 솔더 영역은 유전체층(68)을 형성하기 전에 제거될 수 있다.
유전체층(68)은 PBO, 폴리이미드, BCB 등과 같은 중합체; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 등, 또는 이들의 조합일 수 있다. 유전체층(68)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD, chemical vapor deposition) 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(66)는 집적 회로 다이(50)를 형성하는 동안 유전체층(68)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(66)는 매설된 상태로 유지되고, 집적 회로 다이(50)를 패키징하기 위한 후속 공정 중에 노출된다. 다이 커넥터(66)를 노출하는 것은, 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예에서, 집적 회로 다이(50)는 다수의 반도체 기판(52)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(50)는, 다수의 메모리 다이를 포함하는, 하이브리드 메모리 큐브(HMC, hybrid memory cube) 모듈, 고대역폭 메모리(HBM, high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예에서, 집적 회로 다이(50)는 기판 관통 비아(TSV, through-substrate via)에 의해 상호연결된 다수의 반도체 기판(52)을 포함한다. 반도체 기판(52) 각각은 상호연결 구조물(60)을 가질 수 있다(또는 갖지 않을 수도 있다).
도 2 내지 도 20은, 일부 실시예에 따른, 제1 패키지 컴포넌트(100)를 형성하기 위한 공정 도중의 중간 단계의 단면도를 예시한다. 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)이 예시되어 있으며, 집적 회로 다이(50) 중 하나 이상이 패키징되어 패키지 영역(100A 및 100B) 각각 내에 집적 회로 패키지를 형성한다. 집적 회로 패키지는 집적된 팬-아웃(InfO, integrated fan-out) 패키지로도 지칭될 수 있다.
도 2에서, 캐리어 기판(102)이 제공되고, 박리층(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은, 캐리어 기판(102) 상에 다수의 패키지가 동시에 형성될 수 있는 웨이퍼일 수 있다. 박리층(104)은 후속 단계에서 형성될 상부 구조물로부터 캐리어 기판(102)과 함께 제거될 수 있는 중합체계 물질로 형성될 수 있다. 일부 실시예에서, 박리층(104)은, 광열 변환(LTHC, light-to-heat-conversion) 박리 코팅과 같이, 가열 시 그 접착 특성을 상실하는 에폭시계의 열 박리 물질이다. 다른 실시예에서, 박리층(104)은, 자외선(UV, ultra-violet) 광에 노출될 때 그 접착 특성을 상실하는 자외선 접착제일 수 있다. 박리층(104)은 액체로서 디스펜싱되어 경화될 수 있으며, 캐리어 기판(102) 상에 라미네이팅된 라미네이트 필름이거나 그와 유사할 수 있다. 박리층(104)의 상부 표면은 평평할 수 있고 높은 평탄도를 가질 수 있다.
도 3에서, 후면 재배선 구조물(106)이 박리층(104) 상에 형성될 수 있다. 예시된 실시예에서, 후면 재배선 구조물(106)은 유전체층(108), 금속화 패턴(110)(때로는 재배선층 또는 재배선 라인으로 지칭됨), 및 유전체층(112)을 포함한다. 후면 재배선 구조물(106)은 선택적이다. 일부 실시예에서, 금속화 패턴이 없는 유전체층이 후면 재배선 구조물(106) 대신에 박리층(104) 상에 형성된다.
유전체층(108)은 박리층(104) 상에 형성될 수 있다. 유전체층(108)의 하부 표면은 박리층(104)의 상부 표면과 접촉할 수 있다. 일부 실시예에서, 유전체층(108)은 폴리벤조옥사졸(PBO, polybenzoxazole), 폴리이미드, 벤조시클로부텐(BCB, benzocyclobutene) 등과 같은 중합체로 형성된다. 다른 실시예에서, 유전체층(108)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 인규산염 유리(PSG), 붕소규산염 유리(BSG), 붕소 도핑 인규산염 유리(BPSG) 등과 같은 산화물; 등으로 형성된다. 유전체층(108)은 스핀 코팅, CVD, 라미네이팅 등 또는 이들의 조합과 같은 임의의 허용 가능한 퇴적 공정에 의해 형성될 수 있다.
금속화 패턴(110)은 유전체층(108) 상에 형성될 수 있다. 금속화 패턴(110)을 형성하기 위한 예로서, 시드층이 유전체층(108) 위에 형성된다. 일부 실시예에서, 시드층은, 단일층, 또는 상이한 물질로 형성된 복수의 서브층을 포함하는 복합층일 수 있는, 금속층이다. 일부 실시예에서, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들어, 물리적 기상 증착(PVD, physical vapor deposition) 등을 이용하여 형성될 수 있다. 이어서, 시드층 상에 포토레지스트가 형성되고 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패턴화를 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(110)에 대응한다. 패턴화는 포토레지스트를 관통하는 개구를 형성하여 시드층을 노광시킨다. 포토레지스트의 개구 내에 그리고 시드층의 노광된 부분 상에 도전 물질이 형성된다. 도전 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 도전 물질이 형성되지 않은 시드층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱(ashing) 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭 등과 같은 허용 가능한 에칭 공정을 사용함으로써, 시드층의 노광된 부분이 제거된다. 도전 물질 및 시드층의 나머지 부분은 금속화 패턴(110)을 형성한다.
유전체층(112)은 금속화 패턴(110) 및 유전체층(108) 상에 형성될 수 있다. 일부 실시예에서, 유전체층(112)은, 리소그래피 마스크를 사용하여 패턴화될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 물질일 수 있는 중합체로 형성된다. 다른 실시예에서, 유전체층(112)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전체층(112)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 이후, 유전체층(112)은 금속화 패턴(110)의 부분을 노출시키는 개구(114)를 형성하도록 패턴화된다. 패턴화는 유전체층(112)이 감광 물질일 때 유전체층(112)을 노광시키는 것에 의해 또는, 예를 들어, 이방성 에칭을 이용한 에칭에 의한 것과 같이 허용 가능한 공정에 의해 형성될 수 있다. 유전체층(112)이 감광 물질인 경우, 유전체층(112)은 노광 후에 현상될 수 있다.
후면 재배선 구조물(106)은 임의의 수의 유전체층 및 금속화 패턴을 포함할 수 있다는 것이 이해되어야 한다. 보다 많은 유전체층 및 금속화 패턴이 형성되려면, 상기 논의된 단계 및 공정이 반복될 수 있다. 금속화 패턴은 도전 라인 및 도전 비아를 포함할 수 있다. 도전 비아는 하부의 유전체층의 개구 내에 금속화 패턴의 도전 물질 및 시드층을 형성하는 것에 의한 금속화 패턴의 형성 중에 형성될 수 있다. 따라서, 도전 비아는 다양한 도전 라인들을 상호연결시키고 전기적으로 커플링시킬 수 있다.
도 4에서, 관통 비아(116)가 개구(114) 내에 형성되고 후면 재배선 구조물(106)의 최상부 유전체층(예컨대, 유전체층(112))으로부터 멀어지도록 연장될 수 있다. 관통 비아(116)는 선택적이고 생략될 수 있다. 예를 들어, 관통 비아(116)는, 후면 재배선 구조물(106)이 생략된 실시예에서 생략될 수 있다(또는 생략되지 않을 수 있다). 관통 비아(116)를 형성하기 위한 예로서, 후면 재배선 구조물(106) 위에, 예를 들어 개구(114)에 의해 노출된 금속화 패턴(110)의 부분 및 유전체층(112) 상에 시드층이 형성된다. 일부 실시예에서, 시드층은, 단일층, 또는 상이한 물질로 형성된 복수의 서브층을 포함하는 복합층일 수 있는, 금속층이다. 특정 실시예에서, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 이용하여 형성될 수 있다. 시드층 상에 포토레지스트가 형성되고 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패턴화를 위해 노광될 수 있다. 포토레지스트의 패턴은 도전 비아에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 관통하는 개구를 형성한다. 도전 물질이 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 도전 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전 물질이 형성되지 않은 시드층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다, 일단 포토레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용함으로써, 시드층의 노출된 부분이 제거된다. 도전 물질 및 시드층의 나머지 부분은 관통 비아(116)를 형성한다.
도 5에서, 집적 회로 다이(50)는 접착제(118)에 의해 유전체층(112)에 부착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 패키지 영역(100A 및 100B) 각각에 접착된다. 예시된 실시예에서, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 포함하는 다수의 집적 회로 다이(50)가 서로 인접하게 부착된다. 제1 집적 회로 다이(50A)는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템-온-칩(SoC), 마이크로 컨트롤러 등과 같은 로직 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고대역폭 메모리(HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 일부 실시예에서, 집적 회로 다이(50A 및 50B)는, SoC 다이와 같은. 동일한 유형의 다이일 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일한 기술 노드의 공정에서 형성될 수 있거나, 또는 상이한 기술 노드의 공정에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 공정 노드일 수 있다. 집적 회로 다이(50A 및 50B)는 상이한 크기(예컨대, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 동일한 크기(예컨대, 동일한 높이 및/또는 표면적)를 가질 수 있다. 패키지 영역(100A 및 100B) 내에서 관통 비아(116)를 위해 사용가능한 공간은 제한될 수 있으며, 특히 집적 회로 다이(50A 및 50B)가, SoC와 같은, 큰 풋 프린트를 갖는 디바이스를 포함할 때 제한될 수 있다. 관통 비아(116)에 대해 패키지 영역(100A 및 100B)이 제한된 사용가능한 공간을 가질 때, 후면 재배선 구조물(106)의 사용은, 개선된 상호연결 배열을 허용한다.
접착제(118)는 집적 회로 다이(50A 및 50B)의 후면 상에 있고 집적 회로 다이(50A 및 50B)를, 유전체층(112)과 같은, 후면 재배선 구조물(106)에 부착시킨다. 접착제(118)는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(DAF, die attach film) 등일 수 있다. 접착제(118)는 집적 회로 다이(50A 및 50B)의 후면에 도포될 수 있거나, 캐리어 기판(102)의 표면에 도포될 수 있다. 예를 들어, 접착제(118)는 집적 회로 다이(50A 및 50B)를 분리하기 위한 단품화 이전에 집적 회로 다이(50A 및 50B)의 후면에 도포될 수 있다.
도 6에서, 봉지재(120)가 다양한 컴포넌트의 상부 및 주위에 형성된다. 형성 후, 봉지재(120)는 관통 비아(116) 및 집적 회로 다이(50A 및 50B)를 봉지화한다. 봉지재(120)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(120)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있으며, 관통 비아(116) 및/또는 집적 회로 다이(50A 및 50B)가 매설되거나 커버되도록 캐리어 기판(102) 위에 형성될 수 있다. 집적 회로 다이(50A 및 50B) 사이의 갭 영역이 존재한다면, 봉지재(120)는 또한, 해당 영역 내에 형성된다. 봉지재(120)는 액체 또는 반액체 형태로 도포된 후 후속적으로 경화될 수 있다.
도 7에서, 관통 비아(116) 및 다이 커넥터(66)를 노출시키도록 봉지재(120) 상에 평탄화 공정이 수행된다. 평탄화 공정은, 다이 커넥터(66) 및 관통 비아(116)가 노출될 때까지, 관통 비아(116), 유전체층(68), 및/또는 다이 커넥터(66)의 물질도 제거할 수 있다. 관통 비아(116), 다이 커넥터(66), 유전체층(68) 및 봉지재(120)의 상부 표면은 평탄화 공정 후에 동일 평면에 있다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시예에서, 예를 들어, 관통 비아(116) 및/또는 다이 커넥터(66)가 이미 노출되어 있다면, 평탄화는 생략될 수 있다.
도 8 내지 도 11에서, 전면 재배선 구조물(122)(도 11 참조)가 봉지재(120), 관통 비아(116) 및 집적 회로 다이(50A 및 50B) 위에 형성된다. 전면 재배선 구조물(122)은 유전체층(124, 128, 132, 및 136) 및 금속화 패턴(126, 130, 및 134)을 포함한다. 금속화 패턴은 재배선층 또는 재배선 라인으로도 지칭될 수 있다. 전면 재배선 구조물(122)은 3개 층의 금속화 패턴을 갖는 것으로 예시되어 있다. 더 많거나 더 적은 유전체층 및 금속화 패턴이 전면 재배선 구조물(122) 내에 형성될 수 있다. 더 적은 유전체층 및 금속화 패턴이 형성되려면, 아래에 논의되는 단계 및 공정이 생략될 수 있다. 더 많은 유전체층 및 금속화 패턴이 형성되려면, 아래 논의되는 단계 및 공정이 반복될 수 있다.
도 8에서, 유전체층(124)은 봉지재(120), 관통 비아(116), 및 다이 커넥터(66) 상에 퇴적된다. 일부 실시예에서, 유전체층(124)은, 리소그래피 마스크를 사용하여 패턴화될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 물질로 형성된다. 유전체층(124)은 스핀 코팅, 라미네이션, CVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 이후, 유전체층(124)은 패턴화된다. 패턴화는, 관통 비아(116) 및 다이 커넥터(66)의 부분을 노출시키는 개구를 형성한다. 패턴화는, 유전체층(124)이 감광 물질일 때 유전체층(124)을 노광시키는 것에 의해, 또는 예를 들어 이방성 에칭을 이용한 에칭에 의한 것과 같이 허용 가능한 공정에 의해 수행될 수 있다. 유전체층(124)이 감광 물질인 경우, 유전체층(124)은 노광 후에 현상될 수 있다.
이어서, 금속화 패턴(126)이 형성된다. 금속화 패턴(126)은, 유전체층(124)의 주 표면 상에 있으며 해당 표면을 따라 연장되는 라인 부분(도전 라인으로도 지칭됨)을 포함한다. 금속화 패턴(126)은, 관통 비아(116)와 집적 회로 다이(50A 및 50B)를 물리적 및 전기적으로 커플링시키도록 유전체층(124)을 관통해 연장되는 비아 부분(도전 비아로도 지칭됨)을 더 포함한다. 금속화 패턴(126)을 형성하기 위한 예로서, 유전체층(124) 위에 그리고 유전체층(124)을 관통해 연장되는 개구 내에 시드층이 형성된다. 일부 실시예에서, 시드층은, 단일층, 또는 상이한 물질로 형성된 복수의 서브층을 포함하는 복합층일 수 있는, 금속층이다. 일부 실시예에서, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 이용하여 형성될 수 있다. 이후, 시드층 상에 포토레지스트가 형성되고 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패턴화를 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 관통하는 개구를 형성한다. 이후, 도전 물질이 포토레지스트의 개구 내에 그리고 시드층의 노출된 부분 상에 형성된다. 도전 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 시드층의 하부 부분과 도전 물질의 조합은 금속화 패턴(126)을 형성한다. 도전 물질이 형성되지 않은 시드층의 부분 및 포토레지스트가 제거된다. 포토레지스트는, 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다, 일단 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하는 것 등에 의해, 시드층의 노출된 부분이 제거된다.
도 9에서, 금속화 패턴(126) 및 유전체층(124) 상에 유전체층(128)이 퇴적된다. 유전체층(128)은 유전체층(124)과 유사한 방식으로 형성될 수 있고, 유전체층(124)과 유사한 물질로 형성될 수 있다.
이어서, 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은, 유전체층(128)의 주 표면 상에 있으며 해당 표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(130)은, 금속화 패턴(126)을 물리적 및 전기적으로 커플링시키도록 유전체층(128)을 관통해 연장되는 비아 부분을 더 포함한다. 금속화 패턴(130)은 금속화 패턴(126)과 유사한 방식 및 유사한 물질로 형성될 수 있다. 일부 실시예에서, 금속화 패턴(130)은 금속화 패턴(126)과는 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(130)의 도전 라인 및/또는 비아는 금속화 패턴(126)의 도전 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.
도 10에서, 금속화 패턴(130) 및 유전체층(128) 상에 유전체층(132)이 퇴적된다. 유전체층(132)은 유전체층(124)과 유사한 방식으로 형성될 수 있고, 유전체층(124)과 유사한 물질로 형성될 수 있다.
이어서, 금속화 패턴(134)이 형성된다. 금속화 패턴(134)은 유전체층(132)의 주 표면 상에 있으며 해당 표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(134)은, 금속화 패턴(130)을 물리적 및 전기적으로 커플링시키도록 유전체층(132)을 관통해 연장되는 비아 부분을 더 포함한다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방식 및 유사한 물질로 형성될 수 있다. 금속화 패턴(134)은 전면 재배선 구조물(122)의 최상부 금속화 패턴이다. 그러므로, 전면 재배선 구조물(122)의 모든 중간 금속화 패턴(예컨대, 금속화 패턴(126 및 130))은 금속화 패턴(134)과 집적 회로 다이(50A 및 50B) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(134)은 금속화 패턴(126 및 130)과는 상이한 크기를 가진다. 예를 들어, 금속화 패턴(134)의 도전 라인 및/또는 비아는 금속화 패턴(126 및 130)의 도전 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.
도 11에서, 금속화 패턴(134) 및 유전체층(132) 상에 유전체층(136)이 퇴적된다. 유전체층(136)은 유전체층(124)과 유사한 방식으로 형성될 수 있고, 유전체층(124)과 유사한 물질로 형성될 수 있다. 유전체층(136)은 전면 재배선 구조물(122)의 최상부 유전체층이다. 그러므로, 전면 재배선 구조물(122)의 모든 금속화 패턴(예컨대, 금속화 패턴(126, 130, 및 134))은 유전체층(136)과 집적 회로 다이(50A 및 50B) 사이에 배치된다. 또한, 전면 재배선 구조물(122)의 모든 중간 유전체층(예컨대, 유전체층(124, 128, 132))은 유전체층(136)과 집적 회로 다이(50A 및 50B) 사이에 배치된다.
도 12에서, 전면 재배선 구조물(122)에 대한 외부 연결을 위해 UBM(138)이 형성된다. UBM(138)은, 유전체층(136)의 주 표면 상에 있으며 해당 표면을 따라 연장되는 범프 부분을 가지며, 금속화 패턴(134)을 물리적 및 전기적으로 커플링시키도록 유전체층(136)을 관통해 연장되는 비아 부분을 가진다. 그 결과, UBM(138)은 관통 비아(116) 및 집적 회로 다이(50A 및 50B)에 전기적으로 커플링된다. UBM(138)은 여러 공정 중 하나의 공정에서 또는 여러 공정의 조합으로 형성될 수 있다.
도 13a 내지 도 13c는, 일부 실시예에 따른, UBM(138)을 형성하는 방법을 예시한다. 단일 UBM(138)의 형성이, 제1 패키지 컴포넌트(100)의 영역의 상세도에 예시되어 있다. 설명의 명확성을 위해 일부 세부 사항이 생략되거나 과장되었다는 것이 이해되어야 한다. 또한, 다수의 UBM(138)이 동시에 형성될 수 있다.
도 13a에서, 금속화 패턴(134)의 부분을 노출시키는 개구(140)를 형성하도록 유전체층(136)이 패턴화된다. 패턴화는, 유전체층(136)이 감광 물질일 때 유전체층(136)을 노광시키는 것에 의해, 또는 예컨대 이방성 에칭을 이용한 에칭에 의한 것과 같은 허용 가능한 공정에 의해 수행될 수 있다. 유전체층(136)이 감광 물질인 경우, 유전체층(136)은 노광 후에 현상될 수 있다. 개구(140)는 작은 평균 폭(W1)을 갖는다. 일부 실시예에서, 폭(W1)은, 약 25㎛와 같이, 약 20㎛ 내지 약 25㎛의 범위이다. 개구(140)의 작은 폭(W1)은, UBM(138)에 의해 접촉되는 금속화 패턴(134)의 양을 감소시킨다. 즉, UBM(138)은 금속화 패턴(134)의 더 작은 랜딩 패드와 접촉한다. 따라서, 신호 라우팅에 이용 가능한 금속화 패턴(134)의 양은 증가될 수 있다.
유전체층(136)은 큰 두께를 가지며, 따라서 개구(140)는 큰 깊이(D1)를 가진다. 깊이(D1)는 전면 재배선 구조물(122)의 중간 유전체층의 두께보다 더 크다. 일부 실시예에서, 깊이(D1)는, 약 15㎛ 등과 같은 약 10㎛ 내지 약 30㎛의 범위와 같이, 적어도 약 7㎛이다. 유전체층(136)의 큰 두께는, 전면 재배선 구조물(122)이 다른 기판(아래에 추가로 논의됨)에 부착될 때 금속화 패턴(126, 130, 및 134) 상에 가해지는 기계적 응력을 감소시키는 것을 도울 수 있다. 특히, 유전체층(136)은 전면 재배선 구조물(122)의 최상부 유전체층이기 때문에, 유전체층(136)은, 다른 경우라면 전면 재배선 구조물(122)의 중간 유전체층 상에 가해질 수 있는 기계적 응력을, 큰 두께로 인해 완충할 수 있다. 따라서, 전면 재배선 구조물(122) 내에서의 균열 발생 및 박리가 회피될 수 있다. 실험에서, 약 15㎛의 깊이(D1)는 유전체층(136)과 금속화 패턴(134) 사이의 기계적 변형을 약 23% 감소시켰으며, 후처리 및 응력 테스트 중에 더 이상 균열이 발생하지 않았다.
도 13b에서, 유전체층(136)의 위 및 개구(140) 내에 시드층(142)이 형성된다. 일부 실시예에서, 시드층(142)은, 단일층, 또는 상이한 물질로 형성된 복수의 서브층을 포함하는 복합층일 수 있는, 금속층이다. 일부 실시예에서, 시드층(142)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층(142)은 예를 들어 PVD 등을 이용하여 형성될 수 있다. 이후, 시드층(142) 상에 포토레지스트(144)가 형성되고 패턴화된다. 포토레지스트(144)는 스핀 코팅 등에 의해 형성될 수 있다. 일부 실시예에서, 포토레지스트(144)는 약 10㎛ 내지 약 100㎛의 범위, 예를 들어 약 72㎛의 두께(T2)로 형성된다. 이후, 포토레지스트(144)는 패턴화를 위해 노광될 수 있다. 포토레지스트(144)의 패턴은 UBM(138)에 대응한다. 패턴화는, 시드층(142)을 노출시키도록 포토레지스트(144)를 관통해 개구(146)를 형성한다. 형성 후에, 개구(140 및 146)는 결합된 깊이(D2)를 가진다. 일부 실시예에서, 깊이(D2)는 약 5㎛ 내지 약 90㎛의 범위이고, 예를 들어 약 35㎛이다.
도 13c에서, 포토레지스트(144)의 개구(146) 내에 그리고 시드층(142)의 노출된 부분 상에 도전 물질(148)이 형성된다. 도전 물질(148)은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 물질(148)은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 도전 물질(148)이 형성되지 않은 시드층(142)의 부분 및 포토레지스트(144)가 제거된다. 포토레지스트(144)는 예컨대 산소 플라즈마 등을 사용하는 것과 같이 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 포토레지스트(144)가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용함으로써, 시드층(142)의 노출된 부분이 제거된다. 도전 물질(148)과 시드층(142)의 나머지 부분은 UBM(138)을 형성한다. UBM(138)이 상이하게 형성되는 실시예에서는, 더 많은 포토레지스트(144) 및 패턴화 단계가 사용될 수 있다.
형성 후에, UBM(138)의 비아 부분(138A)은 개구(140)의 깊이(D1)와 동일한 두께(T1)를 가진다. 폭(W1)에 대한 두께(T1)의 비율은 UBM(138)의 비아 부분(138A)의 종횡비로 지칭될 수 있다. 일부 실시예에서, 개구(140)의 종횡비는 약 1.33 내지 약 1.66의 범위에 있다. 실험에서, 약 1.33 내지 약 1.66의 범위의 종횡비는 금속화 패턴(134) 상에 가해지는 기계적 응력을 약 14% 감소시켰다. 또한, 일부 실시예에서, 금속화 패턴(134)은 약 0.8㎛ 내지 약 4㎛의 범위의 두께(T3)를 가진다. 일부 실시예에서, 두께(T3)에 대한 두께(T1)의 비율은 적어도 6, 예컨대 약 3.5 내지 약 10의 범위이다.
또한, 형성 후에, UBM(138)의 범프 부분(138B)은 두께(T1)보다 더 큰 두께(T2)를 가진다. 일부 실시예에서, 두께(T2)는 약 10㎛ 내지 약 40㎛의 범위이고, 예컨대 약 30㎛이다. 이러한 두께(T2)는 금속화 패턴(134) 상에 가해지는 기계적 응력을 감소시키는 것을 도울 수 있다. 실험에서, 약 30㎛의 두께(T2)는 금속화 패턴(134) 상에 가해지는 기계적 응력을 약 10% 감소시켰다. 두께(T1)에 대한 두께(T2)의 비율은 크다. 일부 실시예에서, 두께(T1)에 대한 두께(T2)의 비율은 적어도 1.5이고, 예를 들어 약 1.5 내지 약 2.33의 범위이다.
또한, 형성 후에, UBM(138)의 비아 부분(138A)은 개구(140)와 동일한 폭(W1)을 가진다. UBM(138)의 범프 부분(138B)은 작은 평균 폭(W2)을 가진다. 일부 실시예에서, 폭(W2)은 적어도 50㎛, 예컨대 약 70㎛ 내지 약 105㎛의 범위에 있다. 실험에서, 약 82㎛의 폭(W2)은 금속화 패턴(134) 상에 가해지는 기계적 응력을 약 10% 감소시켰다. 폭(W2)은 폭(W1)보다 더 크다. 작은 평균 폭(W2)은 인접한 UBM들(138) 사이의 거리가 증가되도록 할 수 있다. 따라서, 후속으로 형성되는 도전 커넥터에 의해 UBM(138) 사이가 솔더 브리징되는 위험이 감소될 수 있다. 폭(W1)에 대한 폭(W2)의 비율은 크다. 일부 실시예에서, 폭(W1)에 대한 폭(W2)의 비율은 적어도 2.5이고, 예를 들어 약 2.5 내지 약 3.6의 범위이다. 또한, 형성 후에, UBM(138)은 두께(T1)와 두께(T2)의 합인 결합된 두께(TC)를 가진다. 일부 실시예에서, 결합된 두께(TC)는 약 20㎛ 내지 약 70㎛의 범위이다. 폭(W1)에 대한 결합된 두께(TC)의 비율은 크다. 일부 실시예에서, 폭(W1)에 대한 결합된 두께(TC)의 비율은 적어도 0.2이고, 예를 들어 약 0.2 내지 약 3.3의 범위이다. 실험에서, 약 15㎛의 폭(W1)과 조합된 약 50㎛의 결합된 두께(TC)는 금속화 패턴(134) 상에 가해지는 기계적 응력을 약 15% 감소시켰다.
전술한 바와 같이, UBM(138)의 다양한 값 및 비율은 전면 재배선 구조물(122)의 기계적 신뢰성을 증가시킬 수 있다. 실험에서, 약 1.33 내지 약 1.66의 범위의 개구(140)의 종횡비, 약 3.5 내지 약 10의 범위인 두께(T3)에 대한 두께(T1)의 비율, 및 약 1.5 내지 약 2.33의 범위인 두께(T1)에 대한 두께(T3)의 비율의 조합은, UBM(138)이 컴포넌트 고장 없이 2000회 넘게 열 응력 테스트를 거칠 수 있도록 했다.
도 14는, 일부 다른 실시예에 따른, UBM(138)를 예시한다. 다수의 UBM(138)이, 제1 패키지 컴포넌트(100)의 제1 영역(10A) 및 제2 영역(10B)의 상세도에 예시되어 있다. 설명의 명확성을 위해 일부 세부 사항이 생략되거나 과장되었다는 것이 이해되어야 한다. 이 실시예에서, UBM(138)의 범프 부분(138B)은 영역(10A 및 10B) 둘 다에서 동일한 폭(W2) 및 두께(T2)를 가진다. 또한, UBM(138)의 비아 부분(138A)은 영역(10A 및 10B) 둘 다에서 동일한 두께(T1)를 가진다. 그러나, UBM(138)의 비아 부분(138A)은 영역(10A 및 10B)에서 상이한 폭을 가진다. 예를 들어, 제1 영역(10A)에서의 UBM(138)의 비아 부분(138A)은 제1 폭((W1A)을 가지며, 제2 영역(10B)에서의 UBM(138)의 비아 부분(138A)은 제2 폭(W1B)을 가진다. 폭(W1A)과 폭(W1B)은 크게 다르다. 일부 실시예에서, 폭(W1A)과 폭(W1B) 사이의 차이는 약 25㎛ 내지 약 45㎛의 범위이고, 예컨대 적어도 약 5㎛이다. 더 높은 기계적 응력 하에 있는 영역에 더 좁은 폭의 비아 부분이 형성된다. 예를 들어, 제1 영역(10A)이 제2 영역(10B)보다 높은 기계적 응력 하에 있는 경우, 폭(W1A)은 폭(W1B)보다 더 작다.
도 15는, 일부 다른 실시예에 따른, UBM(138)을 예시한다. 단일 UBM(138)이, 제1 패키지 컴포넌트(100)의 영역의 상세도에 예시되어 있다. 설명의 명료성을 위해 일부 세부 사항이 생략되거나 과장되었다는 것이 이해되어야 한다. 또한, 다수의 UBM(138)이 동시에 형성될 수 있다. 이 실시예에서, UBM(138)은, 각각이 동일한 폭(W1)을 갖는 다수의 비아 부분(138A)을 가진다. 주어진 UBM(138)에 대한 비아 부분(138A) 각각은 금속화 패턴(134)의 동일한 랜딩 패드와 접촉한다. UBM(138)은 예컨대 2개 내지 4개의 수량과 같은 임의의 수량의 비아 부분(138A)을 가질 수 있다. 추가적인 비아 부분(138A)은, 다른 경우라면 전면 재배선 구조물(122)의 중간 금속화 패턴 상에 가해질 수 있는 기계적 응력을 완충시키는 것을 도울 수 있다. 따라서, 전면 재배선 구조물(122)에서의 균열 형성 및 박리가 회피될 수 있다.
도 16은, 일부 다른 실시예에 따른, UBM(138)을 예시한다. 단일 UBM(138)이, 제1 패키지 컴포넌트(100)의 영역의 상세도에 예시되어 있다. 설명의 명확성을 위해 일부 세부 사항이 생략되거나 과장되었다는 것이 이해되어야 한다. 또한, 다수의 UBM(138)이 동시에 형성될 수 있다. 이 실시예에서, UBM(138)은, 각각 상이한 폭을 갖는 다수의 비아 부분(138A)을 가진다. 예를 들어, UBM(138)은 제1 폭(W1C)을 갖는 제1 비아 부분 및 제1 폭(W1D)을 갖는 제2 비아 부분을 가질 수 있다. 폭(W1C)과 폭(W1D)은 다를 수 있다. 일부 실시예에서, 폭(W1C)과 폭(W1D) 사이의 차이는 적어도 5㎛이고, 예를 들어 약 25㎛ 내지 약 45㎛의 범위이다.
도 17a 내지 17o는 도 15 및 도 16의 실시예에 따른 UBM(138)의 평면도이다. UBM(138)의 비아 부분(138A) 및 범프 부분(138B)은 평면도에서 여러 가지 가능한 형상을 가질 수 있다. 또한, UBM(138)의 비아 부분(138A) 및 범프 부분(138B)은 평면도에서 동일한 형상을 가질 수 있거나, 평면도에서 상이한 형상을 가질 수 있다. 비아 부분(138A)은 원형 형상(도 17a 내지 17e 참조), 사각형/정사각형 형상(도 17f 내지 17j 참조), 및/또는 팔각형 형상(도 17k 내지 17o 참조)을 가질 수 있다. 단일 UBM(138)은 상이한 형상의 다수의 비아 부분(138A)을 포함할 수 있다. 마찬가지로, 범프 부분(138B)은 원형 형상(도 17a, 도 17f, 및 도 17k 참조), 타원형 형상(도 17b, 도 17g, 및 도 17l 참조), 팔각형 형상(도 17c, 17h, 및 17m 참조), 육각형 형상(도 17d, 도 17i, 및 도 17n 참조), 및/또는 사각형/정사각형 형상(도 17e, 도 17j, 및 도 17o 참조)을 가질 수 있다. 또한, 상이한 형상의 범프 부분(138B)을 갖는 UBM(138)들이 동일한 패키지 상에 결합될 수 있다.
도 18에서, 도전 커넥터(150)가 UBM(138) 상에 형성된다. 도전 커넥터(150)는 볼 그리드 어레이(BGA, ball grid array) 커넥터, 솔더 볼, 금속 필러, C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG, electroless nickel-electroless palladium-immersion gold technique) 형성 범프 등일 수 있다. 도전 커넥터(150)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 도전 물질을 포함할 수 있다. 일부 실시예에서, 도전 커넥터(150)는 초기에 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 솔더층을 형성하는 것에 의해 형성된다. 일단 솔더층이 구조물 상에 형성되면, 물질을 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전 커넥터(150)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예컨대, 구리 필러)를 포함한다. 금속 필러는 솔더가 없고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층이 금속 필러의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
도 19에서, 후면 재배선 구조물(106), 예를 들어 유전체층(108)으로부터 캐리어 기판(102)을 분리(또는 "접합해제(de-bonding)")하기 위해 캐리어 기판 접합해제가 수행된다. 일부 실시예에 따르면, 접합해제는 박리층(104)이 광의 열에 의해 분해되어 캐리어 기판(102)이 제거될 수 있도록 박리층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 단계를 포함한다. 이후, 구조물은 뒤집혀 테이프 상에 배치된다.
도 20에서, 도전 커넥터(152)가 형성되어, 금속화 패턴(110)과 접촉하도록 유전체층(108)을 관통해 연장된다. 금속화 패턴(110)의 일부를 노출시키도록 유전체층(108)을 관통해 개구가 형성된다. 개구는 예를 들어 레이저 드릴링, 에칭 등을 이용하여 형성될 수 있다. 도전 커넥터(152)는 개구 내에 형성된다. 일부 실시예에서, 도전 커넥터(152)는 플럭스를 포함하고 플럭스 침지 공정에서 형성된다. 일부 실시예에서, 도전 커넥터(152)는 솔더 페이스트, 은 페이스트 등과 같은 도전 페이스트를 포함하고, 인쇄 공정에서 디스펜싱된다. 일부 실시예에서, 도전 커넥터(152)는 도전 커넥터(150)와 유사한 방식으로 형성되고, 도전 커넥터(150)와 유사한 물질로 형성될 수 있다.
도 21 및 도 22는, 일부 실시예에 따른, 디바이스 스택의 형성 및 구현을 예시한다. 디바이스 스택은 제1 패키지 컴포넌트(100) 내에 형성된 집적 회로 패키지로부터 형성된다. 디바이스 스택은 또한 패키지-온-패키지(PoP) 구조물로 지칭될 수 있다. PoP 구조물은 InFO 패키지를 포함하기 때문에 InFO-PoP 구조물로도 지칭될 수 있다.
도 21에서, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 커플링된다. 제2 패키지 컴포넌트(200) 중 하나가 패키지 영역(100A 및 100B) 각각의 내에서 커플링되어 제1 패키지 컴포넌트(100)의 각 영역 내에 집적 회로 디바이스 스택을 형성한다.
제2 패키지 컴포넌트(200)는 기판(202) 및 기판(202)에 커플링된 하나 이상의 적층형 다이(210)(210A 및 210B)를 포함한다. 한 세트의 적층형 다이(210)(210A 및 210B))가 예시되어 있지만, 다른 실시예에서는, (각각 하나 이상의 적층형 다이를 갖는) 복수의 적층형 다이(210)가 기판(202)의 동일한 표면에 나란히 커플링되어 배치될 수 있다. 기판(202)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 이루어질 수 있다. 일부 실시예에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질이 사용될 수도 있다. 추가로, 기판(202)은 실리콘-온-인슐레이터(SOI) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(SGOI, silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 하나의 대안적인 실시예에서, 기판(202)은 유리 섬유 강화 수지 코어와 같은 절연 코어를 기초로 한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안재는 비스말레이미드-트리아진(BT, bismaleimide-triazine) 수지 또는 대안적으로 다른 인쇄 회로 기판(PCB) 물질이나 필름을 포함한다. 기판(202)에는 아지노모토 빌드-업 필름(ABF, Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드 업 필름이 사용될 수 있다.
기판(202)은 능동 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스가 제2 패키지 컴포넌트(200)를 위한 설계의 구조적 및 기능적 요건을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판(202)은 금속화층(도시되지 않음) 및 도전 비아(208)도 포함할 수 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 유전체(예컨대, 로우-k 유전체 물질), 및 도전 물질의 층을 상호연결하는 비아를 갖는 도전 물질(예컨대, 구리)의 교번층으로 형성될 수 있으며, 임의의 적절한 공정(예컨대, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판(202)에는 능동 및 수동 디바이스가 실질적으로 존재하지 않는다.
기판(202)은, 적층형 다이(210)에 커플링하기 위한, 기판(202)의 제1 측면 상의 접합 패드(204), 및, 도전 커넥터(152)에 커플링하기 위한, 기판(202)의 제1 측면과 반대인 제2 측면 상의 접합 패드(206)를 포함할 수 있다. 일부 실시예에서, 접합 패드(204 및 206)는 기판(202)의 제1 및 제2 측면 상의 유전체층(도시되지 않음) 내에 리세스를 형성함으로써 형성된다. 리세스는 접합 패드(204 및 206)가 유전체층 내에 매설될 수 있도록 하기 위해 형성될 수 있다. 다른 실시예에서, 접합 패드(204 및 206)가 유전체층 상에 형성될 수 있으므로 리세스는 생략된다. 일부 실시예에서, 접합 패드(204 및 206)는 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 이루어진 얇은 시드층을 포함한다. 접합 패드(204 및 206)의 도전 물질이 얇은 시드층 위에 퇴적될 수 있다. 도전 물질은 전기 화학적 도금 공정, 무전해 도금 공정, CVD, 원자층 퇴적(ALD, atomic layer deposition), PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 접합 패드(204, 206)의 도전 물질은 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합이다.
일 실시예에서, 접합 패드(204) 및 접합 패드(206)는 티타늄층, 구리층, 및 니켈층과 같은 3개의 도전 물질층을 포함하는 UBM이다. 접합 패드(204 및 206)의 형성을 위해 예컨대, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 다른 물질 및 층의 배열이 사용될 수 있다. 접합 패드(204 및 206)에 사용될 수 있는 임의의 적절한 물질 또는 물질층은 전적으로 본 출원의 범위 내에 포함되도록 의도된 것이다. 일부 실시예에서, 도전 비아(208)가 기판(202)을 관통해 연장되고 접합 패드(204) 중 적어도 하나를 접합 패드(206) 중 적어도 하나에 커플링시킨다.
예시된 실시예에서, 적층형 다이(210)는 와이어 본드(212)에 의해 기판(202)에 커플링되지만, 도전 범프와 같은 다른 연결부가 사용될 수 있다. 일 실시예에서, 적층형 다이(210)는 적층형 메모리 다이이다. 예를 들어, 적층형 다이(210)는, LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈과 같은, 저전력(LP, low-power) 더블 데이터 레이트(DDR, double data rate) 메모리 모듈과 같은 메모리 다이일 수 있다.
적층형 다이(210) 및 와이어 본드(212)는 몰딩 물질(214)에 의해 봉지화될 수 있다. 몰딩 물질(214)은 예를 들어 압축 몰딩을 이용하여 적층형 다이(210) 및 와이어 본드(212) 상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 물질(214)은 몰딩 화합물, 중합체, 에폭시, 실리콘 산화물 충전 물질 등 또는 이들의 조합이다. 몰딩 물질(214)을 경화시키기 위해 경화 공정이 수행될 수 있고; 경화 공정은 열 경화, UV 경화 등 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층형 다이(210) 및 와이어 본드(212)는 몰딩 물질(214) 내에 매설되고, 몰딩 물질(214)의 경화 후에, 연삭과 같은 평탄화 단계가 수행되어 몰딩 물질(214)의 잉여 부분을 제거하고 제2 패키지 컴포넌트(200)를 위한 실질적으로 평탄한 표면을 제공한다.
제2 패키지 컴포넌트(200)가 형성된 후에, 제2 패키지 컴포넌트(200)는 도전 커넥터(152), 접합 패드(206), 및 후면 재배선 구조물(106)을 통해 제1 패키지 컴포넌트(100)에 기계적 및 전기적으로 접합된다. 일부 실시예에서, 적층형 다이(210)는 와이어 본드(212), 접합 패드(204 및 206), 도전 비아(208), 도전 커넥터(152), 후면 재배선 구조물(106), 관통 비아(116), 및 전면 재배선 구조물(122)을 통해 집적 회로 다이(50A 및 50B)에 커플링될 수 있다.
일부 실시예에서, 적층형 다이(210)의 반대편의 기판(202)의 측면에 솔더 레지스트가 형성된다. 도전 커넥터(152)는, 솔더 레지스트 내의 개구 내에 배치되어 기판(202) 내의 도전 피처(예컨대, 접합 패드(206))에 전기적 및 기계적으로 커플링될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역을 보호하기 위해 사용될 수 있다.
일부 실시예에서, 도전 커넥터(152)는, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우되기 전에 그 위에 형성된 에폭시 플럭스를 가진다.
일부 실시예에서, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 언더필(underfill)이 형성되어 도전 커넥터(152)를 둘러싼다. 언더필은 도전 커넥터(152)의 리플로우에 기인한 응력을 감소시키고 접합부를 보호할 수 있다. 언더필은, 제2 패키지 컴포넌트(200)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 제2 패키지 컴포넌트(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시예에서, 에폭시 플럭스가 언더필로서 작용할 수 있다.
도 22에서, 예를 들어, 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이의 스크라이브 라인 영역을 따라 소잉(sawing)을 행하는 것에 의해 단품화 공정이 수행된다. 소잉은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 단품화한다. 결과적인 단품화된 디바이스 스택은 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터 얻어진다. 일부 실시예에서, 단품화 공정은 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 커플링된 후에 수행된다. 다른 실시예에서, 단품화 공정은 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 커플링되기 전에, 예컨대, 캐리어 기판(102)이 접합해제되고 도전 커넥터(152)가 형성된 후에 수행된다.
이후, 각 단품화된 제1 패키지 컴포넌트(100)는 도전 커넥터(150)를 사용하여 패키지 기판(300)에 실장된다. 패키지 기판(300)은 기판 코어(302) 및 기판 코어(302) 위의 접합 패드(304)를 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 이루어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질이 사용될 수도 있다. 추가로, 기판 코어(302)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 하나의 대안적인 실시예에서, 기판 코어(302)는 유리 섬유 강화 수지 코어와 같은 절연 코어를 기초로 한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안재는 비스말레이미드-트리아진(BT) 수지 또는 대안적으로 다른 PCB 물질이나 필름을 포함한다. 기판 코어(302)에는 ABF 또는 다른 라미네이트와 같은 빌드 업 필름이 사용될 수 있다.
기판 코어(302)는 능동 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 당업자가 인식할 바와 같이, 디바이스 스택을 위한 설계의 구조적 및 기능적 요건을 생성하기 위해, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 다양한 디바이스가 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판 코어(302)는 금속화층 및 비아(도시되지 않음)도 포함할 수 있으며, 금속화층 및 비아에 접합 패드(304)가 물리적 및/또는 전기적으로 커플링된다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 유전체(예컨대, 로우-k 유전체 물질), 및 도전 물질의 층을 상호연결하는 비아를 갖는 도전 물질(예컨대, 구리)의 교번층으로 형성될 수 있으며, 임의의 적절한 공정(예컨대, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(302)에는 능동 및 수동 디바이스가 실질적으로 존재하지 않는다.
일부 실시예에서, 도전 커넥터(150)가 리플로우되어 제1 패키지 컴포넌트(100)를 접합 패드(304)에 부착한다. 도전 커넥터(150)는, 기판 코어(302) 내의 금속화층을 포함하는 패키지 기판(300)을 제1 패키지 컴포넌트(100)에 전기적 및/또는 물리적으로 커플링시킨다. 일부 실시예에서, 기판 코어(302) 상에 솔더 레지스트(306)가 형성된다. 도전 커넥터(150)는, 솔더 레지스트(306) 내의 개구 내에 배치되어 접합 패드(304)에 전기적 및 기계적으로 커플링될 수 있다. 솔더 레지스트(306)는 외부 손상으로부터 기판(202)의 영역을 보호하기 위해 사용될 수 있다.
도전 커넥터(150)는, 제1 패키지 컴포넌트(100)가 패키지 기판(300)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우되기 전에 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있다. 이 나머지 에폭시 부분은 도전 커넥터(150)의 리플로우에 기인한 응력을 감소시키고 접합부를 보호하는 언더필로서 작용할 수 있다. 일부 실시예에서, 언더필(308)이 제1 패키지 컴포넌트(100)와 패키지 기판(300) 사이에 형성되고 도전 커넥터(150)를 둘러쌀 수 있다. 언더필(308)은, 제1 패키지 컴포넌트(100)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 제1 패키지 컴포넌트(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
일부 실시예에서, 수동 디바이스(예컨대, 예시되지 않은 표면 실장 디바이스(SMD, surface mount device))도 역시 제1 패키지 컴포넌트(100)(예를 들어, UBM(138)) 또는 패키지 기판(300)(예컨대, 접합 패드(304))에 부착될 수 있다. 예를 들어, 수동 디바이스는, 도전 커넥터(150)와 동일한 제1 패키지 컴포넌트(100) 또는 패키지 기판(300)의 표면에 접합될 수 있다. 수동 디바이스는 제1 패키지 컴포넌트(100)를 패키지 기판(300) 상에 실장하기 전에 패키지 컴포넌트(100)에 부착될 수 있거나, 제1 패키지 컴포넌트(100)를 패키지 기판(300) 상에 실장하기 이전 또는 이후에 패키지 기판(300)에 부착될 수 있다.
제1 패키지 컴포넌트(100)는 다른 디바이스 스택으로 구현될 수 있다는 것이 이해되어야 한다. 예를 들어, PoP 구조물이 예시되어 있지만, 제1 패키지 컴포넌트(100)는 플립 칩 볼 그리드 어레이(FCBGA, Flip Chip Ball Grid Array) 패키지로 구현될 수도 있다. 이러한 실시예에서, 제1 패키지 컴포넌트(100)는 패키지 기판(300)과 같은 기판에 실장되지만, 제2 패키지 컴포넌트(200)는 생략된다. 대신에, 뚜껑 또는 열 확산기가 제1 패키지 컴포넌트(100)에 부착될 수 있다. 제2 패키지 컴포넌트(200)가 생략될 때, 후면 재배선 구조물(106) 및 관통 비아(116)도 생략될 수 있다.
다른 특징 및 공정도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 재배선층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있으며, 테스트 패드는 3D 패키징 또는 3DIC의 테스트, 프로브 또는 프로브 카드의 사용 등을 허용한다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에도 수행될 수 있다. 또한, 본원에 개시된 구조물 및 방법은 공지된 양호한 다이의 중간 검증을 통합하여 수율을 높이고 비용을 줄이는 테스트 방법론과 함께 사용될 수 있다.
도 23은 일부 다른 실시예에 따른 디바이스 스택을 예시한다. 이 실시예에서, 후면 재배선 구조물(106), 관통 비아(116), 및 제2 패키지 컴포넌트(200)는 생략된다. 또한, 제1 패키지 컴포넌트(100)는 하나의 제1 집적 회로 다이(50A)(예컨대, 로직 디바이스) 및 다수의 제2 집적 회로 다이(50B)(예컨대, 메모리 디바이스)를 포함한다. 이 실시예에서, 제2 집적 회로 다이(50B)는, 다수의 반도체 기판(52) 및 상호연결 구조물(60)을 포함하는 메모리 큐브와 같은 적층형 디바이스이다.
실시예들은 장점을 달성할 수 있다. 제1 패키지 컴포넌트(100) 및 패키지 기판(300)은 일치하지 않는 열팽창 계수(CTE, coefficient of thermal expansion)를 가질 수 있다. 차이는 클 수 있다. 예를 들어, 일부 실시예에서, 제1 패키지 컴포넌트(100)는 10ppm 내지 30ppm 범위의 CTE를 가질 수 있고, 패키지 기판(300)은 3ppm 내지 17ppm 범위의 CTE를 가질 수 있다. CTE 차이가 크면, 테스트 중 또는 동작 중에 전면 재배선 구조물(122)에 기계적 응력이 가해진다. 유전체층(136)의 증가된 두께는 유전체층(136)이 기계적 응력을 완충할 수 있게 한다. 따라서, 전면 재배선 구조물(122)에서의 균열 발생 및 박리가 회피될 수 있고, UBM(138)의 평균 폭이 감소될 수 있다. UBM(138)의 평균 폭을 감소시킴으로써, UBM(138)에 의해 접촉되는 금속화 패턴(134)의 양이 감소될 수 있다. 따라서, 신호 라우팅에 이용 가능한 금속화 패턴(134)의 양이 증가될 수 있다. UBM(138)의 폭을 감소시키는 것은 도전 커넥터(150)에 의한 UBM(138) 사이의 솔더 브리징의 위험도 감소시킨다.
일 실시예에서, 디바이스는: 집적 회로 다이; 집적 회로 다이를 적어도 부분적으로 봉지화하는 봉지재; 봉지재를 관통해 연장되는 도전 비아; 봉지재 상의 재배선 구조물을 포함하며, 재배선 구조물은: 도전 비아 및 집적 회로 다이에 전기적으로 커플링된 금속화 패턴; 금속화 패턴 상의 유전체층 - 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가짐 -; 및 유전체층을 관통해 연장되는 제1 비아 부분과 유전체층 상의 제1 범프 부분을 가지는 제1 언더 범프 금속(UBM)을 포함하고, 제1 UBM은 금속화 패턴에 물리적 및 전기적으로 커플링되며, 제1 비아 부분은 제1 폭을 가지며, 제1 폭에 대한 제1 두께의 비율은 1.33 내지 1.66이다.
디바이스의 일부 실시예에서, 제1 범프 부분은 제2 폭을 가지며, 제1 폭에 대한 제2 폭의 비율은 적어도 2.5이다. 디바이스의 일부 실시예에서, 제1 폭은 20㎛ 내지 25㎛이다. 디바이스의 일부 실시예에서, 제2 폭은 70㎛ 내지 105㎛이다. 디바이스의 일부 실시예에서, 제1 범프 부분은 제2 두께를 가지며, 제1 두께에 대한 제2 두께의 비율은 적어도 1.5이다. 디바이스의 일부 실시예에서, 제2 두께는 10㎛ 내지 40㎛이다. 디바이스의 일부 실시예에서, 금속화 패턴은 제3 두께를 가지며, 제3 두께에 대한 제1 두께의 비율은 적어도 6이다. 디바이스의 일부 실시예에서, 제3 두께는 0.8㎛ 내지 4㎛이다. 디바이스의 일부 실시예에서, 재배선 구조물은, 유전체층을 관통해 연장되는 제2 비아 부분과 유전체층 상의 제2 범프 부분을 갖는 제2 UBM을 더 포함하고, 제2 UBM은 금속화 패턴에 물리적 및 전기적으로 커플링되고, 제2 비아 부분은 제2 폭을 가지며, 제2 폭은 제1 폭보다 적어도 5㎛만큼 더 크다. 디바이스의 일부 실시예에서, 제1 UBM은 또한, 유전체층을 관통해 연장되는 제2 비아 부분을 가지며, 유전체층의 일부는 제1 비아 부분과 제2 비아 부분 사이에 있으며, 제1 UBM의 제1 비아 부분과 제2 비아 부분은 금속화 패턴의 동일한 랜딩 패드와 접촉한다. 디바이스의 일부 실시예에서, 제2 비아 부분은 제1 비아 부분과 동일한 폭을 가진다. 디바이스의 일부 실시예에서, 제2 비아 부분은 제2 폭을 가지며, 제2 폭은 제1 폭보다 적어도 5㎛만큼 더 크다. 디바이스의 일부 실시예에서, 제1 UBM의 제1 범프 부분, 제1 비아 부분, 및 제2 비아 부분은 평면도에서 동일한 형상을 가진다. 디바이스의 일부 실시예에서, 제1 UBM의 제1 범프 부분은 평면도에서 제1 형상을 가지며, 제1 UBM의 제1 비아 부분 및 제2 비아 부분은 평면도에서 제2 형상을 가지며, 제1 형상은 제2 형상과는 상이하다.
일 실시예에서, 방법은, 캐리어 기판으로부터 연장되는 도전 비아를 형성하는 단계; 도전 비아에 인접하게 집적 회로 다이를 배치하는 단계; 집적 회로 다이 및 도전 비아를 봉지재로 봉지화하는 단계; 봉지재 상에 제1 유전체층을 퇴적하는 단계; 집적 회로 다이 및 도전 비아를 노출시키는 제1 개구들을 제1 유전체층 내에 패턴화하는 단계; 제1 개구들 내에 그리고 제1 유전체층을 따라 금속화 패턴을 형성하는 단계 - 금속화 패턴은 도전 비아와 집적 회로 다이를 전기적으로 커플링시킴 -; 금속화 패턴 상에 제2 유전체층을 퇴적하는 단계 - 제2 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가짐 -; 금속화 패턴을 노출시키는 제2 개구를 제2 유전체층 내에 패턴화하는 단계 - 제2 개구는 제1 폭을 가지며, 제1 폭에 대한 제1 두께의 비율은 1.33 내지 1.66임 -; 및 제2 개구 내에 그리고 제2 유전체층을 따라 제1 언더 범프 금속(UBM)을 형성하는 단계 - 제1 UBM은 금속화 패턴에 물리적 및 전기적으로 커플링됨 -를 포함한다.
일부 실시예에서, 방법은, 금속화 패턴을 노출시키는 제3 개구를 제2 유전체층 내에 패턴화하는 단계를 더 포함하고, 제1 UBM을 형성하는 단계는, 제3 개구 내에 제1 UBM을 형성하는 단계를 더 포함한다. 일부 실시예에서, 방법은, 금속화 패턴을 노출시키는 제3 개구를 제2 유전체층 내에 패턴화하는 단계 - 제3 개구는 제2 폭을 가지며, 제2 폭은 제1 폭보다 더 작음 -; 및 제3 개구 내에 그리고 제2 유전체층을 따라 제2 UBM을 형성하는 단계 - 제2 UBM은 금속화 패턴에 물리적 및 전기적으로 커플링됨 - 를 더 포함한다.
일 실시예에서, 방법은, 캐리어 기판으로부터 연장되는 도전 비아를 형성하는 단계; 도전 비아에 인접하게 집적 회로 다이를 배치하는 단계; 집적 회로 다이 및 도전 비아를 봉지재로 봉지화하는 단계; 도전 비아와 집적 회로 다이를 전기적으로 커플링시키는 금속화 패턴을 형성하는 단계; 금속화 패턴 상에 유전체층을 퇴적하는 단계; 금속화 패턴의 랜딩 패드를 노출시키는 제1 개구들을 유전체층 내에 패턴화하는 단계 - 제1 개구들 각각은 상이한 폭을 가짐 -; 유전체층 위에 마스크를 형성하는 단계 - 마스크는 제1 개구들 각각을 노출시키는 제2 개구를 가짐 -; 및 제1 개구들 및 제2 개구 내에 언더 범프 금속(UBM)을 도금하는 단계 - 제1 개구들 내의 UBM의 부분은 각각 평면도에서 제1 형상을 가지며, 제2 개구 내의 UBM의 일부는 평면도에서 제2 형상을 가지며, 제2 형상은 제1 형상과는 상이함 - 를 포함한다.
방법의 일부 실시예에서, 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가진다. 방법의 일부 실시예에서, 제1 개구들 각각의 폭에 대한 제1 두께의 비율은 1.33 내지 1.66이다.
이상의 설명은 당업자가 본 개시 내용의 측면들을 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 설명한 것이다. 당업자들은 자신들이 본 명세서에 소개된 실시예와 동일한 목적을 수행하거나 그리고/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있다는 것을 이해해야 한다. 또한, 당업자들은, 그러한 등가적 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 디바이스에 있어서,
집적 회로 다이;
상기 집적 회로 다이를 적어도 부분적으로 봉지화하는 봉지재;
상기 봉지재를 관통해 연장되는 도전 비아;
상기 봉지재 상의 재배선 구조물
을 포함하며, 상기 재배선 구조물은,
상기 도전 비아 및 상기 집적 회로 다이에 전기적으로 커플링된 금속화 패턴;
상기 금속화 패턴 상의 유전체층 - 상기 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가짐 -; 및
상기 유전체층을 관통해 연장되는 제1 비아 부분과 상기 유전체층 상의 제1 범프 부분을 가지는 제1 언더 범프 금속(UBM, under-bump metallurgy)을 포함하고, 상기 제1 UBM은 상기 금속화 패턴에 물리적 및 전기적으로 커플링되며, 상기 제1 비아 부분은 제1 폭을 가지며, 상기 제1 폭에 대한 상기 제1 두께의 비율은 1.33 내지 1.66인,
디바이스.
2. 제1항에 있어서, 상기 제1 범프 부분은 제2 폭을 가지며, 상기 제1 폭에 대한 상기 제2 폭의 비율은 적어도 2.5인, 디바이스.
3. 제2항에 있어서, 상기 제1 폭은 20㎛ 내지 25㎛인, 디바이스.
4. 제2항에 있어서, 상기 제2 폭은 70㎛ 내지 105㎛인, 디바이스.
5. 제1항에 있어서, 상기 제1 범프 부분은 제2 두께를 가지며, 상기 제1 두께에 대한 상기 제2 두께의 비율은 적어도 1.5인, 디바이스.
6. 제5항에 있어서, 상기 제2 두께는 10㎛ 내지 40㎛인, 디바이스.
7. 제5항에 있어서, 상기 금속화 패턴은 제3 두께를 가지며, 상기 제3 두께에 대한 상기 제1 두께의 비율은 적어도 6인, 디바이스.
8. 제7항에 있어서, 상기 제3 두께는 0.8㎛ 내지 4㎛인, 디바이스.
9. 제1항에 있어서, 상기 재배선 구조물은, 상기 유전체층을 관통해 연장되는 제2 비아 부분과 상기 유전체층 상의 제2 범프 부분을 가지는 제2 UBM을 더 포함하고, 상기 제2 UBM은 상기 금속화 패턴에 물리적 및 전기적으로 커플링되며, 상기 제2 비아 부분은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 적어도 5㎛만큼 더 큰, 디바이스.
10. 제1항에 있어서, 상기 제1 UBM은 또한, 상기 유전체층을 관통해 연장되는 제2 비아 부분을 가지며, 상기 유전체층의 일부는 상기 제1 비아 부분과 상기 제2 비아 부분 사이에 있으며, 상기 제1 UBM의 제1 비아 부분과 제2 비아 부분은 상기 금속화 패턴의 동일한 랜딩 패드와 접촉하는, 디바이스.
11. 제10항에 있어서, 상기 제2 비아 부분은 상기 제1 비아 부분과 동일한 폭을 가지는, 디바이스.
12. 제10항에 있어서, 상기 제2 비아 부분은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 적어도 5㎛만큼 더 큰, 디바이스.
13. 제10항에 있어서, 상기 제1 UBM의 제1 범프 부분, 제1 비아 부분, 및 제2 비아 부분은 평면도에서 동일한 형상을 가지는, 디바이스.
14. 제10항에 있어서, 상기 제1 UBM의 제1 범프 부분은 평면도에서 제1 형상을 가지며, 상기 제1 UBM의 제1 비아 부분 및 제2 비아 부분은 평면도에서 제2 형상을 가지며, 상기 제1 형상은 상기 제2 형상과는 상이한, 디바이스.
15. 방법에 있어서,
캐리어 기판으로부터 연장되는 도전 비아를 형성하는 단계;
상기 도전 비아에 인접하게 집적 회로 다이를 배치하는 단계;
상기 집적 회로 다이 및 상기 도전 비아를 봉지재로 봉지화하는 단계;
상기 봉지재 상에 제1 유전체층을 퇴적시키는 단계;
상기 집적 회로 다이 및 상기 도전 비아를 노출시키는 제1 개구들을 상기 제1 유전체층 내에 패턴화하는 단계;
상기 제1 개구들 내에 그리고 상기 제1 유전체층을 따라서 금속화 패턴을 형성하는 단계 - 상기 금속화 패턴은 상기 도전 비아와 상기 집적 회로 다이를 전기적으로 커플링시킴 -;
상기 금속화 패턴 상에 제2 유전체층을 퇴적시키는 단계 - 상기 제2 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가짐 -;
상기 금속화 패턴을 노출시키는 제2 개구를 상기 제2 유전체층 내에 패턴화하는 단계 - 상기 제2 개구는 제1 폭을 가지며, 상기 제1 폭에 대한 상기 제1 두께의 비율은 1.33 내지 1.66임 -; 및
상기 제2 개구 내에 그리고 상기 제2 유전체층을 따라서 제1 언더 범프 금속(UBM)을 형성하는 단계 - 상기 제1 UBM은 상기 금속화 패턴에 물리적 및 전기적으로 커플링됨 -
를 포함하는, 방법.
16. 제15항에 있어서,
상기 금속화 패턴을 노출시키는 제3 개구를 상기 제2 유전체층에 패턴화하는 단계를 더 포함하고, 상기 제1 UBM을 형성하는 단계는, 상기 제3 개구에 상기 제1 UBM을 형성하는 단계를 더 포함하는, 방법.
17. 제15항에 있어서,
상기 금속화 패턴을 노출시키는 제3 개구를 상기 제 2 유전체층에 패턴화하는 단계 - 상기 제3 개구는 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작음 -; 및
상기 제3 개구 내에 그리고 상기 제2 유전체층을 따라서 제2 UBM을 형성하는 단계 - 상기 제2 UBM은 상기 금속화 패턴에 물리적 및 전기적으로 커플링됨 -
를 더 포함하는, 방법.
18. 방법에 있어서,
캐리어 기판으로부터 연장되는 도전 비아를 형성하는 단계;
상기 도전 비아에 인접하게 집적 회로 다이를 배치하는 단계;
상기 집적 회로 다이 및 상기 도전 비아를 봉지재로 봉지화하는 단계;
상기 도전 비아와 상기 집적 회로 다이를 전기적으로 커플링시키는 금속화 패턴을 형성하는 단계;
상기 금속화 패턴 상에 유전체층을 퇴적시키는 단계;
상기 금속화 패턴의 랜딩 패드를 노출시키는 제1 개구들을 상기 유전체층 내에 패턴화하는 단계 - 상기 제1 개구들 각각은 상이한 폭을 가짐 -;
상기 유전체층 위에 마스크를 형성하는 단계 - 상기 마스크는 상기 제1 개구들 각각을 노출시키는 제2 개구를 가짐 -; 및
상기 제1 개구들 및 상기 제2 개구 내에 언더 범프 금속(UBM)을 도금하는 단계 - 상기 제1 개구들 내의 상기 UBM의 부분들은 각각 평면도에서 제1 형상을 가지며, 상기 제2 개구 내의 상기 UBM의 일부는 평면도에서 제2 형상을 가지며, 상기 제2 형상은 상기 제1 형상과는 상이함 -
를 포함하는, 방법.
19. 제18에 있어서, 상기 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가지는, 방법.
20. 제19항에 있어서, 상기 제1 개구들 각각의 폭에 대한 상기 제1 두께의 비율은 1.33 내지 1.66인 것을 특징으로 하는 방법.

Claims (10)

  1. 디바이스에 있어서,
    집적 회로 다이;
    상기 집적 회로 다이를 적어도 부분적으로 봉지화하는 봉지재;
    상기 봉지재를 관통해 연장되는 도전 비아;
    상기 봉지재 상의 재배선 구조물
    을 포함하며, 상기 재배선 구조물은,
    상기 도전 비아 및 상기 집적 회로 다이에 전기적으로 커플링된 금속화 패턴;
    상기 금속화 패턴 상의 유전체층 - 상기 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가짐 -; 및
    상기 유전체층을 관통해 연장되는 제1 비아 부분과 상기 유전체층 상의 제1 범프 부분을 가지는 제1 언더 범프 금속(UBM, under-bump metallurgy)을 포함하고, 상기 제1 UBM은 상기 금속화 패턴에 물리적 및 전기적으로 커플링되며, 상기 제1 비아 부분은 제1 폭을 가지며, 상기 제1 폭에 대한 상기 제1 두께의 비율은 1.33 내지 1.66인,
    디바이스.
  2. 제1항에 있어서, 상기 제1 범프 부분은 제2 폭을 가지며, 상기 제1 폭에 대한 상기 제2 폭의 비율은 적어도 2.5인, 디바이스.
  3. 제1항에 있어서, 상기 제1 범프 부분은 제2 두께를 가지며, 상기 제1 두께에 대한 상기 제2 두께의 비율은 적어도 1.5인, 디바이스.
  4. 제3항에 있어서, 상기 금속화 패턴은 제3 두께를 가지며, 상기 제3 두께에 대한 상기 제1 두께의 비율은 적어도 6인, 디바이스.
  5. 제1항에 있어서, 상기 재배선 구조물은, 상기 유전체층을 관통해 연장되는 제2 비아 부분과 상기 유전체층 상의 제2 범프 부분을 가지는 제2 UBM을 더 포함하고, 상기 제2 UBM은 상기 금속화 패턴에 물리적 및 전기적으로 커플링되며, 상기 제2 비아 부분은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 적어도 5㎛만큼 더 큰, 디바이스.
  6. 제1항에 있어서, 상기 제1 UBM은 또한, 상기 유전체층을 관통해 연장되는 제2 비아 부분을 가지며, 상기 유전체층의 일부는 상기 제1 비아 부분과 상기 제2 비아 부분 사이에 있으며, 상기 제1 UBM의 제1 비아 부분과 제2 비아 부분은 상기 금속화 패턴의 동일한 랜딩 패드와 접촉하는, 디바이스.
  7. 제6항에 있어서, 상기 제1 UBM의 제1 범프 부분, 제1 비아 부분, 및 제2 비아 부분은 평면도에서 동일한 형상을 가지는, 디바이스.
  8. 제6항에 있어서, 상기 제1 UBM의 제1 범프 부분은 평면도에서 제1 형상을 가지며, 상기 제1 UBM의 제1 비아 부분 및 제2 비아 부분은 평면도에서 제2 형상을 가지며, 상기 제1 형상은 상기 제2 형상과는 상이한, 디바이스.
  9. 방법에 있어서,
    캐리어 기판으로부터 연장되는 도전 비아를 형성하는 단계;
    상기 도전 비아에 인접하게 집적 회로 다이를 배치하는 단계;
    상기 집적 회로 다이 및 상기 도전 비아를 봉지재로 봉지화하는 단계;
    상기 봉지재 상에 제1 유전체층을 퇴적시키는 단계;
    상기 집적 회로 다이 및 상기 도전 비아를 노출시키는 제1 개구들을 상기 제1 유전체층 내에 패턴화하는 단계;
    상기 제1 개구들 내에 그리고 상기 제1 유전체층을 따라서 금속화 패턴을 형성하는 단계 - 상기 금속화 패턴은 상기 도전 비아와 상기 집적 회로 다이를 전기적으로 커플링시킴 -;
    상기 금속화 패턴 상에 제2 유전체층을 퇴적시키는 단계 - 상기 제2 유전체층은 10㎛ 내지 30㎛의 제1 두께를 가짐 -;
    상기 금속화 패턴을 노출시키는 제2 개구를 상기 제2 유전체층 내에 패턴화하는 단계 - 상기 제2 개구는 제1 폭을 가지며, 상기 제1 폭에 대한 상기 제1 두께의 비율은 1.33 내지 1.66임 -; 및
    상기 제2 개구 내에 그리고 상기 제2 유전체층을 따라서 제1 언더 범프 금속(UBM)을 형성하는 단계 - 상기 제1 UBM은 상기 금속화 패턴에 물리적 및 전기적으로 커플링됨 -
    를 포함하는, 방법.
  10. 방법에 있어서,
    캐리어 기판으로부터 연장되는 도전 비아를 형성하는 단계;
    상기 도전 비아에 인접하게 집적 회로 다이를 배치하는 단계;
    상기 집적 회로 다이 및 상기 도전 비아를 봉지재로 봉지화하는 단계;
    상기 도전 비아와 상기 집적 회로 다이를 전기적으로 커플링시키는 금속화 패턴을 형성하는 단계;
    상기 금속화 패턴 상에 유전체층을 퇴적시키는 단계;
    상기 금속화 패턴의 랜딩 패드를 노출시키는 제1 개구들을 상기 유전체층 내에 패턴화하는 단계 - 상기 제1 개구들 각각은 상이한 폭을 가짐 -;
    상기 유전체층 위에 마스크를 형성하는 단계 - 상기 마스크는 상기 제1 개구들 각각을 노출시키는 제2 개구를 가짐 -; 및
    상기 제1 개구들 및 상기 제2 개구 내에 언더 범프 금속(UBM)을 도금하는 단계 - 상기 제1 개구들 내의 상기 UBM의 부분들은 각각 평면도에서 제1 형상을 가지며, 상기 제2 개구 내의 상기 UBM의 일부는 평면도에서 제2 형상을 가지며, 상기 제2 형상은 상기 제1 형상과는 상이함 -
    를 포함하는, 방법.
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