KR20200066550A - 집적 회로 패키지 및 방법 - Google Patents

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KR20200066550A
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젠-주이 유
하오-잔 페이
웨이-유 첸
치아-룬 창
시우-젠 린
칭-후아 세이
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    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Abstract

일 실시형태에서, 디바이스는 집적 회로 다이와, 상기 집적 회로 다이를 적어도 부분적으로 밀봉하는 밀봉재와, 상기 밀봉재 상의 재분배 구조로서, 상기 재분배 구조는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 재분배 구조는 패드를 포함하는, 상기 재분배 구조와, 상기 패드에 물리적으로 그리고 전기적으로 접속되는 전도성 커넥터를 포함하는 수동 디바이스와, 상기 수동 디바이스와 상기 재분배 구조 사이에 배치된 보호 구조를 포함하고, 상기 보호 구조는 상기 전도성 커넥터를 둘러싸고, 상기 보호 구조는 에폭시 플럭스를 포함하며, 상기 보호 구조는 내부에 배치되는 보이드를 갖는다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
<우선권 주장 및 교차 참조>
본 출원은 2018년 11월 30일에 출원한 미국 가출원 번호 제62/773,482호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 축소로부터 유래되어, 더 많은 부품들이 주어진 면적 내에 집적될 수 있다. 전자 디바이스를 축소시키려고 하는 요구가 증가함에 따라, 반도체 다이의 더 작고 더 독창적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 일례가 PoP(Package-on-Package) 기술이다. PoP 디바이스의 경우, 상부 반도체 패키지가 하부 반도체 패키지의 상측에 적층되어 높은 수준의 집적도와 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에서의 향상된 기능성 및 소 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 집적 회로 다이의 단면도를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 10, 도 11, 도 12, 도 13, 도 14, 도 16, 도 17, 도 18, 도 20, 및 도 21은 일부 실시형태에 따른 패키지 컴포넌트를 형성하는 공정 중의 중간 단계의 단면도를 도시한다.
도 19는 일부 실시형태에 따른 열처리 단계의 양태를 나타내는 그래프이다.
도 15a, 도 15b, 도 15c, 및 도 15d는 일부 실시형태에 따른 수동 디바이스의 단면도를 도시한다.
도 22과 도 23은 일부 실시형태에 따른 디바이스 스택의 형성 및 구현을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 재분배 구조(redistribution sturcture)가 형성되고, 재분배 구조의 표면 상에 보호 구조(protective sturcture)가 사전 충전된다. 보호 구조는 에폭시 플럭스로 형성되며, 재분배 구조의 컨택 패드 상에 직접 인쇄되나, 인쇄 후에 바로 경화되지는 않는다. 수동 디바이스(passive device)와 같은 표면 실장 디바이스(SMD, surface-mounted device)가 미경화 보호 구조 내에 가입되어 재분배 구조의 컨택 패드를 물리적으로 그리고 전기적으로 결합시킨다. 솔더 커넥터와 같은 외부 커넥터도 재분배 구조의 패드 상에 형성된다. 동시에 보호 구조를 경화하고 외부 커넥터와 수동 디바이스 컨택을 리플로잉하기 위해 단일 열처리 단계가 수행된다. 경화를 지연시키고 리플로잉과 경화를 동시에 수행함으로써, 하나 이상의 열처리 단계가 생략될 수 있고, 그럼으로써 웨이퍼 처리 시간과 제조 비용을 줄일 수 있다.
도 1은 일부 실시형태에 따른 집적 회로 다이(50)의 단면도를 도시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위한 후속 처리 시에 패키징될 것이다. 집적 회로 다이(50)는 로직 다이(예컨대, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 시스템-온-칩(SoC), 애플리케이션 프로세서(AP), 마이크로컨트롤러 등), 메모리 다이(예컨대, 다이내믹 랜덤 액세스 메모리(DRAM) 다이, 스태틱 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC) 다이), RF(radio frequency) 다이, 센서 다이, 마이크로-전자-기계-시스템(MEMS) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP) 다이), 프론트-엔드 다이(예컨대, 아날로그 프론트-엔드(AFE) 다이) 등등, 또는 이들의 조합일 수도 있다.
집적 회로 다이(50)는 웨이퍼 내에 형성되고, 후속 단계에서 개편화되어 복수의 집적 회로 다이를 형성하는 상이한 디바이스 영역을 포함할 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하기 위한 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(50)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(52) 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판(52)은 게르마늄 등의 다른 반도체 재료와, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 이들의 조합을 포함할 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 반도체 기판(52)은 때때로 전면측(front side)이라고 불리는 활성면(예컨대, 도 1에서는 상향쪽 표면)과 때때로 후면측(back side)이라고 불리는 비활성면(예컨대, 도 1에서 하향쪽 표면)을 갖는다.
디바이스(54)는 반도체 기판(52)의 전면측에 형성될 수 있다. 디바이스(54)는 능동 디바이스(예컨대, 트랜지스터, 다이오드 등), 커패시터, 레지스터 등일 수 있다. 층간 유전체(ILD)(56)가 반도체 기판(52)의 전면측 위에 있다. ILD(56)은 디바이스(54)를 둘러싸서 덮을 수 있다. ILD(56)은 인-실리케이트 유리(Phospho-Silicate Glass, PSG), 붕소-실리케이트 유리(Boro-Silicate Glass,BSG), 붕소 도핑된 인-실리케이트(Boron-Doped Phospho-Silicate Glass, BPSG), 도핑되지 않은 실리케이트 유리(USG) 등의 재료로 형성된 하나 이상의 유전체층을 포함할 수 있다.
전도성 플러그(58)가 ILD(56)을 통해 연장되어 디바이스(54)를 전기적 및 물리적으로 결합시킨다. 예를 들어, 디바이스(54)가 트랜지스터인 경우, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등등, 또는 이들의 조합으로 형성될 수 있다. 인터커넥트 구조(60)가 ILD(56) 및 전도성 플러그(58) 위에 있다. 인터커넥트 구조(60)는 디바이스(54)를 상호접속하여 집적 회로를 형성한다. 인터커넥트 구조(60)는 ILD(56) 상의 유전체층 내에 예컨대 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k 유전체 내에 형성된 금속 라인과 비아를 포함한다. 인터커넥트 구조(60)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 결합된다.
집적 회로 다이(50)는 외부 접속이 행해지는, 알루미늄 패드 등의 패드(62)를 더 포함한다. 패드(62)는 집적 회로 다이(50)의 활성면 상에, 예컨대 인터커넥트 구조(60) 내에 그리고/또는 상에 있다. 하나 이상의 패시베이션막(64)이 집적 회로 다이(50) 상에, 예컨대 인터커넥트 구조(60) 및 패드(62)의 부분 상에 있다. 개구부가 패시베이션막(64)을 통과해 패드(62)까지 연장된다. 전도성 기둥부(예컨대, 구리 등의 금속으로 형성됨) 등의 다이 커넥터(66)가 패시베이션막(64) 내의 개구부를 통해 연장되고, 각자의 패드(62)에 물리저으로 그리고 전기적으로 결합된다. 다이 커넥터(66)는 예컨대 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 각각의 집적 회로를 전기적으로 결합시킨다.
선택적으로, 솔더(solder) 영역(예컨대, 솔더 볼 또는 솔더 범프)이 패드(62) 상에 배치될 수도 있다. 솔더 볼은 집적 회로 다이(50) 상에서 칩 프로브(CP, chip probe) 테스팅을 수행하는데 사용될 수 있다. CP 테스팅은 집적 회로 다이(50)가 노운 굿 다이(KGD, known good die)인지의 여부를 파악하기 위해 집적 회로 다이(50) 상에서 행해질 수 있다. 이에, KGD인 집적 회로 다이(50)만이 후속 처리를 거쳐 패키징되고, CP 테스트에 실패한 다이는 패키징되지 않는다. 테스팅 후에, 후속 처리 단계에서 솔더 영역이 제거될 수도 있다.
집적 회로 다이(50)의 활성면 상에, 예컨대 패시베이션막(64) 및 다이 커넥터(66) 상에 유전체층(68)가 있을 수도 있다(또는 있지 않을 수도 있다). 유전체층(68)은 다이 커넥터(66)를 측방향으로 밀봉하고, 유전체층(68)은 집적 회로 다이(50)와 함께 측방향의 동일 종단(coterminus)이다. 초기에, 유전체층(68)이 다이 커넥터(66)를 매립하여, 유전체층(68)의 최상면이 다이 커넥터(66)의 최상면 위에 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 일부 실시형태에서는, 유전체층(68)이 솔더 영역도 매립할 수 있다. 한편, 솔더 영역은 유전체층(68)을 형성하기 전에 제거될 수도 있다.
유전체층(68)은 PBO, 폴리이미드, BCB 등과 같은 폴리머와, 실리콘 질화물 등과 같은 질화물과, PSG, BSG, BPSG 등과 같은 산화물, 등등, 또는 이들의 조합일 수 있다. 유전체층(68)은 예컨대 스핀 코팅, 라미네이션, 화학적 기상 퇴적(CVD) 등에 의해 형성될 수 있다. 일부 실시형태에서, 다이 커넥터(66)는 집적 회로 다이(50)를 형성하는 중에 유전체층(68)을 통해 노출된다. 일부 실시형태에서, 다이 커넥터(66)는 매립된 상태로 있고, 집적 회로 다이(50)를 패키징하는 후속 공정 중에 노출된다. 다이 커넥터(66)를 노출하면 다이 커넥터(66) 상에 존재할 수도 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시형태에서, 집적 회로 다이(50)는 다수의 반도체 기판(62)을 포함하는 스택형 디바이스이다. 예를 들어, 집적 회로 다이(50)는 다수의 메모리 다이를 포함하는, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM, high bandwidth memory), 등등과 같은 메모리 디바이스일 수 있다. 이러한 실시형태에서, 집적 회로 다이(50)는 기판 관통 비아(TSV)에 의해 상호접속되는 다수의 반도체 기판(52)을 포함한다. 각각의 반도체 기판(52)는 인터커넥트 구조(60)를 가질 수도(또는 없을 수도) 있다.
도 2 내지 도 21는 일부 실시형태에 따른 제1 패키지 컴포넌트(100)를 형성하는 공정 중의 중간 단계의 단면도를 도시한다. 제1 패키지 영역(100A)과 제2 패키지 영역(100B)이 도시되며, 집적 회로 다이(50) 중 하나 이상이 패키징되어 각 패키지 영역(100A 및 100B)에서 집적 회로 패키지를 형성한다. 그러한 집적 회로 패키지는 InFO(integrated fan-out) 패키지로도 칭해질 수 있다.
도 2에서, 캐리어 기판(102)이 제공되고, 박리층(release layer)(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있으며, 그래서 다수의 패키지가 캐리어 기판(102) 상에 동시에 형성될 수 있다. 박리층(104)은 폴리머계 재료로 형성되어, 후속 단계에서 형성되는 상부 기판으로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시형태에 있어서, 박리층(104)은 에폭시계 열박리성(epoxy-based thermal-release) 재료라서, 가열시 광열 변환(Light-to-Heat-Conversion, LTHC) 박리 코팅과 같이 그 점착성을 소실한다. 다른 실시형태에 있어서, 박리층(104)은 UV(ultra-violet) 글루라서, UV광에 노출될 때에 그 점착성을 소실한다. 박리층(104)은 액체처럼 분배되어 경화될 수도, 캐리어 기판(102) 상에 적층된 적층막일 수도, 또는 동류의 것일 수도 있다. 박리층(104)의 상면은 평평할 수 있고, 고도의 동일 평면성(co-planarity)을 가질 수 있다.
도 3에서는, 후면 재배선 구조(106)가 박리층(104) 상에 형성될 수 있다. 도시하는 실시형태에서, 후면 재배선 구조(106)는 유전체층(108), 금속화 패턴(110)(때때로 재배선층 또는 재배선 라인이라고도 함), 및 유전체층(112)을 포함한다. 후면 재배선 구조(106)는 선택적이다. 일부 실시형태에서는, 금속화 패턴이 없는 유전체층이 후면 재배선 구조(106) 대신에 박리층(104) 상에 형성된다.
유전체층(108)은 박리층(104) 상에 형성될 수도 있다. 유전체층(108)의 바닥면은 박리층(104)의 정상면과 접촉할 수 있다. 일부 실시형태에 있어서, 유전체층(108)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등의 폴리머로 형성된다. 다른 실시형태에서는, 유전체층(108)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), BPSG(Boron-doped PhosphoSilicate Glass), 또는 동류로 형성된다. 유전체층(108)은 스핀 코팅, CVD, 라미네이팅, 등등, 또는 이들의 조합과 같은 임의의 조건에 맞는 퇴적 공정에 의해 형성될 수 있다.
금속화 패턴(110)은 유전체층(108) 상에 형성될 수도 있다. 금속화 패턴(110)을 형성하기 위한 일례로서, 시드층이 유전체층(108) 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 물리적 기상 증착(PVD) 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(110)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 사용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 금속화 패턴(110)을 형성한다.
유전체층(112)은 금속화 패턴(110)과 유전체층(108) 상에 형성될 수 있다. 일부 실시형태에 있어서, 유전체층(112)은 폴리머로 형성되는데, 이것은 리소그래피 마스크를 사용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료일 수 있다. 다른 실시형태에서는, 유전체층(112)이 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체층(112)은 스핀 코팅, 라미네이트, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다. 그런 다음 유전체층(112)은 금속화 패턴(110)의 일부를 노출시키는 개구부(46)를 형성하도록 패터닝된다. 패터닝은, 유전체층(112)이 감광성 재료일 경우에는 유전체층(112)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 형성될 수 있다. 유전체층(112)이 감광성 재료이면, 유전체층(112)은 노출 후에 현상될 수 있다.
후면 재배선 구조(106)는 임의 개의 유전체층과 금속화 패턴을 포함할 수도 있다. 더 많은 유전체층 및 금속화 패턴이 형성된다면, 전술한 단계 및 공정은 반복될 수 있다. 금속화 패턴은 전도성 라인과 전도성 비아를 포함할 수 있다. 하부 유전체층의 개구부에 금속화 패턴의 전도성 재료 및 시드층을 형성함으로써 금속화 패턴의 형성 중에 전도성 비아가 형성될 수 있다. 이에 전도성 비아는 다양한 전도성 라인을 상호접속하고 전기적으로 결합할 수 있다.
도 4에서, 쓰루 비아(116)가 개구부(114)에 형성되며, 후면 재배선 구조(106)의 최상부 유전체(예컨대, 유전체층(112))로부터 떨어져서 연장된다. 쓰루 비아(116)를 형성하기 위한 일례로서, 시드층이 후면 재배선 구조(106) 위에, 예컨대 개구부(114)에 의해 노출되는 금속화 패턴(106)의 부분 및 유전체층(112) 상에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 특정 실시형태에 있어서, 시드층은 티탄층과, 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 전도성 비아에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 사용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 쓰루 비아(116)를 형성한다.
도 5에서, 집적 회로 다이(50)가 유전체층(112)에 접착제(118)로 점착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 패키지 영역(100A 및 100B) 각각에 점착된다. 도시하는 실시형태에서는, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 비롯한 다수의 집적 회로 다이(50)가 서로 인접하여 점착된다. 제1 집적 회로 다이(50A)는 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 시스템-온-칩(SoC), 마이크로컨트롤러 등등과 같은 로직 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 다이나믹 랜덤 액세스 메모리(DRAM) 다이, 스태틱 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM, high bandwidth memory), 등등과 같은 메모리 디바이스일 수 있다. 일부 실시형태에서, 집적 회로 다이(50A 및 50B)는 SoC 다이 등의 동일 유형의 다이일 수도 있다. 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B)는 동일한 기술 노드의 공정에서 형성될 수도, 또는 상이한 기술 노드의 공정에서 형성될 수도 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더욱 진보한 공정 노드에 속할 수 있다. 집적 회로 다이(50A 및 50B)는 상이한 사이즈(예컨대, 상이한 높이 및/또는 표면적)를 가질 수도 있고, 또는 동일한 사이즈(예컨대, 동일한 높이 및/또는 표면적)를 가질 수도 있다. 패키지 영역(100A 및 100B)에서 쓰루 비아(116)에 이용 가능한 공간은 제한될 수 있는데, 특히 집적 회로 다이(50A 및 50B)가 SoC 등의 대형 풋프린트를 갖는 디바이스를 포함하는 경우이다. 후면 재배선 구조(106)를 사용하면, 패키지 영역(100A 및 100B)에서 쓰루 비아(116)에 이용할 수 있는 공간이 제한적일 때 인터커넥트 배열을 개선할 수 있다.
집적 회로 다이(50A 및 50B)의 후면 상에 있는 접착제(118)가 집적 회로 다이(50A 및 50B)를 유전체층(112) 등의 후면 재배선 구조(106)에 점착한다. 접착제(118)는 임의의 적절한 접착제, 에폭시, 다이 부착막(DAF, die attach film) 등일 수 있다. 접착제(118)는 집적 회로 다이(50A 및 50B)의 후면에 도포될 수도 있고 또는 캐리어 기판(102)의 표면 위에 도포될 수도 있다. 예를 들어, 접착제(118)는 집적 회로 다이(50A 및 50B)를 분리시키는 개편화 전에 집적 회로 다이(50A 및 50B)의 후면에 도포될 수도 있다.
도 6에서, 밀봉재(encapsulant)(120)가 다양한 컴포넌트 상에 그리고 그 주위에 형성된다. 형성 후에, 밀봉재(120)가 쓰루 비아(116) 및 집적 회로 다이(50)를 밀봉한다. 밀봉재(120)는 몰딩 화합물, 에폭시 등일 수 있다. 밀봉재(120)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 쓰루 비아(116) 및/또는 집적 회로 다이(50)가 매립되거나 덮일 수 있도록 캐리어 기판(102) 위에 형성될 수 있다. 밀봉재(120)는, 존재한다면 집적 회로 다이(50) 사이의 갭 영역에도 형성된다. 밀봉재(120)는 액상 또는 반액상으로 도포된 다음 경화될 수도 있다.
도 7에서, 밀봉재(120)에 대해 평탄화 공정이 수행되어 쓰루 비아(116)와 다이 커넥터(66)를 노출한다. 평탄화 공정은 다이 커넥터(66)와 쓰루 비아(116)가 노출될 때까지, 쓰루 비아(116), 유전체층(68), 및/또는 다이 커넥터(66)의 재료도 제거할 수 있다. 쓰루 비아(116), 다이 커넥터(66), 유전체층(68) 및 밀봉재(120)의 상면들은 평탄화 공정 후에 동일 평면이다. 평탄화 공정은 예컨대 화학적 기계 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시형태에서는, 예컨대 쓰루 비아(116) 및/또는 다이 커넥터(66)가 이미 노출되어 있다면 평탄화가 생략될 수도 있다.
도 8 내지 도 12에서, 전면 재배선 구조(122)(도 11 참조)가 밀봉재(120), 쓰루 비아(116), 및 집적 회로 다이(50) 위에 형성된다. 전면 재배선 구조(122)는 유전체층(124, 128, 132, 및 136); 금속화 패턴(126, 130, 및 134); 및 패드(138A 및 138B)를 포함한다. 금속화 패턴은 재배선층 또는 재배선 라인이라고도 칭해질 수 있다. 3층의 금속화 패턴을 갖는 전면 재배선 구조(122)가 일례로서 도시되고 있다. 더 많거나 더 적은 유전체층 및 금속화 패턴이 전면 재배선 구조(122)에 형성될 수도 있다. 더 적은 유전체층 및 금속화 패턴이 형성된다면, 후술하는 단계 및 공정은 생략될 수도 있다. 더 많은 유전체층 및 금속화 패턴이 형성된다면, 후술하는 단계 및 공정은 반복될 수 있다.
도 8에서, 유전체층(124)이 밀봉재(120), 쓰루 비아(116), 및 다이 커넥터(66) 상에 퇴적된다. 일부 실시형태에 있어서, 유전체층(124)은 리소그래피 마스크를 이용해 패터닝될 수 있는, PBO, 폴리이미드, BCB 등의 감광성 재료로 형성된다. 유전체층(124)은 스핀 코팅, 라미네이트, CVD, 그 동류, 또는 이들의 조합으로 형성될 수 있다. 다음으로, 유전체층(124)이 패터닝된다. 패터닝은 쓰루 비아(116)와 다이 커넥터(66)의 부분을 노출하는 개구부를 형성한다. 패터닝은, 유전체층(124)이 감광성 재료일 경우에는 유전체층(124)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 이루어질 수 있다. 유전체층(124)이 감광성 재료이면, 유전체층(124)은 노출 후에 현상될 수 있다.
그런 다음 금속화 패턴(126)이 형성된다. 금속화 패턴(126)은 유전체층(124)의 주표면 상에서 그리고 주표면을 따라 연장되는 라인 부분(전도성 라인이라고도 함)을 포함한다. 금속화 패턴(126)은, 유전체층(124)을 통해 연장되어 쓰루 비아(116) 및 집적 회로 다이(50)를 물리적으로 그리고 전기적으로 결합시키는 비아 부분(전도성 비아라고도 함)를 더 포함한다. 금속화 패턴(126)을 형성하는 일례로서, 시드층이 유전체층(124) 위에 그리고 그 유전체층(124)을 통해 연장되는 개구부(136) 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 그런 다음, 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 전도성 재료 및 시드층의 하부의 조합이 금속화 패턴(126)을 형성한다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 사용하여 제거된다.
도 9에서, 유전체층(128)이 금속화 패턴(126)과 유전체층(124) 상에 퇴적된다. 유전체층(128)은 유전체층(124)과 유사한 방법으로 형성될 수 있고, 유전체층(124)과 유사한 재료로 형성될 수 있다.
그런 다음 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은 유전체층(128)의 주표면 상에서 주표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(130)은, 유전체층(128)을 통해 연장되어 금속화 패턴(126)을 물리적으로 그리고 전기적으로 결합시키는 비아 부분을 더 포함한다. 금속화 패턴(130)은 금속화 패턴(126)과 유사한 방법으로 그리고 유사한 재료로 형성될 수 있다. 일부 실시형태에서, 금속화 패턴(130)은 금속화 패턴(126)과는 상이한 사이즈를 갖는다. 예를 들어, 금속화 패턴(130)의 전도성 라인 및/또는 비아는 금속화 패턴(126)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.
도 10에서, 유전체층(132)이 금속화 패턴(130)과 유전체층(128) 상에 퇴적된다. 유전체층(132)은 유전체층(124)과 유사한 방법으로 형성될 수 있고, 유전체층(124)과 유사한 재료로 형성될 수 있다.
그런 다음 금속화 패턴(134)이 형성된다. 금속화 패턴(134)은 유전체층(132)의 주표면 상에서 주표면을 따라 연장되는 라인 부분을 포함한다. 금속화 패턴(134)은, 유전체층(132)을 통해 연장되어 금속화 패턴(130)을 물리적으로 그리고 전기적으로 결합시키는 비아 부분을 더 포함한다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방법으로 그리고 유사한 재료로 형성될 수 있다. 금속화 패턴(134)는 전면 재배선 구조(122)의 최상측 금속화 패턴이다. 이 경우에, 전면 재배선 구조(122)의 중간 금속화 패턴 전체(예컨대, 금속화 패턴(126 및 130))는 금속화 패턴(134)과 집적 회로 다이(50) 사이에 배치된다. 일부 실시형태에서, 금속화 패턴(134)은 금속화 패턴(126 및 130)과는 상이한 사이즈를 갖는다. 예를 들어, 금속화 패턴(134)의 전도성 라인 및/또는 비아는 금속화 패턴(126 및 130)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.
도 11에서, 유전체층(136)이 금속화 패턴(134)과 유전체층(132) 상에 퇴적된다. 유전체층(136)은 유전체층(124)과 유사한 방법으로 형성될 수 있고, 유전체층(124)과 동일한 재료로 형성될 수 있다. 유전체층(136)은 전면 재배선 구조(122의 최상측 유전체층이다. 이 경우에, 전면 재배선 구조(122)의 중간 금속화 패턴 전체(예컨대, 금속화 패턴(126, 130 및 134))는 유전체층(136)과 집적 회로 다이(50) 사이에 배치된다. 또한, 전면 재배선 구조(122)의 중간 유전체층(예컨대, 유전체층(124, 128, 132)) 전체는 유전체층(136)과 집적 회로 다이(50) 사이에 배치된다.
도 12에서, 패드(138A 및 138B)가 유전체층(136) 상에 형성되어 유전체층(136)를 통해 연장된다. 패드(138A 및 138B)를 형성하기 위한 일례로서, 유전체층(136)은 금속화 패턴(134)의 부분을 노출시키는 개구부을 형성하도록 패터닝될 수 있다. 패터닝은, 유전체층(136)이 감광성 재료일 경우에는 유전체층(136)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 이루어질 수 있다. 유전체층(136)이 감광성 재료이면, 유전체층(136)은 노출 후에 현상될 수 있다. 패드(138A 및 138B)를 위한 개구부는 금속화 패턴(126, 130, 및 134)의 전도성 비아 부분을 위한 개구부보다 더 넓을 수 있다. 시드층이 유전체층(136) 위에 그리고 개구부 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 패드(138A 및 138B)에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄, 등을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 사용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 패드(138A 및 138B)를 형성한다. 패드(138A 및 138B)가 상이하게 형성되는 실시형태에서는 더 많은 포토레지스트 및 패터닝 단계가 사용될 수 있다.
도시하는 실시형태에서는, 패드(138A)가 패드(138B)보다 크다. 예를 들어, 패드(138A)는 약 30 ㎛ 내지 약 1000 ㎛의 범위의 폭을 가질 수 있고, 패드(138B)는 약 100 ㎛ 내지 약 760 ㎛의 범위의 폭을 가질 수 있다. 다른 실시형태에서는, 패드(138A)가 패드(138B)보다 작을 수도 있다. 패드(138A)는 표면 실장된 수동 디바이스(146, 도 14 참조)에 결합하는데 사용될 수 있고, 패드(138B)는 전도성 커넥터(164, 도 17 참조)에 결합하는데 사용될 수 있다. 패드(138A 및 138B)는 다양한 접속 타입 및 사이즈일 수 있는 것을 이해해야 할 것이다. 또한, 패드(138A 및 138B)는 동일한 사이즈일 수 있다. 일부 실시형태에 있어서, 패드(138A)는 마이크로 범프이고, 패드(138B)는 UBM(under bump metallurgy)이다. 패드(138A 및 138B)는 상이한 공정에서 형성될 수 있다. 예를 들어, 패드(138A)를 위한 패턴을 갖는 제1 포토레지스트가 형성될 수 있고, 제1 포토레지스트의 패턴에 제1 도금 공정이 수행될 수 있으며, 제1 포토레지스트는 제거될 수 있다. 그런 다음, 패드(138B)를 위한 패턴을 갖는 제2 포토레지스트가 형성될 수 있고, 제2 포토레지스트의 패턴에 제2 도금 공정이 수행될 수 있으며, 제2 포토레지스트는 제거될 수 있다.
도 13에서, 보호 구조(140)가 패드(138A) 상에 그리고그 주위에 형성된다. 도시하는 실시형태에 있어서, 보호 구조(140)는 각각 단일 연속 재료이며, 에폭시 플럭스로 형성된다. 다른 실시형태에서는, 보호 구조(140)가 다층 또는 다중 재료를 포함할 수 있다. 에폭시 플러스는, 전도성 커넥터를 형성하기 위한 플럭스를 포함하고 형성 후에 전도성 커넥터를 밀봉하고 보호하기 위한 수지도 포함하는 중합체 재료이다. 수지는 예폭시계 수지, 페놀계 수지 등일 수 있다. 플럭스는 염산, 인산, 시트르산, 브롬화수소산, 카르복실산, 아미노산, 아민과의 무기산의 염 등일 수 있다. 에폭시 플럭스로 보호 구조(140)을 형성하면, 후속하여 디바이스를 패드(138A)에 부착할 때에 플럭스의 사용을 피할 수 있다. 보호 구조(140)는 스텐실(142)과 함께(또는 없이) 패드(138A) 상에 에폭시 플럭스를 인쇄, 분사 또는 분배함으로써 형성될 수 있다. 스텐실(142)은 에폭시 플럭스가 분배될 타겟 영역에 대응하는 개구부(144)를 갖는다. 사전에 형성된 보호 구조(140)를 사용하면, 또한 후속으로 부착된 디바이스 아래에 언더필(underfill)을 성형할 필요가 없다. 보호 구조(140)는 스텐실(142)을 사용하여, 언더필을 형성하기 위한 모세관 플로우 공정보다 빠르게 인쇄될 수 있다. 이에, 제1 패키지 컴포넌트(100)를 형성하는 처리 시간을 줄일 수 있다. 또한, 에폭시 펄스는 분배된 후에 바로 경화되지 않는다. 사실상, 경화 공정은 지연되고, 후속으로 형성되는 리플로우성 재료(reflowable material)를 위한 리플로우 공정과 동시에 수행된다. 이에, 하나 이상의 열처리 단계가 생략될 수 있고, 미경화 보호 구조(140)는 점성이 있기 때문에 처리 중에 쉽게 성형되고 접착제로서 사용될 수 있다.
도 14에서는, 수동 디바이스(146)가 패드(138A)에 부착된다. 도 15a 내지 도 15d는 다양한 실시형태에 따른 제1 패키지 컴포넌트(100)의 영역(10)의 상세도이다. 도 15a 내지 도 15d는 수동 디바이스(146)의 추가 상세를 도시하며 도 14와 함께 참조되어 설명된다. 수동 디바이스(146)는 그 수동 디바이스(146)의 메인 구조 내에 하나 이상의 수동 디바이스를 포함한다. 메인 구조는 기판 및/또는 밀봉재를 포함할 수 있다. 기판을 포함하는 실시형태에서는, 기판이 실리콘, 도핑형 또는 미도핑형, 또는 SOI 기판의 활성층과 같은 반도체 기판일 수 있다. 반도체 기판은 게르마늄 등의 다른 반도체 재료와, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 이들의 조합을 포함할 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 수동 디바이스는 커패시터, 레지스터, 인덕터, 동류, 또는 이들의 조합을 포함할 수 있다. 수동 디바이스는 반도체 기판 내 및/또는 상에, 그리고/또는 밀봉재 내에 형성될 수 있고, 수동 디바이스(146)를 형성하기 위해 메인 구조 상의 하나 이상의 유전체층 내에 예컨대 금속화 패턴에 의해 형성된 인터커넥트 구조에 의해 상호접속될 수 있다. 수동 디바이스(146)는 표면 실장 디바이스(SMD), 2단자 집적 수동 디바이스(IPD), 다단자 IPD, 또는 다른 유형의 수동 디바이스일 수도 있다. 패드(148)가 수동 디바이스(146) 상에 형성되고 수동 디바이스에 결합되어 외부 접속이 이루어진다. 패드(148)는 예컨대 마이크로 범프일 수 있다. 전도성 커넥터(1450)가 패드(148)의 단부 상에 형성되며, 예컨대 리플로우성 재료를 포함한다. 전도성 커넥터(1450)는 리플로우성 커넥터로도 칭해질 수 있다.
수동 디바이스(146)는 예컨대 픽-앤-플레이스(pick-and-place) 툴을 사용하여 전면 재분배 구조(122)에 부착될 수 있다. 패드(138A 및 138B)는 배치 중에 정렬된다. 수동 디바이스(146)가 미경화 보호 구조(140) 내로 가압되어 패드(148)와 전도성 커넥터(150)가 미경화 보호 구조(140)로 연장되고 미경화 보호 구조에 의해 둘러싸인다. 미경화 보호 구조(140)는 수동 디바이스(146)를 전면 재분배 구조(122)에 점착시킨다. 미경화 보호 구조(140)는 수동 디바이스(146)의 측벽(146S)을 따라 연장되지 않을 수도 있고, 예컨대 수동 디바이스(146)의 측벽(146S)은 미경화 보호 구조(140)의 재료가 없을 수도 있다. 보호 구조(140)는 메인 바디부(140B)와 필릿부(fillet)(140F)를 갖는다. 전술한 바와 같이, 보호 구조(140)를 위한 경화 공정이 지연되고 후속 리플로우 단계와 함께 이루어진다. 이 처리 과정에서 열처리 단계를 생략함으로써, 보호 구조(140)의 필릿부(140F)가 짧아질 수도 있다. 일부 실시형태에서, 필릿부(140F)는 약 1 ㎛ 내지 약 200 ㎛의 범위의 길이(L1)를 갖는다. 필렛부(140F)의 길이(L1)를 줄이면, 인접한 수동 디바이스들(146)(또는 인접한 패드들(138B)) 간의 최소 간격이 최대 200 ㎛만큼 줄어들 수 있다. 일부 실시형태에 있어서, 인접한 수동 디바이스들(146)(또는 인접한 패드들(138B)) 간의 간격은 약 100 ㎛ 내지 약 600 ㎛의 범위, 예컨대 약 150 ㎛이다. 이에, 수동 디바이스(146)의 전체 풋프린트가 저감되고, 그럼으로써 전면 재분배 구조(122)의 회로 라우팅을 향상시킬 수 있다.
미경화 보호 구조(140)의 점성 재료는 높은 표면 장력을 가지므로, 배치 중에 인접한 전도성 커넥터들(150) 사이에 보이드(152)가 형성될 수 있다. 일부 실시형태(예컨대, 도 15a)에 있어서, 보호 구조(140)는 보이드(152)를 수동 디바이스(146), 유전체층(136), 전도성 커넥터(150), 및 패드(138A 및 148)로부터 분리시킨다. 일부 실시형태(예컨대, 도 15b)에 있어서, 보호 구조(140)는 보이드(152)를 수동 디바이스(146) 및 유전체층(136)으로부터 분리시키며, 보이드(152)는 전도성 커넥터(150) 및 패드(138A 및 148)의 표면을 노출한다. 일부 실시형태(예컨대, 도 15c)에 있어서, 보호 구조(140)는 보이드(152)를 전도성 커넥터(150) 및 패드(138A 및 148)로부터 분리시키며, 보이드(152)는 수동 디바이스(146) 및 유전체층(136)의 표면을 노출한다. 일부 실시형태(예컨대, 도 15d)에 있어서, 보이드(152)는 디바이스(146), 유전체층(136), 전도성 커넥터(150), 및 패드(138A 및 148)의 표면을 노출한다.
도 15a 내지 도 15d에서는 보호 구조(140)가 단일 보이드(152)를 갖는 것으로 각각 도시되고 있지만, 보호 구조(140)는 각각 다수의 보이드(152)를 가질 수 있음을 이해해야 할 것이다. 뿐만아니라, 도 15a 내지 도 15d에서는 단일 보이드(152)가 각 보호 구조(140)의 중심에 있는 것으로 도시되고 있지만, 보이드(152)는 다른 곳에 배치될 수도 있음을 이해해야 할 것이다. 예를 들어, 보이드(152)는 보호 구조(140)의 중심에 또는 보호 구조(140)의 가장자리를 따라 배치될 수도 있다.
도 16에서, 플럭스(154)가 패드(138B) 상에 형성된다. 플럭스(154)는 패드(138B)의 표면을 탈산하기 위한 세정 공정 중에 형성된다. 이 플럭스(154)는 보호 구조물(140)의 에폭시 플럭스와는 상이하다. 예를 들어, 플럭스(154)는 비에폭시 플럭스일 수 있다. 일부 실시형태에서, 플럭스(154)는 물, 염산, 인산, 시트르산, 브롬화수소산, 카르복실산, 아미노산, 아민과의 무기산의 염 등이다. 플럭스(154)는 스텐실(156)을 사용하여 패드(138b) 상에 분배될 수 있다. 스텐실(156)은 플럭스(154)가 분배될 타겟 영역에 대응하는(예컨대, 패드(138B)의 패턴에 대응하는) 개구부(158)를 갖는다. 또한 스텐실(156)은 수동 디바이스(146)에 대응하는 리세스(160)도 갖는다. 스텐실(156)의 리세스(160)가 세정 공정 중에 수동 디바이스(146)를 덮어, 수동 디바이스(146)는 플럭스 분배 공정 중에 리세스(160)에 배치되어 보호된다(예컨대, 플럭스(154)가 접촉하지 않음).
도 17에서, 리플로우성 재료(162)가 플럭스(154) 상에 형성된다. 리플로우성 재료(162)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에 있어서, 리플로우성 재료(162)는 증착(evaporation), 전기도금, 인쇄, 솔더 전사, 볼 배치 등등과 같은 방법에 의해 형성될 수 있는 솔더이다. 일부 실시형태에서는, 리플로우성 재료(162)가 형성된 후에 복구 공정(repair process)이 수행된다. 복구 공정 시에, 결함 또는 빠진 리플로우성 재료(162)가 확인되어 교체된다. 리플로우성 재료(162)는 리플로우성 커넥터로도 칭해질 수 있다.
도 18에서, 리플로우성 재료(162)를 리플로잉함으로써 전도성 커넥터(164)가 패드(138B) 상에 형성된다. 그렇게 형성된 전도성 커넥터(164)는 BGA(ball grid array) 커넥터, 솔더 볼 등일 수 있다. 일부 실시형태에, 동시에, 보호 구조(140)를 경화하고 외부 커넥터(150)를 리플로잉하며, 리플로우성 재료(162)를 리플로잉하기 위해 단일 열처리 단계가 수행된다. 열처리 단계에 관한 상세는 도 19를 참조하여 후술한다. 열처리 단계 후에, 전도성 커넥터(150)는 수동 디바이스(146)를 전면 재분배 구조(122)에 물리적으로 그리고 전기적으로 결합한다. 뿐만 아니라, 리플로우성 재료(162)가 열처리 단계에서 원하는 범프 형상으로 성형됨으로써, 전도성 커넥터(164)를 형성한다. 플럭스(154)가 열처리 단계 중에 버닝 및/또는 기화되어 플럭스(154)가 제거될 수 있다. 마지막으로, 보호 구조(140)가 열처리 단계에서 경화됨으로써, (예컨대, 리플로우 공정에 후속하는) 별도의 경화 공정을 생략할 수 있다. 경화된 보호 구조(140)는 전도성 커넥터(150)와 패드(138A 및 148)를 보호하여, 수동 디바이스(146) 아래에 언더필을 형성할 필요가 없다. 따라서, 언더필을 위한 성형 단계 및 언더필을 위한 경화 단계가 생략되고, 그럼으로써 제1 패키지 컴포넌트(100)를 형성하기 위한 처리 시간을 단축할 수 있다. 이에, 제조 비용도 줄일 수 있다.
도 19는 일부 실시형태에 따른 열처리 단계의 온도 및 지속시간을 나타내는 그래프이다. 열처리 단계는 여러 상이한 온도에서 수행된다. 먼저, 온도가 최초 온도(T0)(예컨대, 실온)로부터 약 150℃의 제1 온도(T1)로 승온된다. 그런 다음 온도는 약 30초 내지 약 180초의 시간(t1) 동안, 약 200℃의 제2 온도(T2)로 승온된다. T1부터 T2까지의 승온은 비선형적일 수 있다. 그런 다음 온도는 약 217℃의 온도(T3)로 더 승온되고, 약 260℃의 온도(T4)로 추가로 승온된다. 리플로우성 재료(162)의 리플로우는 약 217℃와 약 260℃ 사이에서 일어나며, 보호 구조(140)의 경화는 리플로우 공정 중에 일어난다. 온도는 약 30초 내지 약 150초의 전체 시간(t2) 동안 최저 리플로우 온도(T3)보다 높게 유지되고, 온도는 약 20초 내지 약 100초의 최대 시간(t3) 동안 최고 리플로우 온도(T4)로 유지된다. 그런 다음 온도는 리플로우성 재료(162)가 냉각될 때에 다시 최초 온도(T0)로 감온된다. 최저 리플로우 온도(T3)로부터 최고 리플로우 온도(T4)까지의 승온률은 최대 약 3℃/초일 수 있고, 최고 리플로우 온도(T4)로부터 최저 리플로우 온도(T3)까지의 감온률은 최대 약 6℃/초일 수 있다. 최초 온도와 최고 리플루오 온도(T4) 사이의 전체 경과 시간량은 최대 약 8분일 수 있다.
도 20에서, 후면 재배선 구조(106), 예컨대 유전체층(108)으로부터 캐리어 기판(102)을 분리(또는 "접합 해제")하기 위해 캐리어 기판 디본딩(de-bonding)이 행해진다. 일부 실시형태에 따르면, 디본딩은, 박리층(104)이 광열에 의해 분해되어 캐리어 기판(102)이 떼어질 수 있도록 레이저광 또는 UV광 등의 광을 박리층(104)에 투사하는 것을 포함한다. 그런 다음 구조가 뒤집혀서 테이프 상에 배치된다.
도 21에서, 유전체층(108)을 통해 연장되는 전도성 커넥터(166)가 형성되어 금속화 패턴(110)에 접촉한다. 개구부(166)가 유전체층(108)을 통해 형성되어 금속화 패턴(110)의 일부를 노출시킨다. 개구부는 예컨대 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 개구부에 전도성 커넥터(166)가 형성된다. 일부 실시형태에서, 전도성 커넥터(166)는 플럭스를 포함하고 플럭스 디핑 공정(flux dipping process)에서 형성된다. 일부 실시형태에서, 전도성 커넥터(166)는 솔더 페이스트, 은 페이스트, 등등과 같은 전도성 페이스트를 포함하고, 인쇄 공정에서 분배된다. 일부 실시형태에서, 전도성 커넥터(166)는 전도성 커넥터(164)와 유사한 방법으로 형성되고, 전도성 커넥터(164)와 유사한 재료로 형성될 수 있다.
도 22과 도 23은 일부 실시형태에 따른 디바이스 스택의 형성 및 구현을 도시한다. 디바이스 스택은 제1 패키지 컴포넌트(100)에 형성된 집적 회로 패키지로로부터 형성된다. 디바이스 스택은 PoP(package-on-package) 구조로도 칭해질 수 있다.
도 22에서, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합된다. 제2 패키지 컴포넌트(200) 중 하나가 각각의 패키지 영역(100A 및 100B)에 결합되어 제1 패키지 컴포넌트(100)의 각 영역에 집적 회로 디바이스를 형성한다.
제2 패키지 컴포넌트(200)는 기판(202) 및 그 기판(202)에 결합된 하나 이상의 다이를 포함한다. 예시하는 실시형태에서는, 다이가 스택형 다이(210A 및 210B)를 포함한다. 일부 실시형태에서, 다이(또는 다이 스택)은 기판(202)의 동일 표면에 나란히 결합되어 배치될 수 있다. 기판(202)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료로 제조될 수 있다. 일부 실시형태에서는, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 기판(202)은 SOI(semiconductor-on-insulator) 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 기판(202)이 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 인쇄 회로 기판(PCB) 재료 또는 필름을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트 등의 빌드업 필름이 기판(202)에 사용될 수도 있다.
기판(202)은 능동 및 수동 디바이스(도시 생략)를 포함할 수 있다. 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 제2 패키지 컴포넌트(200)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판(202)은 금속화층(도시 생략) 및 쓰루 비아(208)도 포함할 수 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우-k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다. 일부 실시형태에서는, 기판(202)에 실질적으로 능동 및 수동 디바이스가 없다.
기판(202)은 스택형 다이(210A 및 210B)에 결합하기 위해 기판(202)의 제1 면 상에 본드 패드(204)를 가질 수 있고, 전도성 커넥터(166)에 결합하기 위해 기판(202)의 제2 면 상에 본드 패드(206)를 가질 수 있으며, 제2 면은 기판(202)의 제1 면에 대향한다. 일부 실시형태에 있어서, 본드 패드(204 및 206)는 기판(202)의 제1 및 제2 면 상에서 유전체층(도시 생략)에 리세스를 형성함으로써 형성된다. 리세스는 본드 패드(204 및 206)가 유전체층에 매립되도록 형성될 수 있다. 다른 실시형태에서는, 본드 패드(204 및 206)가 유전체층 상에 형성될 수도 있기 때문에 리세스를 생략한다. 일부 실시형태에 있어서, 본드 패드(204 및 206)는 구리, 티탄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 제조된 얇은 시드층을 포함한다. 본드 패드(204 및 206)의 전도성 재료가 얇은 시드층 위에 퇴적될 수 있다. 전도성 재료는 전기 화학적 도금 공정, 무전해 도금 공정, CVD, ALD(atomic layer deposition), PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일 실시형태에 있어서, 본드 패드(204, 206)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다.
일 실시형태에 있어서, 본드 패드(204)와 본드 패드(206)는 티탄층, 구리층, 및 니켈층 등의 전도성 재료의 3개 층을 포함하는 UBM이다. 크롬/크롬-구리 합금/구리/금의 배열, 티탄/티탄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열 등의, 다수의 적절한 재료 및 층의 배열이 본드 패드(204 및 206)의 형성에 사용될 수도 있다. 본드 패드(204 및 206)에 사용될 수 있는 임의의 적절한 재료 또는 층은 본원의 범위 내에 포함되는 것이 전적으로 의도된다. 일부 실시형태에 있어서, 전도성 비아(208)는 기판(202)을 통해 연장되고 본드 패드(204) 중 적어도 하나를 본드 패드(206) 중 적어도 하나에 결합한다.
예시하는 실시형태에서는, 스택형 다이(210A 및 210B)가 와이어 본드(212)에 의해 기판(202)에 결합되지만, 전도성 범프와 같은 다른 접속부가 사용될 수도 있다. 일 실시형태에서는, 스택형 다이(210A 및 210B)가 스택형 메모리 다이이다. 예를 들어, 스택형 다이(210A 및 210B)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4, 또는 동류의 메모리 모듈 등의 저전력(LP) 더블 데이터 레이트(DDR) 메모리 모듈과 같은 메모리 다이일 수 있다.
스택형 다이(210A 및 210B)와 와이어 본드(212)는 몰딩 재료(214)로 밀봉될 수 있다. 몰딩 재료(214)는 예컨대 압축 성형을 사용하여 와이어 본드(212) 및 스택 다이(210A 및 210B) 상에 성형될 수 있다. 일부 실시형태에 있어서, 몰딩 재료(214)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전 재료 등, 또는 이들의 조합이다. 경화 공정을 수행하여 몰딩 재료(214)를 경화할 수 있으며, 경화 공정은 열경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시형태에 있어서, 와이어 본드(212)와 스택 다이(210A 및 210B)는 몰딩 재료(214) 내에 매립되고, 몰딩 재료(214)의 경화 후에, 연삭 등의 평탄화 단계가 수행되어 몰딩 재료(214)의 과량 부분을 제거하고 제2 패키지 컴포넌트(200)에 대해 실질적으로 평면의 표면을 제공한다.
제2 패키지 컴포넌트(200)가 형성된 후에, 제2 패키지 컴포넌트(200)는 전도성 커넥터(166), 본드 패드(206), 및 후면 재배선 구조(106)에 의해 제1 패키지 컴포넌트(100)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시형태에 있어서, 스택형 다이(210A 및 210B)는 와이어 본드(212), 본드 패드(204 및 206), 전도성 비아(208), 전도성 커넥터(166), 후면 재배선 구조(106), 쓰루 비아(116), 및 전면 재배선 구조(122)를 통해 집적 회로 다이(50)에 결합될 수 있다.
일부 실시형태에 있어서, 솔더 레지스트가 스택형 다이(210A 및 210B)의 반대편에 있는 기판(202)의 면 상에 형성된다. 전도성 커넥터(166)는 기판(202) 내의 전도성 피처(예컨대, 본드 패드(206))에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트 내의 개구부에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역을 보호하는데 사용될 수 있다.
일부 실시형태에 있어서, 전도성 커넥터(166)는 리플로잉되기 전에 형성된 에폭시 플럭스를 가질 수 있으며, 전도성 커넥터는 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로잉된다.
일부 실시형태에서는, 언더필이 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 형성되어 전도성 커넥터(166)를 둘러싼다. 언더필은 응력을 저감시키고 전도성 커넥터(166)의 리플로잉에 의해 형성된 접합부를 보호할 수 있다. 언더필은 제2 패키지 컴포넌트(200)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 제2 패키지 컴포넌트(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다. 에폭시 플럭스가 형성되는 실시형태에서는, 그 에폭시 플럭스가 언더필로서 작용할 수 있다.
도 23에서는, 스크라이브 라인 영역을 따라, 예컨대 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이에서 소잉함으로써 개편화 공정(singulation process)이 행해진다. 소잉은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 개편화한다. 그렇게 개편화된 디바이스 스택은 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터 유래한 것이다. 일부 실시형태에서, 개편화 공정은 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합된 후에 수행된다. 다른 실시형태에서는, 개편화 공정이, 캐리어 기판(102)이 디본딩되고 전도성 커넥터(166)가 형성된 후와 같이, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착되기 전에 수행된다.
그런 다음, 각각 개편화된 제1 패키지 컴포넌트(100)가 전도성 커넥터(164)를 사용하여 패키지 기판(300)에 탑재된다. 패키지 기판(300)은 기판 코어(302)와 기판 코어(302) 위의 본드 패드(304)를 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드 등의 반도체 재료로 제조될 수 있다. 한편, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 기판 코어(302)는 SOI 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 기판 코어(302)가 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트 등의 빌드업 필름이 기판 코어(302)에 사용될 수도 있다.
기판 코어(302)는 능동 및 수동 디바이스(도시 생략)를 포함할 수 있다. 당업자라면 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 디바이스 스택에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있음을 알 것이다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판 코어(302)는 금속화층과 비아(도시 생략)를, 금속화층과 비아에 물리적 및/또는 전기적으로 결합되는 본드 패드(304)와 함께 포함할 수도 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우-k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다. 일부 실시형태에서는, 기판 코어(302)에 실질적으로 능동 및 수동 디바이스가 없다.
일부 실시형태에서는, 전도성 커넥터(164)가 리플로잉되어 제1 패키지 컴포넌트(100)를 본드 패드(304)에 부착한다. 전도성 커넥터(164)는 패키지 기판(300) 내의 금속화층을 포함해, 패키지 기판(302)을 제1 패키지 컴포넌트(100)에 전기적 및/또는 물리적으로 결합한다. 일부 실시형태에서는, 솔더 레지스트가 기판 코어(302) 상에 형성된다. 전도성 커넥터(164)는 솔더 레지스트 내의 개구부에 배치되어 본드 패드(304)에 전기적으로 그리고 기계적으로 결합될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역을 보호하는데 사용될 수 있다.
전도성 커넥터(164)는 리플로잉되기 전에 형성된 에폭시 플럭스를 가질 수 있으며, 전도성 커넥터는 제1 패키지 컴포넌트(100)가 패키지 기판(300)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로잉된다. 이 잔여 에폭시 부분은 응력을 줄이고 전도성 커넥터(164)의 리플로잉에 의해 형성된 접합부를 보호하기 위한 언더필(underfill)로서 작용할 수 있다. 일부 실시형태에서는, 언더필(306)이 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(300) 사이에 형성되어 전도성 커넥터(164)를 둘러쌀 수 있다. 언더필(306)은 제1 패키지 컴포넌트(100)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 제1 패키지 컴포넌트(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다. 언더필(306)은 표면 실장된 수동 디바이스(146) 및 보호 구조(140)의 표면과 접촉한다.
일부 실시형태에서, 수동 디바이스(예컨대, 표면 실장 디바이스(SMD), 도시 생략)도 패키지 기판(300)에(예컨대, 본드 패드(304)에) 부착될 수 있다. 예를 들어, 수동 디바이스는 제1 패키지 컴포넌트(100) 또는 패키지 기판(300)의, 전도성 커넥터(164)와 동일한 표면에 본딩될 수 있다. 수동 디바이스는, 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 탑재하기 전에 제1 패키지 컴포넌트(100)에 부착될 수도 있고, 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 탑재하기 전에 또는 후에 패키지 기판(300)에 부착될 수도 있다.
제1 패키지 컴포넌트(100)가 다른 디바이스 스택으로도 구현될 수 있음을 알아야 한다. 예를 들어, PoP 구조가 도시되지만, 제1 패키지 컴포넌트(100)는 또한 FCBGA(Flip Chip Ball Grid Array)로도 구현될 수 있다. 이러한 실시형태에서, 제1 패키지 컴포넌트(100)는 패키지 기판(300) 등의 기판에 탑재되지만, 제2 패키지 컴포넌트(200)는 생략된다. 대신에, 덮개 또는 열 확산기가 제1 패키지 컴포넌트(100)에 부착될 수도 있다. 제2 패키지 컴포넌트(200)가 생략될 경우, 후면 재배선 구조(106)와 쓰루 비아(116)도 생략될 수 있다.
다른 피처 및 공정도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트용 구조가 포함될 수도 있다. 테스트용 구조는 예컨대, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는, 재배선층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조뿐만 아니라 최종 구조에 대해서도 수행될 수 있다. 또한, 여기에 개시하는 구조 및 방법은 수율을 증가시키고 비용을 절감하기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
실시형태들은 이하의 효과를 달성할 수 있다. 수동 디바이스(146)의 부착 전에 보호 구조(140)를 분배함으로써, 언더필이 필요하지 않게 됨으므, 수동 디바이스(146)의 전체 풋프린트를 저감할 수 있다. 동일한 열처리 단계에서 보호 구조(140)를 경화하고 리플로우성 재료(182)를 리플로잉함으로써, 하나 이상의 열처리 단계가 생략될 수 있고, 그럼으로써 웨이퍼 처리 시간과 제조 비용을 줄일 수 있다.
일 실시형태에 있어서, 방법은, 밀봉재로 집적 회로 다이를 밀봉하는 단계와, 상기 밀봉재 상에 재분배 구조를 형성하는 단계로서, 상기 재분배 구조는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 재분배 구조는 제1 패드 및 제2 패드를 포함하는 것인, 상기 재분배 구조 형성 단계와, 상기 제1 패드 상에 에폭시 플럭스를 분배하여 보호 구조를 형성하는 단계와, 상기 에폭시 플러스를 경화하기 전에, 수동 디바이스를 상기 제1 패드에 물리적으로 결합하기 위해 상기 수동 디바이스를 상기 보호 구조 내로 가압하는 단계와, 상기 제2 패드 상에 제1 전도성 커넥터를 형성하는 단계와, 동시에 상기 보호 구조를 경화하고 상기 제1 전도성 커넥터를 리플로잉하기 위해 단일 열 공정을 수행하는 단계를 포함하고, 상기 단일 열 공정 후에 상기 제1 전도성 커넥터가 상기 수동 디바이스를 상기 제1 패드에 물리적으로 그리고 전기적으로 결합시킨다.
일부 실시형태에서, 상기 방법은, 상기 집적 회로 다이를 전도성 비아에 인접하여 배치하는 단계로서, 상기 재분배 구조는 상기 전도성 비아에 전기적으로 접속되는 것인, 상기 집적 회로 다이 배치 단계와, 상기 밀봉재로 상기 전도성 비아를 밀봉하는 단계를 더 포함한다. 상기 방법의 일부 실시형태에서, 상기 수동 디바이스는 제2 전도성 커넥터를 포함하고, 상기 수동 디바이스는 상기 제2 전도성 커넥터가 상기 제1 패드와 접촉할 때까지 상기 보호 구조 내로 가압되고, 상기 제2 전도성 커넥터는 리플로우성 재료를 포함한다. 상기 방법의 일부 실시형태에서, 상기 단일 열 공정을 수행하는 단계는 상기 제2 전도성 커넥터를 리플로잉한다. 상기 방법의 일부 실시형태에서, 상기 보호 구조는 상기 수동 디바이스와 상기 재분배 구조 사이에 배치되는 보이드를 갖는다. 상기 방법의 일부 실시형태에서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스, 상기 재분배 구조, 상기 제2 전도성 커넥터, 및 상기 제1 패드로부터 분리시킨다. 상기 방법의 일부 실시형태에서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스 및 상기 재분배 구조로부터 분리시키고, 상기 보이드는 상기 제2 전도성 커넥터 및 상기 제1 패드의 표면을 노출한다. 상기 방법의 일부 실시형태에서, 상기 보호 구조는 상기 보이드를 상기 제2 전도성 커넥터 및 상기 제1 패드로부터 분리시키고, 상기 보이드는 상기 수동 디바이스 및 상기 재분배 구조의 표면을 노출한다. 상기 방법의 일부 실시형태에서, 상기 보이드는 상기 제2 전도성 커넥터, 상기 제1 패드, 상기 수동 디바이스, 및 상기 재분배 구조의 표면을 노출한다.
일 실시형태에 있어서, 방법은, 밀봉재로 집적 회로 다이를 밀봉하는 단계와, 상기 밀봉재와 상기 집적 회로 다이 위에 제1 유전체층을 퇴적하는 단계와, 상기 제1 유전체를 따라 그리고 상기 제1 유전체를 통해 연장되는 제1 금속화 패턴을 형성하는 단계로서, 상기 제1 금속화 패턴은 상기 집적 회로 다이를 전기적으로 결합시키는 것인, 상기 제1 금속화 패턴 형성 단계와, 상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와, 상기 제2 유전체층을 통해 제1 패드 및 제2 패드를 형성하는 단계로서, 상기 제1 패드 및 제2 패드는 상기 제1 금속화 패턴을 전기적으로 결합시키는 것인, 상기 제1 패드 및 제2 패드 형성 단계와, 에폭시 플럭스로 수동 디바이스를 상기 제1 패드 및 상기 제2 유전체층에 점착시키는 단계로서, 상기 수동 디바이스는 제1 리플로우성 커넥터를 포함하고, 상기 제1 리플로우성 커넥터는 상기 수동 디바이스의 점착 후에 상기 제1 패드에 물리적으로 그리고 전기적으로 결합되는 것인, 상기 수동 디바이스 점착 단계와, 상기 제2 패드 상에, 상기 에폭시 플럭스와는 상이한 제1 플럭스를 형성하는 단계와, 상기 제1 플럭스 상에 제2 리플로우성 커넥터를 형성하는 단계와, 동시에 상기 에폭시 플럭스를 경화하고 상기 제1 플럭스를 제거하며 상기 제1 리플로우성 커넥터를 리플로잉하고 상기 제2 리플로우성 커넥터를 리플로잉하기 위해 단일 열 공정을 수행하는 단계를 포함한다.
일부 실시형태에 있어서, 상기 방법은 제1 스텐실을 사용하여 상기 제1 패드 상에 상기 에폭시 플럭스를 인쇄하는 단계를 더 포함하고, 상기 제1 스텐실은 상기 제1 패드를 노출하는 제1 개구부를 갖는다. 상기 방법의 일부 실시형태에서, 상기 제2 패드 상에 상기 제1 플럭스를 형성하는 단계는, 제2 스텐실을 사용하여 상기 제2 패드 상에 상기 제1 플럭스를 인쇄하는 단계를 포함하고, 상기 제2 스텐실은 상기 제2 패드를 노출하는 제2 개구부를 갖고, 상기 제2 스텐실은 상기 수동 디바이스를 덮는 리세스를 갖는다. 상기 방법의 일부 실시형태에서, 상기 수동 디바이스를 점착한 후에, 상기 에폭시 플럭스는 상기 수동 디바이스와 상기 제2 유전체층 사이에 배치되는 메인 바디부와, 상기 메인 바디부와 떨어져서 상기 제2 유전체층을 따라 연장되는 필릿부를 갖고, 상기 메인 바디부는 내부에 배치되는 보이드를 갖는다. 상기 방법의 일부 실시형태에서, 상기 에폭시 플럭스의 필릿부는 상기 메인 바디부로부터 제1 거리만큼 떨어져 있고, 상기 제1 거리는 1 ㎛ 내지 200 ㎛이다. 상기 방법의 일부 실시형태에서, 상기 방법은 상기 제2 리플로우성 커넥터로 패키지 기판을 상기 제2 패드에 부착하는 단계와, 상기 패키지 기판과 상기 제2 유전체층 사이에 언더필을 형성하는 단계를 더 포함하고, 상기 언더필은 상기 에폭시 플럭스 및 상기 수동 디바이스의 측들과 접촉한다.
일 실시형태에서, 디바이스는 집적 회로 다이와, 상기 집적 회로 다이를 적어도 부분적으로 밀봉하는 밀봉재와, 상기 밀봉재 상의 재분배 구조로서, 상기 재분배 구조는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 재분배 구조는 패드를 포함하는, 상기 재분배 구조와, 상기 패드에 물리적으로 그리고 전기적으로 접속되는 전도성 커넥터를 포함하는 수동 디바이스와, 상기 수동 디바이스와 상기 재분배 구조 사이에 배치된 보호 구조를 포함하고, 상기 보호 구조는 상기 전도성 커넥터를 둘러싸고, 상기 보호 구조는 에폭시 플럭스를 포함하며, 상기 보호 구조는 내부에 배치되는 보이드를 갖는다.
상기 방법의 일부 실시형태에서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스, 상기 재분배 구조, 상기 전도성 커넥터, 및 상기 패드로부터 분리시킨다. 상기 방법의 일부 실시형태에서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스와 상기 재분배 구조로부터 분리시키고, 상기 보이드는 상기 전도성 커넥터 및 상기 패드의 표면을 노출한다. 상기 디바이스의 일부 실시형태에서, 상기 보호 구조는 상기 보이드를 상기 전도성 커넥터 및 상기 패드로부터 분리시키고, 상기 보이드는 상기 수동 디바이스 및 상기 재분배 구조의 표면을 노출한다. 상기 디바이스의 일부 실시형태에서, 상기 보이드는 상기 전도성 커넥터, 상기 패드, 상기 수동 디바이스, 및 상기 재분배 구조의 표면을 노출한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
밀봉재(encapsulant)로 집적 회로 다이를 밀봉하는 단계와,
상기 밀봉재 상에 재분배 구조(redistribution structure)를 형성하는 단계로서, 상기 재분배 구조는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 재분배 구조는 제1 패드 및 제2 패드를 포함하는 것인, 상기 재분배 구조 형성 단계와,
상기 제1 패드 상에 에폭시 플럭스를 분배하여 보호 구조(protective structure)를 형성하는 단계와,
상기 에폭시 플러스를 경화하기 전에, 수동 디바이스를 상기 제1 패드에 물리적으로 결합하기 위해 상기 수동 디바이스를 상기 보호 구조 내로 가압하는 단계와,
상기 제2 패드 상에 제1 전도성 커넥터를 형성하는 단계와,
동시에 상기 보호 구조를 경화하고 상기 제1 전도성 커넥터를 리플로잉하기 위해 단일 열 공정을 수행하는 단계를 포함하고, 상기 제1 전도성 커넥터는 상기 단일 열 공정 후에 상기 수동 디바이스를 상기 제1 패드에 물리적으로 그리고 전기적으로 결합하는, 방법.
2. 제1항에 있어서,
상기 집적 회로 다이를 전도성 비아에 인접하여 배치하는 단계로서, 상기 재분배 구조는 상기 전도성 비아에 전기적으로 접속되는 것인, 상기 집적 회로 다이 배치 단계와,
상기 밀봉재로 상기 전도성 비아를 밀봉하는 단계를 더 포함하는, 방법.
3. 제1항에 있어서, 상기 수동 디바이스는 제2 전도성 커넥터를 포함하고, 상기 수동 디바이스는 상기 제2 전도성 커넥터가 상기 제1 패드와 접촉할 때까지 상기 보호 구조 내로 가압되고, 상기 제2 전도성 커넥터는 리플로우성 재료(reflowable material)를 포함하는, 방법.
4. 제3항에 있어서, 상기 단일 열 공정을 수행하는 단계는 상기 제2 전도성 커넥터를 리플로잉하는, 방법.
5. 제3항에 있어서, 상기 보호 구조는 상기 수동 디바이스와 상기 재분배 구조 사이에 배치되는 보이드를 갖는, 방법.
6. 제5항에 있어서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스, 상기 재분배 구조, 상기 제2 전도성 커넥터, 및 상기 제1 패드로부터 분리시키는, 방법.
7. 제5항에 있어서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스 및 상기 재분배 구조로부터 분리시키고, 상기 보이드는 상기 제2 전도성 커넥터 및 상기 제1 패드의 표면을 노출하는, 방법.
8. 제5항에 있어서, 상기 보호 구조는 상기 보이드를 상기 제2 전도성 커넥터 및 상기 제1 패드로부터 분리시키고, 상기 보이드는 상기 수동 디바이스 및 상기 재분배 구조의 표면을 노출하는, 방법.
9. 제5항에 있어서, 상기 보이드는 상기 제2 전도성 커넥터, 상기 제1 패드, 상기 수동 디바이스, 및 상기 재분배 구조의 표면을 노출하는, 방법.
10. 방법에 있어서,
밀봉재로 집적 회로 다이를 밀봉하는 단계와,
상기 밀봉재와 상기 집적 회로 다이 위에 제1 유전체층을 퇴적하는 단계와,
상기 제1 유전체를 따라 그리고 상기 제1 유전체를 통해 연장되는 제1 금속화 패턴을 형성하는 단계로서, 상기 제1 금속화 패턴은 상기 집적 회로 다이를 전기적으로 결합시키는 것인, 상기 제1 금속화 패턴 형성 단계와,
상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와,
상기 제2 유전체층을 통해 제1 패드 및 제2 패드를 형성하는 단계로서, 상기 제1 패드 및 제2 패드는 상기 제1 금속화 패턴을 전기적으로 결합시키는 것인, 상기 제1 패드 및 제2 패드 형성 단계와,
에폭시 플럭스로 수동 디바이스를 상기 제1 패드 및 상기 제2 유전체층에 점착시키는 단계로서, 상기 수동 디바이스는 제1 리플로우성 커넥터를 포함하고, 상기 제1 리플로우성 커넥터는 상기 수동 디바이스의 점착 후에 상기 제1 패드에 물리적으로 그리고 전기적으로 결합되는 것인, 상기 수동 디바이스 점착 단계와,
상기 제2 패드 상에, 상기 에폭시 플럭스와는 상이한 제1 플럭스를 형성하는 단계와,
상기 제1 플럭스 상에 제2 리플로우성 커넥터를 형성하는 단계와,
동시에 상기 에폭시 플럭스를 경화하고 상기 제1 플럭스를 제거하며 상기 제1 리플로우성 커넥터를 리플로잉하고 상기 제2 리플로우성 커넥터를 리플로잉하기 위해 단일 열 공정을 수행하는 단계를 포함하는, 방법.
11. 제10항에 있어서,
제1 스텐실을 사용하여 상기 제1 패드 상에 상기 에폭시 플럭스를 인쇄하는 단계를 더 포함하고, 상기 제1 스텐실은 상기 제1 패드를 노출하는 제1 개구부를 갖는, 방법.
12. 제11항에 있어서, 상기 제2 패드 상에 상기 제1 플럭스를 형성하는 단계는,
제2 스텐실을 사용하여 상기 제2 패드 상에 상기 제1 플럭스를 인쇄하는 단계를 포함하고, 상기 제2 스텐실은 상기 제2 패드를 노출하는 제2 개구부를 갖고, 상기 제2 스텐실은 상기 수동 디바이스를 덮는 리세스를 갖는, 방법.
13. 제10항에 있어서, 상기 수동 디바이스를 점착한 후에, 상기 에폭시 플럭스는 상기 수동 디바이스와 상기 제2 유전체층 사이에 배치되는 메인 바디부와, 상기 메인 바디부와 떨어져서 상기 제2 유전체층을 따라 연장되는 필릿부를 갖고, 상기 메인 바디부는 내부에 배치되는 보이드를 갖는, 방법.
14. 제13항에 있어서, 상기 에폭시 플럭스의 필릿부는 상기 메인 바디부로부터 제1 거리만큼 떨어져 있고, 상기 제1 거리는 1 ㎛ 내지 200 ㎛인, 방법.
15. 제10항에 있어서,
상기 제2 리플로우성 커넥터로 패키지 기판을 상기 제2 패드에 부착하는 단계와,
상기 패키지 기판과 상기 제2 유전체층 사이에 언더필(underfill)을 형성하는 단계
를 더 포함하고, 상기 언더필은 상기 에폭시 플럭스 및 상기 수동 디바이스의 측들과 접촉하는, 방법.
16. 디바이스에 있어서,
집적 회로 다이와,
상기 집적 회로 다이를 적어도 부분적으로 밀봉하는 밀봉재와,
상기 밀봉재 상의 재분배 구조로서, 상기 재분배 구조는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 재분배 구조는 패드를 포함하는, 상기 재분배 구조와,
상기 패드에 물리적으로 그리고 전기적으로 접속되는 전도성 커넥터를 포함하는 수동 디바이스와,
상기 수동 디바이스와 상기 재분배 구조 사이에 배치된 보호 구조
를 포함하고, 상기 보호 구조는 상기 전도성 커넥터를 둘러싸고, 상기 보호 구조는 에폭시 플럭스를 포함하며, 상기 보호 구조는 내부에 배치되는 보이드를 갖는, 디바이스.
17. 제16항에 있어서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스, 상기 재분배 구조, 상기 전도성 커넥터, 및 상기 패드로부터 분리시키는, 디바이스.
18. 제16항에 있어서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스 및 상기 재분배 구조로부터 분리시키고, 상기 보이드는 상기 전도성 커넥터 및 상기 패드의 표면을 노출하는, 디바이스.
19. 제16항에 있어서, 상기 보호 구조는 상기 보이드를 상기 전도성 커넥터 및 상기 패드로부터 분리시키고, 상기 보이드는 상기 수동 디바이스 및 상기 재분배 구조의 표면을 노출하는, 디바이스.
20. 제16항에 있어서, 상기 보이드는 상기 전도성 커넥터, 상기 제1 패드, 상기 수동 디바이스, 및 상기 재분배 구조의 표면을 노출하는, 디바이스.

Claims (10)

  1. 방법에 있어서,
    밀봉재(encapsulant)로 집적 회로 다이를 밀봉하는 단계와,
    상기 밀봉재 상에 재분배 구조(redistribution structure)를 형성하는 단계로서, 상기 재분배 구조는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 재분배 구조는 제1 패드 및 제2 패드를 포함하는 것인, 상기 재분배 구조 형성 단계와,
    상기 제1 패드 상에 에폭시 플럭스를 분배하여 보호 구조(protective structure)를 형성하는 단계와,
    상기 에폭시 플러스를 경화하기 전에, 수동 디바이스를 상기 제1 패드에 물리적으로 결합하기 위해 상기 수동 디바이스를 상기 보호 구조 내로 가압하는 단계와,
    상기 제2 패드 상에 제1 전도성 커넥터를 형성하는 단계와,
    동시에 상기 보호 구조를 경화하고 상기 제1 전도성 커넥터를 리플로잉하기 위해 단일 열 공정을 수행하는 단계
    를 포함하고, 상기 제1 전도성 커넥터는 상기 단일 열 공정 후에 상기 수동 디바이스를 상기 제1 패드에 물리적으로 그리고 전기적으로 결합하는, 방법.
  2. 제1항에 있어서,
    상기 집적 회로 다이를 전도성 비아에 인접하여 배치하는 단계로서, 상기 재분배 구조는 상기 전도성 비아에 전기적으로 접속되는 것인, 상기 집적 회로 다이 배치 단계와,
    상기 밀봉재로 상기 전도성 비아를 밀봉하는 단계
    를 더 포함하는, 방법.
  3. 제1항에 있어서, 상기 수동 디바이스는 제2 전도성 커넥터를 포함하고, 상기 수동 디바이스는 상기 제2 전도성 커넥터가 상기 제1 패드와 접촉할 때까지 상기 보호 구조 내로 가압되고, 상기 제2 전도성 커넥터는 리플로우성 재료(reflowable material)를 포함하는, 방법.
  4. 방법에 있어서,
    밀봉재로 집적 회로 다이를 밀봉하는 단계와,
    상기 밀봉재와 상기 집적 회로 다이 위에 제1 유전체층을 퇴적하는 단계와,
    상기 제1 유전체를 따라 그리고 상기 제1 유전체를 통해 연장되는 제1 금속화 패턴을 형성하는 단계로서, 상기 제1 금속화 패턴은 상기 집적 회로 다이를 전기적으로 결합시키는 것인, 상기 제1 금속화 패턴 형성 단계와,
    상기 제1 금속화 패턴 위에 제2 유전체층을 퇴적하는 단계와,
    상기 제2 유전체층을 통해 제1 패드 및 제2 패드를 형성하는 단계로서, 상기 제1 패드 및 제2 패드는 상기 제1 금속화 패턴을 전기적으로 결합시키는 것인, 상기 제1 패드 및 제2 패드 형성 단계와,
    에폭시 플럭스로 수동 디바이스를 상기 제1 패드 및 상기 제2 유전체층에 점착시키는 단계로서, 상기 수동 디바이스는 제1 리플로우성 커넥터를 포함하고, 상기 제1 리플로우성 커넥터는 상기 수동 디바이스의 점착 후에 상기 제1 패드에 물리적으로 그리고 전기적으로 결합되는 것인, 상기 수동 디바이스 점착 단계와,
    상기 제2 패드 상에, 상기 에폭시 플럭스와는 상이한 제1 플럭스를 형성하는 단계와,
    상기 제1 플럭스 상에 제2 리플로우성 커넥터를 형성하는 단계와,
    동시에 상기 에폭시 플럭스를 경화하고 상기 제1 플럭스를 제거하며 상기 제1 리플로우성 커넥터를 리플로잉하고 상기 제2 리플로우성 커넥터를 리플로잉하기 위해 단일 열 공정을 수행하는 단계
    를 포함하는, 방법.
  5. 제4항에 있어서,
    제1 스텐실을 사용하여 상기 제1 패드 상에 상기 에폭시 플럭스를 인쇄하는 단계를 더 포함하고, 상기 제1 스텐실은 상기 제1 패드를 노출하는 제1 개구부를 갖는, 방법.
  6. 디바이스에 있어서,
    집적 회로 다이와,
    상기 집적 회로 다이를 적어도 부분적으로 밀봉하는 밀봉재와,
    상기 밀봉재 상의 재분배 구조로서, 상기 재분배 구조는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 재분배 구조는 패드를 포함하는, 상기 재분배 구조와,
    상기 패드에 물리적으로 그리고 전기적으로 접속되는 전도성 커넥터를 포함하는 수동 디바이스와,
    상기 수동 디바이스와 상기 재분배 구조 사이에 배치된 보호 구조
    를 포함하고, 상기 보호 구조는 상기 전도성 커넥터를 둘러싸고, 상기 보호 구조는 에폭시 플럭스를 포함하며, 상기 보호 구조는 내부에 배치되는 보이드를 갖는, 디바이스.
  7. 제6항에 있어서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스, 상기 재분배 구조, 상기 전도성 커넥터, 및 상기 패드로부터 분리시키는, 디바이스.
  8. 제6항에 있어서, 상기 보호 구조는 상기 보이드를 상기 수동 디바이스 및 상기 재분배 구조로부터 분리시키고, 상기 보이드는 상기 전도성 커넥터 및 상기 패드의 표면을 노출하는, 디바이스.
  9. 제6항에 있어서, 상기 보호 구조는 상기 보이드를 상기 전도성 커넥터 및 상기 패드로부터 분리시키고, 상기 보이드는 상기 수동 디바이스 및 상기 재분배 구조의 표면을 노출하는, 디바이스.
  10. 제6항에 있어서, 상기 보이드는 상기 전도성 커넥터, 상기 패드, 상기 수동 디바이스, 및 상기 재분배 구조의 표면을 노출하는, 디바이스.
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