KR20220051780A - 반도체 디바이스 및 제조 방법 - Google Patents

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

밀봉재 내에 매립된 반도체 다이로부터 접착제를 제거하고 반도체 디바이스로부터 열을 제거하기 위해 인터페이스 재료를 이용하는, 반도체 디바이스 및 제조 방법이 제공된다. 접착제를 제거하면 반도체의 측벽에 인접한 리세스가 남겨지고 상기 리세스가 채워진다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE}
우선권 주장 및 상호 참조
본 출원은 2020년 10월 19일에 출원된 미국 가출원 제63/093,353호의 이익을 주장하며, 이 출원은 본 명세서에 참고로 통합된다.
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 향상으로 인해 급속한 성장을 경험해 왔다. 대부분의 경우, 통합 밀도의 향상은 최소 피처(feature) 크기의 반복적인 감소로부터 기인하며, 이에 의해 더 많은 컴포넌트를 주어진 영역에 통합시킬 수 있다. 축소된 전자 디바이스에 대한 수요가 증가함에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 요구가 대두되었다. 이러한 패키징 시스템의 예는 PoP(Package-on-Package) 기술이다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어, 높은 수준의 통합 및 컴포넌트 밀도를 제공한다. 일반적으로 PoP 기술을 사용하면 인쇄 회로 기판(PCB)에서 기능이 향상되고 풋프린트가 작은 반도체 디바이스를 생산할 수 있다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들은 축척대로 도시되지 않음에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 횡단면도를 도시한다.
도 2는 일 실시예에 따른 캐리어 기판 상의 접착 층을 도시한다.
도 3은 일 실시예에 따른 관통 비아의 형성을 도시한다.
도 4a-4b는 일 실시예에 따른 집적 회로 다이의 배치를 도시한다.
도 5는 일 실시예에 따른 밀봉재(encapsulant)를 도시한다.
도 6은 일 실시예에 따른 밀봉재의 평탄화를 도시한다.
도 7-10은 일 실시예에 따른 재배선 구조물의 형성을 도시한다.
도 11은 일 실시예에 따른 언더범프 금속화의 배치를 도시한다.
도 12는 일 실시예에 따른 전도성 커넥터의 형성을 도시한다.
도 13은 일 실시예에 따른 캐리어 기판의 제거를 도시한다.
도 14a-14c는 일 실시예에 따른 접착제의 제거를 도시한다.
도 15는 일 실시예에 따른 인터페이스 재료의 배치를 도시한다.
도 16은 일 실시예에 따른 패키지의 배치를 도시한다.
도 17은 일 실시예에 따른 개별화(singulation)를 도시한다.
도 18은 일 실시예에 따른, 인터페이스 재료가 반도체 다이보다 작은 실시예를 도시한다.
도 19는 일 실시예에 따른, 인터페이스 재료가 반도체 다이와 동일한 실시예를 도시한다.
도 20은 일 실시예에 따른, 인터페이스 재료가 불연속 섹션을 포함하는 실시예를 도시한다.
도 21은 일 실시예에 따른, 인터페이스 재료가 리세스를 채우는 실시예를 도시한다.
도 22a-22d는 일 실시예에 따른, 인터페이스 재료가 CoWos(chip on wafer on substrate) 구성에 이용되는 실시예를 도시한다.
이하의 개시내용은, 발명의 상이한 피처들을 구현하기 위해 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예이며 제한적인 것으로 의도되지 않는다. 예를 들어, 후속하는 설명에서 제2 피처 위 또는 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지정하지 않는다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 피처(들)과의 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 기술어도 그에 따라 마찬가지로 해석될 수 있다.
이제, 통합된 팬 아웃 패키지 내에 인터페이스를 제공하기 위해 인터페이스 재료가 이용되는 특정 구조물 및 방법과 관련하여 실시예가 설명될 것이다. 그러나, 본 명세서에 설명된 실시예는, 설명된 실시예로 제한되도록 의도되지 않고, 실시예는 통합 팬 아웃 대규모 통합 구조물(integrated fan-out large scale integration structure; InFO-LSI), 통합 팬 아웃 멀티칩 구조물(integrated fan out multichip structure; InFO-M), CoWoS(chip on wafer on substrate) 구조물, 또는 시스템 온 집적 회로(system on integrated circuit; SoIC) 구조물과 같은 임의의 적절한 구조물 및 방법으로 구현될 수 있다. 이러한 모든 실시예는 실시예의 범위 내에 완전히 포함되도록 의도된다.
도 1은 일부 실시예에 따른 집적 회로 다이(50)의 횡단면도를 도시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위해 후속 처리에서 패키징될 것이다. 집적 회로 다이(50)는, 로직 다이[예를 들어, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템 온 칩(SoC), 애플리케이션 프로세서(AP), 마이크로컨트롤러 등], 메모리 다이[예를 들어, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등], 전력 관리 다이[예를 들어, 전력 관리 집적 회로(PMIC) 다이], 무선 주파수(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 처리 다이(예를 들어, DSP(디지털 신호 처리) 다이), 프런트 엔드 다이[예를 들어, 아날로그 프런트 엔드(AFE) 다이] 등, 또는 이들의 조합일 수 있다.
집적 회로 다이(50)는 복수의 집적 회로 다이를 형성하기 위해 후속 단계들에서 개별화되는(singulated) 상이한 디바이스 영역을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하기 위해 적용 가능한 제조 프로세스에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(50)는 실리콘이 도핑되거나 또는 도핑되지 않은 기판과 같은 반도체 기판(52), 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함한다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 반도체 기판(52)은 때때로 전면이라고 불리는 활성 표면(예를 들어, 도 1에서 위쪽을 향하는 표면) 및 때때로 후면이라고 불리는 비활성 표면(예를 들어, 도 1에서 아래쪽을 향하는 표면)을 갖는다.
디바이스(트랜지스터로 표시됨)(54)는 반도체 기판(52)의 전면에 형성될 수있다. 디바이스(54)는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(ILD)(56)는 반도체 기판(52)의 전면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸고 이를 덮을 수 있다. ILD(56)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(Undoped Silicate Glass) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
전도성 플러그(58)는 ILD(56)를 통해 연장되어 디바이스(54)와 전기적으로 그리고 물리적으로 결합된다. 예를 들어, 디바이스(54)가 트랜지스터인 경우, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 상호연결 구조물(60)은 ILD(56) 및 전도성 플러그(58) 위에 있다. 상호연결 구조물(60)은 집적 회로를 형성하기 위해 디바이스(54)를 상호연결한다. 상호연결 구조물(60)은 예를 들어 ILD(56) 상의 유전체 층의 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호연결 구조물(60)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 결합된다.
집적 회로 다이(50)는 외부 연결이 이루어지는 알루미늄 패드와 같은 패드(62)를 더 포함한다. 패드(62)는 상호연결 구조물(60) 내부 및/또는 위와 같이 집적 회로 다이(50)의 활성측에 있다. 하나 이상의 패시베이션 막(64)은 상호연결 구조물(60) 및 패드(62)의 부분과 같이 집적 회로 다이(50) 상에 있다. 개구는 패시베이션 막(64)을 통해 패드(62)까지 연장된다. 전도성 필러(예를 들어, 구리와 같은 금속으로 형성됨)과 같은 다이 커넥터(66)는 패시베이션 막(64)의 개구를 통해 연장되고 패드(62)들 중 각각의 하나에 물리적으로 및 전기적으로 결합된다. 다이 커넥터(66)는 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 각각의 집적 회로를 전기적으로 결합시킨다.
선택적으로, 솔더 영역(예를 들어, 솔더 볼 또는 솔더 범프)은 패드(62) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50)에서 칩 프로브(CP) 테스트를 수행하기 위해 사용될 수 있다. CP 테스트는 집적 회로 다이(50)가 알려진 양호한 다이(known good die; KGD)인지를 확인하기 위해 집적 회로 다이(50)에 대해 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)만이 후속 프로세싱을 거쳐 패키징되고, CP 테스트에 실패한 다이는 패키징되지 않는다. 테스트 후, 솔더 영역은 후속 프로세싱 단계에서 제거될 수 있다.
유전체 층(68)은 패시베이션 막(64) 및 다이 커넥터(66)와 같은 집적 회로 다이(50)의 활성 측 상에 있을 수 있다(또는 없을 수 있다). 유전체 층(68)은 다이 커넥터(66)를 측방향으로 밀봉하고, 유전체 층(68)은 집적 회로 다이(50)와 측방향으로 경계가 접해있다. 초기에, 유전체 층(68)은 유전체 층(68)의 최상부 표면이 다이 커넥터(66)의 최상부 표면 위에 있도록, 다이 커넥터(66)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 일부 실시예에서, 유전체 층(68)은 솔더 영역도 매립할 수 있다. 대안적으로, 솔더 영역은 유전체 층(68)을 형성하기 전에 제거될 수 있다.
유전체 층(68)은 PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 또는 이들의 조합일 수 있다. 유전체 층(68)은 예를 들어 스핀 코팅, 라미네이션, 화학 기상 증착(CVD) 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(66)는 집적 회로 다이(50)의 형성 동안에 유전체 층(68)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(66)는 매립된 채로 유지되고 집적 회로 다이(50)를 패키징하기 위한 후속 프로세스 동안에 노출된다. 다이 커넥터(66)를 노출시키는 것은 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예에서, 집적 회로 다이(50)는 복수의 반도체 기판(52)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(50)는 복수의 메모리 다이를 포함하는 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예에서, 집적 회로 다이(50)는 TSV(through-substrate via)에 의해 상호연결된 복수의 반도체 기판(52)을 포함한다. 반도체 기판(52)의 각각은 상호연결 구조물(60)을 가질 수 있다(또는 가지지 않을 수 있다).
도 2 내지 도 20은 일부 실시예에 따른 제1 패키지 컴포넌트(100)를 형성하기 위한 프로세스 동안의 중간 단계들의 횡단면도를 도시한다. 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)이 도시되고, 하나 이상의 집적 회로 다이(50)가 패키징되어 각각의 패키지 영역(100A 및 100B)에 집적 회로 패키지를 형성한다. 집적 회로 패키지는 InFO(Integrated Fan-Out) 패키지로도 지칭된다.
도 2에서, 캐리어 기판(102)이 제공되고, 릴리스 층(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있으며, 복수의 패키지가 캐리어 기판(102) 상에 동시에 형성될 수 있다.
릴리스 층(104)은 폴리머 기반 재료로 형성될 수 있으며, 이는 후속 단계들에서 형성될 상부(overlying) 구조물로부터 캐리어 기판(102)과 함께 제거될 수 있다. 일부 실시예에서, 릴리스 층(104)은, 예를 들어 LTHC(light-to-heat-conversion) 릴리스 코팅과 같은, 가열될 때 접착 특성을 잃는 에폭시 기반 열-방출(thermal-release) 재료이다. 다른 실시예에서, 릴리스 층(104)은 자외선(UV) 글루(glue)일 수 있으며, 이는 자외선에 노출될 때 접착 특성을 잃는다. 릴리스 층(104)은 액체로서 분배되고 경화될 수 있거나, 캐리어 기판(102) 상에 적층된 라미네이트 막일 수 있거나, 그와 유사할 수 있다. 릴리스 층(104)의 상부 표면은 평탄화될 수 있고, 높은 수준의 평면성(planarity)을 가질 수 있다.
선택적으로, 후면 재배선 구조물(별도로 도시되지 않음)이 릴리스 층(104) 상에 형성될 수 있다. 도시된 실시예에서, 후면 재배선 구조물은 유전체 층, 금속화 패턴(때때로 재배선 층 또는 재배선 라인이라고도 함) 및 유전체 층을 포함한다. 일부 실시예에서, 금속화 패턴이 없는 유전체 층이 후면 재배 선 구조물 대신에 릴리스 층(104) 상에 형성된다.
유전체 층은 릴리스 층(104) 상에 형성될 수 있다. 유전체 층의 바닥 표면은 릴리스 층(104)의 상부 표면과 접촉할 수 있다. 일부 실시예에서, 유전체 층은 폴리벤조옥사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG), 붕규산 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물; 및 기타로 형성된다. 유전체 층은 스핀 코팅, CVD, 라미네이팅 등과 같은 임의의 허용 가능한 퇴적 프로세스, 또는 이들의 조합에 의해 형성될 수 있다.
금속화 패턴은 유전체 층 상에 형성될 수 있다. 금속화 패턴을 형성하기 위한 예로서, 유전체 층 위에 시드 층이 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어, PVD(Physical Vapor Deposition) 등을 사용하여 형성될 수 있다. 그 후, 포토레지스트(도시되지 않음)가 형성되고, 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구와 시드 층의 노출된 부분에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분을 제거한다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용 가능한 에칭 프로세스를 사용하여 시드 층의 노출된 부분이 제거된다. 시드 층과 전도성 재료의 나머지 부분은 금속화 패턴을 형성한다.
유전체 층은 금속화 패턴 및 유전체 층 상에 형성될 수 있다. 일부 실시예에서, 유전체 층은 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 폴리머로 형성된다. 다른 실시예에서, 유전체 층은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물 등으로 형성된다. 유전체 층은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 그 후, 유전체 층은 금속화 패턴의 일부를 노출하는 개구를 형성하도록 패터닝된다. 패터닝은 유전체 층이 감광성 재료일 때 유전체 층을 광에 노출시키거나 예를 들어 이방성 에칭을 사용하여 에칭하는 것과 같은 허용 가능한 프로세스에 의해 형성될 수 있다. 유전체 층이 감광성 재료인 경우, 유전체 층은 노출 후에 현상될 수 있다.
일부 실시예에서, 후면 재배선 구조물은 임의의 수의 유전체 층 및 금속화 패턴을 포함할 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성되어야 하는 경우, 위에서 논의된 단계 및 프로세스가 반복될 수 있다. 금속화 패턴은 하나 이상의 전도성 요소를 포함할 수 있다. 전도성 요소는 하부(underlying) 유전체 층의 표면 위 그리고 하부 유전체 층의 개구에 금속화 패턴의 시드 층 및 전도성 재료를 형성함으로써 금속화 패턴의 형성 동안에 형성될 수 있으며, 이에 따라 다양한 전도성 라인을 상호연결하고 전기적으로 결합시킬 수 있다.
도 3에서, 관통 비아(116)는 릴리스 층(104) 상에, 또는 이것이 존재하는 경우 후면 재배선 구조물 상에 형성된다. 관통 비아(116)를 형성하기 위한 예로서, 시드 층(도시되지 않음)이 릴리스 층(104) 위에 형성된다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 특정 실시예에서, 시드 층은 티타늄 층 및 상기 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 전도성 비아에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구와 시드 층의 노출된 부분에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용 가능한 에칭 프로세스를 사용하여 시드 층의 노출된 부분이 제거된다. 시드 층 및 전도성 재료의 나머지 부분은 관통 비아(116)를 형성한다.
도 4a에서, 집적 회로 다이(50)(예를 들어, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B))는 접착제(118)에 의해 릴리스 층(104)에 부착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 각각의 패키지 영역(100A 및 100B)에 부착된다. 도시된 실시예에서, 복수의 집적 회로 다이(50)는 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)의 각각에 있는 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 포함하여, 서로 인접하여 부착된다. 제1 집적 회로 다이(50A)는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템 온 칩(SoC), 마이크로컨트롤러 등과 같은 논리 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이, 하이브리드 메모리 큐브(hybrid memory cube; HMC) 모듈, 고 대역폭 메모리(high bandwidth memory; HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 일부 실시예에서, 집적 회로 다이(50A 및 50B)는 SoC 다이와 같은 동일한 유형의 다이일 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일한 기술 노드의 프로세스로 형성될 수 있거나, 상이한 기술 노드의 프로세스로 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 프로세스 노드일 수 있다. 집적 회로 다이(50A 및 50B)는 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다. 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)에서 관통 비아(116)에 이용 가능한 공간은, 특히 집적 회로 다이(50)가 SoC와 같은 큰 풋프린트를 갖는 디바이스들을 포함할 때 제한될 수 있다.
접착제(118)는 집적 회로 다이(50)의 후면 상에 있고, 집적 회로 다이(50)를 캐리어 기판(102)에 부착시킨다. 접착제(118)는 임의의 적절한 접착제, 에폭시, 다이 부착 막(DAF) 등일 수 있다. 접착제(118)는 집적 회로 다이(50)의 후면에 적용될 수 있고, 후면 재배선 구조물이 이용되지 않는 경우 캐리어 기판(102)의 표면 위에 적용될 수 있거나, 만일 적용가능하다면 후면 재배선 구조물의 상위 표면에 적용될 수 있다. 예를 들어, 접착제(118)는 집적 회로 다이(50)를 분리하기 위해 개별화되기 전에 집적 회로 다이(50)의 후면에 적용될 수 있다.
도 4b는 도 4a에서 114로 표시된 점선 박스의 확대도를 도시한다. 알 수 있는 바와 같이, 접착제(118)를 표면(예를 들어, 집적 회로 다이(50) 또는 릴리스 층(104)) 상에 배치한 후 그리고 집적 회로 다이(50)의 배치 후, 접착제(118)가 압축되고 집적 회로 다이(50)의 외부 측벽을 넘어 연장되어, 연장부(121)를 형성한다. 일 실시예에서 접착제(118)의 연장부(121)는 약 1 ㎛ 내지 약 30 ㎛의 제1 거리(D1)로 연장될 수 있다. 추가로, 집적 회로 다이(50) 아래에 위치하지 않는 접착제(118)는 약 1 ㎛ 내지 약 30 ㎛의 제1 높이(H1)를 갖는 것과 같이, 집적 회로 다이(50) 아래의 접착제(118)의 높이보다 큰 제1 높이(H1)를 가질 수 있다. 그러나, 임의의 적절한 높이가 사용될 수 있다.
도 5에서, 밀봉재(120)는 다양한 컴포넌트 상에 및 그 주위에 형성되고 연장부(121)와 물리적으로 접촉한다. 형성 후, 밀봉재(120)는 관통 비아(116) 및 집적 회로 다이(50)를 밀봉한다. 밀봉재(120)는 몰딩 컴파운드, 에폭시 등일 수 있다. 밀봉재(120)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있고, 관통 비아(116) 및/또는 집적 회로 다이(50)가 매립되거나 덮이도록 캐리어 기판(102) 위에 형성될 수 있다. 밀봉재(120)는 또한, 집적 회로 다이(50) 사이의 갭 영역에 형성된다. 밀봉재(120)는 액체 또는 반액체 형태로 도포된 후, 경화될 수 있다.
도 6에서, 관통 비아(116) 및 다이 커넥터(66)를 노출시키기 위해 밀봉재(120)에서 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 다이 커넥터(66) 및 관통 비아(116)가 노출될 때까지 관통 비아(116), 유전체 층(68) 및/또는 다이 커넥터(66)의 재료를 제거할 수 있다. 관통 비아(116), 다이 커넥터(66), 유전체 층(68), 및 밀봉재(120)의 상부 표면은 프로세스 변동 내에서 평탄화 프로세스 후에 실질적으로 동일 평면 상에 있다. 평탄화 프로세스는, 예를 들어 CMP(chemical-mechanical polish), 연마 프로세스 등일 수 있다. 일부 실시예에서, 예를 들어 관통 비아(116) 및/또는 다이 커넥터(66)가 이미 노출된 경우, 평탄화가 생략될 수 있다.
도 7 내지 도 10에서, 전면 재배선 구조물(122)(도 10을 참조)는 밀봉재(120), 관통 비아(116), 및 집적 회로 다이(50) 위에 형성된다. 전면 재배선 구조물(122)은 유전체 층(124, 128, 132, 및 136); 및 금속화 패턴(126, 130, 및 134)을 포함한다. 금속화 패턴은 또한, 재배선 층 또는 재배선 라인으로도 지칭될 수 있다. 전면 재배선 구조물(122)은 금속화 패턴의 3개 층을 갖는 예로서 도시된다. 더 많거나 더 적은 유전체 층 및 금속화 패턴이 전면 재배선 구조물(122) 내에 형성될 수 있다. 더 적은 유전체 층과 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계 및 프로세스가 생략될 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계 및 프로세스가 반복될 수 있다.
도 7에서, 유전체 층(124)은 밀봉재(120), 관통 비아(116), 및 다이 커넥터(66) 상에 퇴적된다. 일부 실시예에서, 유전체 층(124)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(124)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 그 후, 유전체 층(124)이 패터닝된다. 패터닝은 관통 비아(116) 및 다이 커넥터(66)의 일부를 노출하는 개구를 형성한다. 패터닝은 유전체 층(124)이 감광성 재료일 때 유전체 층(124)을 광에 노출 및 현상하거나, 예를 들어 이방성 에칭을 사용하여 에칭하는 것과 같은 허용 가능한 프로세스에 의해 이루어질 수 있다.
그 후, 금속화 패턴(126)이 형성된다. 금속화 패턴(126)은 유전체 층(124)의 주 표면을 따라 연장되고 유전체 층(124)을 통해 연장되어 관통 비아(116) 및 집적 회로 다이(50)에 물리적으로 그리고 전기적으로 결합하는 전도성 요소를 포함한다. 금속화 패턴(126)을 형성하기 위한 예로서, 시드 층이 유전체 층(124) 위에 그리고 유전체 층(124)을 통해 연장되는 개구 내에 형성된다. 일부 실시예에서, 시드 층은 금속 층이고, 이는 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시 예에서, 시드 층은 티타늄 층 및 상기 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 그 후, 포토레지스트가 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구를 형성한다. 그 후, 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료와 시드 층의 하부 부분의 조합은 금속화 패턴(126)을 형성한다. 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용 가능한 에칭 프로세스를 사용하여 시드 층의 노출된 부분이 제거된다.
도 8에서, 유전체 층(128)은 금속화 패턴(126) 및 유전체 층(124) 상에 퇴적된다. 유전체 층(128)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)과 유사한 재료로 형성될 수 있다.
그 후, 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은 유전체 층(128)의 주 표면 상에 그리고 이를 따라 연장되는 부분을 포함한다. 금속화 패턴(130)은 금속화 패턴(126)을 물리적으로 그리고 전기적으로 결합하기 위해 유전체 층(128)을 통해 연장되는 부분을 더 포함한다. 금속화 패턴(130)은 금속 화 패턴(126)과 유사한 방식 및 금속화 패턴과 유사한 재료로 형성될 수 있다. 일부 실시예에서, 금속화 패턴(130)은 금속화 패턴(126)과 다른 크기를 갖는다. 예를 들어, 금속화 패턴(130)의 전도성 라인 및/또는 비아는 금속화 패턴(126)의 전도성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.
도 9에서, 유전체 층(132)은 금속화 패턴(130) 및 유전체 층(128) 상에 퇴적된다. 유전체 층(132)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)과 유사한 재료로 형성될 수 있다.
그 후, 금속화 패턴(134)이 형성된다. 금속화 패턴(134)은 유전체 층(132)의 주 표면 상에 그리고 주 표면을 따라 연장되는 부분을 포함한다. 금속화 패턴(134)은 금속화 패턴(130)을 물리적 그리고 전기적으로 결합하기 위해 유전체 층(132)을 통해 연장되는 부분을 더 포함한다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 금속화 패턴(134)은 전면 재배선 구조물(122)의 최상부 금속화 패턴이다. 이와 같이, 전면 재배선 구조물(122)(예를 들어, 금속화 패턴(126, 130))의 모든 중간 금속화 패턴은 금속화 패턴(134)과 집적 회로 다이(50) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(134)은 금속화 패턴(126 및 130)과 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(134)의 전도성 라인 및/또는 비아는 금속화 패턴(126, 130)의 전도성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 또한, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.
도 10에서, 유전체 층(136)은 금속화 패턴(134) 및 유전체 층(132) 상에 퇴적된다. 유전체 층(136)은 유전체 층(124)과 유사한 방식으로 형성될 수 있으며, 유전체 층(124)과 동일한 재료로 형성될 수 있다. 유전체 층(136)은 전면 재배선 구조물(122)의 최상부 유전체 층이다. 이와 같이, 전면 재배선 구조물(122)(예를 들어, 금속화 패턴(126, 130, 134))의 모든 금속화 패턴은 유전체 층(136)과 집적 회로 다이(50) 사이에 배치된다. 또한, 전면 재배선 구조물(122)(예를 들어, 유전체 층(124, 128, 132))의 모든 중간 유전체 층은 유전체 층(136)과 집적 회로 다이(50) 사이에 배치된다.
도 11에서, UBM(under bump metallization)(138)은 전면 재배선 구조물(122)에 대한 외부 연결을 위해 형성된다. UBM(138)은 유전체 층(136)의 주 표면 상에 그리고 주 표면을 따라 연장되는 범프 부분을 갖고, 금속화 패턴(134)을 물리적 및 전기적으로 결합하기 위해 유전체 층(136)을 통해 연장되는 비아 부분을 갖는다. 그 결과, UBM(138)은 관통 비아(116) 및 집적 회로 다이(50)에 전기적으로 결합된다. UBM(138)은 금속화 패턴(126)과 동일한 재료로 형성될 수 있다. 일부 실시예에서, UBM(138)은 금속화 패턴(126, 130 및 134)과 상이한 크기를 갖는다.
도 12에서, 전도성 커넥터(150)는 UBM(138) 상에 형성된다. 전도성 커넥터(150)는 볼 그리드 어레이(ball grid array; BGA) 커넥터, 솔더 볼, 금속 필러, 제어된 붕괴 칩 연결(C4) 범프, 마이크로 범프, 무전해 니켈 무전해 팔라듐 침지 금 기술(ENEPIG)로 형성된 범프 등 일 수 있다. 전도성 커넥터(150)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 전도성 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(150)는 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 초기에 솔더 층을 형성함으로써 형성된다. 일단 솔더 층이 구조물 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터(150)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예를 들어, 구리 필러)를 포함한다. 금속 필러는 솔더 프리일 수 있고 실질적으로 수직 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층은 금속 필러의 상부에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다.
도 13에서, 캐리어 기판(102)을 분리(또는 “디-본드(de-bond)”)하기 위해 캐리어 기판 디-본딩이 수행된다. 일부 실시예에 따르면, 디-본딩은 릴리스 층(104)이 광의 열에 의해 분해되고, 캐리어 기판(102) 및 릴리스 층(104)이 제거될 수 있도록, 릴리스 층(104) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 그 후, 구조물이 뒤집어지고 테이프(도시되지 않음) 상에 배치된다.
도 14a에서, 릴리스 층(104)의 임의의 나머지 부분이 완전히 제거되고 접착제(118)가 제거되는 것을 보장하기 위해 세정 프로세스(도 14a에서 141로 분류된 물결 선으로 표시됨)가 수행된다. 일 실시예에서, 세정 프로세스(141)는 플라즈마 세정 프로세스, 습식 에칭 프로세스, 이들의 조합 등을 사용하여 수행될 수 있다. 그러나, 임의의 적절한 세정이 수행될 수 있다.
릴리스 층(104)이 완전히 제거되면, 집적 회로 다이(50)의 후면을 노출시키기 위해 접착제(118)가 제거되어, 그렇지 않으면 방열 효율을 제한할 수 있는 재료를 제거한다. 일 실시예에서, 접착제(118)는 건식 에칭 프로세스(예를 들어, 플라즈마 에칭 프로세스) 또는 습식 에칭 프로세스를 사용하여 제거될 수 있다. 습식 에칭 프로세스가 이용되는 실시예에서, 디메틸 설폭사이드(DMSO), TMAH, 이들의 조합 등과 같은 용매 또는 에칭제가 접착제(118)에 도포된다. 일단 물리적 접촉이 이루어지면, 접착제(118)의 재료를 물리적으로 또는 화학적으로 제거하기 위해 용매 또는 에칭제가 활용된다. 그러나, 접착제(118)를 제거하기 위한 임의의 적절한 프로세스가 활용될 수 있다.
추가적으로, 밀봉재(120)는 관통 비아(116)의 측벽을 노출시키기 위해 리세싱될 수 있다. 일 실시예에서, 밀봉재(120)는 하나 이상의 세정 프로세스(141) 또는 접착제(118)를 제거하기 위해 활용되는 프로세스에 의해 리세싱될 수 있다. 다른 실시예에서 밀봉재(120)는 습식 에칭 또는 건식 에칭 프로세스와 같은 별도의 에칭 프로세스로 리세싱될 수 있다.
도 14b는 도 14a에서 123으로 표시된 점선의 확대도를 도시한다. 도 14b에서 알 수 있는 바와 같이, 접착제(118)를 제거함으로써 접착제(118)의 연장부(121)도 제거된다. 이와 같이, 제1 리세스(125)는 접착제(118)의 연장부(121)의 위치 및 형상에 형성되고, 제1 리세스(125)는 접착제(118)의 연장부(121)와 유사한 형상 및 크기(예를 들어, 제1 높이 H1 및 제1 거리 D1)를 가질 것이다. 그러나, 임의의 적절한 크기 및 형상이 이용될 수 있다.
도 14c는 도 14a에서 131으로 표시된 점선의 확대도를 도시한다. 도 14c에서 알 수 있는 바와 같이, 릴리스 층(104)을 제거하고 접착제(118)를 제거하기 위한 세정 프로세스(141) 후에, 집적 회로 다이(50), 밀봉재(120) 및 관통 비아(116)의 각각은, 전면 재분선 구조물(122)로부터 멀리 연장되는 상이한 높이를 가질 수 있다. 예를 들어, 집적 회로 다이(50)는 약 20㎛ 내지 약 700㎛의 제2 높이(H2)를 가질 수 있고; 밀봉재(120)는 약 25㎛ 내지 약 705㎛의 제3 높이(H3)를 갖는 것과 같이, 제2 높이(H2)보다 더 큰 제3 높이(H3)를 가질 수 있고; 관통 비아(116)는 약 30㎛ 내지 약 710㎛의 제4 높이(H4)를 갖는 것과 같이, 제3 높이(H3)보다 더 큰 제4 높이(H4)를 가질 수 있다. 그러나 임의의 적절한 치수가 이용될 수 있다.
도 15는 인터페이스 재료(127)를 집적 회로 다이(50) 위에 배치하고 관통 비아(116) 위에 배치하지 않음으로써, 집적 회로 다이(50)를 상부 구조물(도 15에 도시되지 않았지만 아래에 도시되고 설명 됨)과 연결하는 것을 도시한다. 일 실시예에서, 인터페이스 재료(127)는 고도로 압축 가능하고, 높은 접착력을 가지며, 높은 열전도율을 갖는 미리 형성된 막일 수 있다. 예를 들어, 일부 실시예에서, 미리 형성된 막은, 예를 들어 약 20 W/K*m 보다 큰 약 15 W/ k*m 내지 약 60 W/K*m의 열전도율, 약 250 N/mm 내지 약 2500 N/mm의 강성, 약 0.5 N*mm 내지 약 10 N*mm의 점착성, 및 약 0.01 MPa 내지 약 5.0 MPa의 인장 강도를 가질 수 있다. 그러나, 임의의 적절한 파라미터가 이용될 수 있다.
특정 실시예에서 인터페이스 재료(127)는 납-주석 기반 솔더(PbSn), 무연 솔더, 인듐, 탄소 복합 재료, 흑연, 탄소 나노튜브, 또는 다른 적절한 열 전도성 재료와 같은 재료이다. 막으로서, 인터페이스 재료(127)는, 집적 회로 다이(50)의 후면을 따라 접착 재료(예를 들어, 다이 부착 재료 또는 폴리머 버퍼 층)를 사용하지 않고, 적층 프로세스, 픽 앤 플레이스(pick and place) 프로세스, 이들의 조합 등을 사용하여 약 40㎛ 내지 약 300㎛의 초기 두께로 배치될 수 있다. 그러나, 임의의 적절한 배치 및 임의의 적절한 두께가 이용될 수 있다.
추가적으로, 도 15에 도시된 바와 같이, 인터페이스 재료(127)는 집적 회로 다이(50)의 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수있다. 이와 같이, 이 실시예에서, 인터페이스 재료(127)는 제1 리세스(125) 위로 연장되고 제1 리세스(125)를 덮는다. 예를 들어, 집적 회로 다이(50)가 약 2 mm 내지 약 55 mm의 제2 폭(W2)을 갖는 실시예에서, 인터페이스 재료(127)는 약 2.5 mm 내지 약 55.5 mm의 제1 폭(W1)을 갖는다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
도 16은 관통 비아(116)와 접촉하기 위한 전도성 커넥터(152)의 형성을 도시한다. 일부 실시예에서, 전도성 커넥터(152)는 플럭스를 포함하고 플럭스 침지 프로세스로 형성된다. 일부 실시예에서, 전도성 커넥터(152)는 솔더 페이스트, 은 페이스트 등과 같은 전도성 페이스트를 포함하고, 인쇄 프로세스에서 분배된다. 일부 실시예에서, 전도성 커넥터(152)는 전도성 커넥터(150)와 유사한 방식으로 형성되고, 전도성 커넥터(150)와 유사한 재료로 형성될 수 있다. 추가적으로, 일부 실시예에서 금속간 화합물(IMC)은 전도성 커넥터(152)의 형성 동안에 형성될 수 있다.
도 16은 일부 실시예에 따른 디바이스 스택의 형성 및 구현을 추가로 도시한다. 디바이스 스택은 제1 패키지 컴포넌트(100)에 형성된 집적 회로 패키지로부터 형성된다. 디바이스 스택은 또한 패키지-온-패키지(PoP) 구조물로 지칭될 수 있다. 도 16에서, 제2 패키지 컴포넌트(200)는 제1 패키지 컴포넌트(100)에 결합된다. 제2 패키지 컴포넌트(200) 중 하나는 제1 패키지 컴포넌트의 각 영역에 집적 회로 디바이스 스택을 형성하기 위해, 패키지 영역(100A 및 100B)의 각각에 결합된다.
제2 패키지 컴포넌트(200)는 예를 들어, 기판(202) 및 상기 기판(202)에 결합된 하나 이상의 적층형 다이(210)(예를 들어, 210A 및 210B)를 포함한다. 일 세트의 적층형 다이(210)(210A 및 210B)가 도시되어 있지만, 다른 실시예에서, 복수의 적층형 다이(210)(각각이 하나 이상의 적층형 다이를 가짐)가 기판의 동일한 표면에 나란히 결합되어 배치될 수 있다. 기판(202)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 일부 실시예에서, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료가 또한 사용될 수 있다. 추가로, 기판(202)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체 상의 실리콘 게르마늄(SGOI), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판(202)은 유리섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 재료의 한 가지 예는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안물은 BT(bismaleimide-triazine) 수지, 또는 대안으로, 다른 인쇄 회로 기판(PCB) 재료 또는 막을 포함한다. ABF(Ajinomoto build-up film)와 같은 빌드 업 막 또는 다른 라미네이트는 기판(202)을 위해 사용될 수 있다.
기판(202)은 능동 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 매우 다양한 디바이스가, 제2 패키지 컴포넌트(200)에 대한 설계의 구조적 및 기능적 요구사항을 생성하기 위해 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판(202)은 또한 금속화 층(도시되지 않음) 및 전도성 비아(208)를 포함할 수 있다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수 있으며 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화 층은, 전도성 재료의 층을 상호연결하는 비아와 함께 유전체 재료(예를 들어, 로우-k 유전체 재료) 및 전도성 재료(예를 들어, 구리)의 교대 층으로 형성될 수 있으며, 임의의 적절한 프로세스(예를 들어, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판(202)에는 능동 및 수동 디바이스가 실질적으로 없다.
기판(202)은 적층형 다이(210)에 결합되기 위해 기판(202)의 제1 면 상에 본드 패드(204)를, 그리고 기판(202)의 제2 면 상에 본드 패드(206)를 가질 수 있으며, 제2 면은 전도성 커넥터(152)에 결합되기 위하여, 기판(202)의 제1 면에 반대쪽에 있다. 일부 실시예에서, 본드 패드(204 및 206)는 기판(202)의 제1 면 및 제2 면 상의 유전체 층(도시되지 않음)에 리세스(도시되지 않음)를 형성함으로써 형성된다. 리세스는 본드 패드(204 및 206)가 유전체 층에 매립되게끔 허용하도록 형성될 수 있다. 다른 실시예에서, 본드 패드(204 및 206)가 유전체 층 상에 형성될 수 있으므로 리세스가 생략된다. 일부 실시예에서, 본드 패드(204 및 206)는 구리, 티타늄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 만들어진 얇은 시드 층(도시되지 않음)을 포함한다. 본드 패드(204 및 206)의 전도성 재료는 얇은 시드 층 위에 퇴적될 수 있다. 전도성 재료는 전기 화학 도금 프로세스, 무전해 도금 프로세스, CVD, 원자 층 퇴적(ALD), PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 본드 패드(204 및 206)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등, 또는 이들의 조합이다.
일부 실시예에서, 본드 패드(204) 및 본드 패드(206)는 티타늄 층, 구리 층 및 니켈 층과 같은 3개의 전도성 재료 층을 포함하는 UBM이다. 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 재료와 층의 다른 배열이, 본드 패드(204 및 206)의 형성을 위하여 이용될 수 있다. 임의의 적절한 재료 또는 재료 층은 본 출원의 범위 내에 완전히 포함되도록 의도된다. 일부 실시예에서, 전도성 비아(208)는 기판(202)을 통해 연장되고 본드 패드(204) 중 적어도 하나를 본드 패드(206) 중 적어도 하나에 결합한다.
예시된 실시예에서, 적층형 다이(210)는 와이어 본드(212)에 의해 기판(202)에 결합되지만, 전도성 범프와 같은 다른 연결부가 사용될 수 있다. 일 실시예에서, 적층형 다이(210)는 적층형 메모리 다이이다. 예를 들어, 적층형 다이(210)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4와 같은 저전력(LP) DDR(double data rate) 메모리 모듈, 또는 유사한 메모리 모듈과 같은 메모리 다이일 수 있다.
적층형 다이(210) 및 와이어 본드(212)는 몰딩 재료(214)에 의해 밀봉될 수 있다. 몰딩 재료(214)는 예를 들어 압축 몰딩을 사용하여, 적층형 다이(210) 및 와이어 본드(212) 상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 재료(214)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전재 등, 또는 이들의 조합이다. 몰딩 재료(214)를 경화시키기 위해 경화 프로세스가 수행될 수 있고; 경화 프로세스는 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층형 다이(210) 및 와이어 본드(212)는 몰딩 재료(214)에 매립되고, 몰딩 재료(214)의 경화 후에, 연마와 같은 평탄화 단계가 수행되어 몰딩 재료(214)의 과잉 부분을 제거하고, 제 2 패키지 컴포넌트(200)를 위한 실질적으로 평탄한 표면을 제공한다.
제2 패키지 컴포넌트(200)가 형성된 후, 제2 패키지 컴포넌트(200)는, 전도성 커넥터(152), 본드 패드(206), 및 후면 재배선 구조물의 금속화 패턴을 통해 제1 패키지 컴포넌트(100)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시예에서, 적층형 다이(210)는, 와이어 본드(212), 본드 패드(204 및 206), 전도성 비아(208), 전도성 커넥터(152), 후면 재배선 구조물, 및 관통 비아(116), 및 전면 재배선 구조물(122)을 통해 집적 회로 다이(50A 및 50B)에 결합될 수 있다.
일부 실시예에서, 솔더 레지스트(도시되지 않음)가 적층형 다이(210)에 반대되는 기판(202)의 측면 상에 형성된다. 전도성 커넥터(152)는 기판(202)의 전도성 피처(예를 들어, 본드 패드(206))에 전기적 및 기계적으로 결합되도록 솔더 레지스트의 개구에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판(202)의 영역을 보호하기 위해 사용될 수 있다.
일부 실시예에서, 전도성 커넥터(152)는 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우되기 전에 상부에 형성된 에폭시 플럭스(도시되지 않음)를 갖는다.
제2 패키지 컴포넌트(200)를 제1 패키지 컴포넌트(100)에 본딩한 후, 인터페이스 재료(127)는 초기 퇴적 두께로부터 압축된다. 일부 실시예에서, 본딩 후, 인터페이스 재료(127)는 약 20 ㎛ 내지 약 200 ㎛의 제5 높이(H5)를 갖도록 압축된다. 이와 같이, 인터페이스 재료(127)는 적어도 5 ㎛로 압축될 수 있다. 추가적으로, 인터페이스 재료(127)의 두께(예를 들어, 제5 높이(H5)) 및 집적 회로 다이(50)의 두께(예를 들어, 제2 높이(H2))의 조합은, 약 0.5 ㎛ 내지 약 50 ㎛만큼 밀봉재(120)의 두께(예를 들어, 제3 높이(H3)) 보다 더 크다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
추가적으로, 인터페이스 재료(127)가 제5 높이(H5)를 갖도록 압축될 지라도, 인터페이스 재료(127)는 압축 후에도 여전히 그 측벽을 유지할 것이다. 특히, 인터페이스 재료(127)는 날카로운 수직(또는 거의 수직) 측벽을 가질 것이다.
이러한 압축성을 갖는 인터페이스 재료(127)를 이용함으로써, 불량한 범프 조인트 성능 문제가 완화될 수 있다. 특히, 압축 가능한 인터페이스 재료(127)를 사용함으로써, 인터페이스 재료(127)는 전도성 커넥터(152)의 배치 및 본딩을 방해하지 않는다. 따라서, 더 적은 결함이 발생할 것이다.
일부 실시예에서, 언더필(133)은 전도성 커넥터(152)를 둘러싸면서, 제1 패키지 컴포넌트(100)와 제2 패키지 컴포넌트(200) 사이에 형성된다. 언더필(133)은 스트레스를 감소시키고 전도성 커넥터(152)의 리플로우로 인한 조인트를 보호할 수 있다. 언더필(133)은 제2 패키지 컴포넌트(200)가 부착된 후 모세관 유동 프로세스에 의해 형성될 수 있거나, 제2 패키지 컴포넌트(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
추가로, 일부 실시예에서, 언더필(133)은 접착제(118)의 연장부(121)의 제거에 의해 형성된 제1 리세스(125)를 추가로 채울 것이다. 예를 들어, 제1 리세스(125)의 일부는 인터페이스 재료(127)의 배치 후(예를 들어, 도 16에 도시되지 않은 도면에서) 노출될 수 있고, 언더필(133)은 언더필(133)의 배치 동안에 제1 리세스(125)로 흐를 것이다.
도 17에서, 개별화 프로세스는 스크라이브 라인 영역을 따라, 예를 들어 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이를 쏘잉(sawing)함으로써 수행된다. 쏘잉은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 개별화한다. 결과적으로 개별화된 디바이스 스택은, 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터 온다. 일부 실시예에서, 개별화 프로세스는 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합된 후에 수행된다. 다른 실시예(도시되지 않음)에서, 개별화 프로세스는, 캐리어 기판(102)이 디-본딩되고 전도성 커넥터(152)가 형성된 후와 같이, 제2 패키지 컴포넌트(200)가 제1 패키지 컴포넌트(100)에 결합되기 전에 수행된다.
각각의 개별화 제1 패키지 컴포넌트(100)는 전도성 커넥터(150)를 사용하여 패키지 기판(300)에 장착될 수 있다. 패키지 기판(300)은 기판 코어(302) 및 기판 코어(302) 위의 본드 패드(304)를 포함한다. 기판 코어(302)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인화물, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료가 또한 사용될 수 있다. 추가적으로, 기판 코어(302)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판 코어(302)는 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 재료의 하나의 예는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안은 비스말레이미드-트리아진 BT 수지, 또는 대안적으로, 다른 PCB 재료 또는 막을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드 업 막이, 기판 코어(302)에 사용될 수 있다.
기판 코어(302)는 능동 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 디바이스를 사용하여, 디바이스 스택을 위한 설계의 구조적 및 기능적 요구사항을 생성할 수 있다. 디바이스는 임의의 적절한 방법을 사용하여 형성될 수 있다.
기판 코어(302)는 또한 금속화 층 및 비아(도시되지 않음)를 포함할 수 있으며, 본드 패드(304)는 금속화 층 및 비아에 물리적으로 및/또는 전기적으로 결합된다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수 있으며, 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화 층은, 전도성 재료의 층을 상호연결하는 비아와 함께 유전체 재료(예를 들어, 로우-k 유전체 재료) 및 전도성 재료(예를 들어, 구리)의 교대 층으로 형성될 수 있으며, 임의의 적절한 프로세스(예를 들어, 퇴적, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(302)는 능동 및 수동 디바이스가 실질적으로 없다.
일부 실시예에서, 전도성 커넥터(150)는 제1 패키지 구성 요소(100)를 본드 패드(304)에 부착하기 위해 리플로우된다. 전도성 커넥터(150)는 기판 코어(302) 내의 금속화 층을 포함하는 패키지 기판(300)을, 제1 패키지 컴포넌트(100)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시예에서, 솔더 레지스트(306)는 기판 코어(302) 상에 형성된다. 전도성 커넥터(150)는 본드 패드(304)에 전기적으로 그리고 기계적으로 결합되도록 솔더 레지스트(306)의 개구에 배치될 수 있다. 솔더 레지스트(306)는 외부 손상으로부터 기판(202)의 영역을 보호하기 위해 사용될 수 있다.
전도성 커넥터(150)는 제1 패키지 컴포넌트(100)가 패키지 기판(300)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부와 함께 리플로우되기 전에 상부에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있다. 이 잔여 에폭시 부분은 응력을 감소시키고 전도성 커넥터(150)의 리플로우로 인한 조인트를 보호하기 위해 언더필(underfill) 역할을 할 수 있다. 일부 실시예에서, 언더필(308)이 제1 패키지 컴포넌트(100)와 패키지 기판(300) 사이에 형성되고, 전도성 커넥터(150)를 둘러쌀 수 있다. 언더필(308)은 제1 패키지 컴포넌트(100)가 부착된 후 모세관 유동 프로세스에 의해 형성될 수 있거나, 제1 패키지 컴포넌트(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
일부 실시예에서, 수동 디바이스(예를 들어, 표면 실장 디바이스(SMD), 도시되지 않음)는 또한 제1 패키지 컴포넌트(100)(예를 들어, UBM(138))에, 또는 패키지 기판(300)(예를 들어, 본드 패드(304))에 부착될 수 있다. 예를 들어, 수동 디바이스는 전도성 커넥터(150)로서, 제1 패키지 컴포넌트(100) 또는 패키지 기판(300)의 동일한 표면에 본딩될 수 있다. 수동 디바이스는 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 장착하기 전에 제1 패키지 컴포넌트(100)에 부착될 수 있거나, 패키지 기판(300) 상에 제1 패키지 컴포넌트(100)를 장착하기 전 또는 그 후에 패키지 기판(300)에 부착될 수 있다.
제1 패키지 컴포넌트(100)는 다른 디바이스 스택에서 구현될 수 있다. 예를 들어, PoP 구조물이 도시되지만, 제1 패키지 컴포넌트(100)는 또한 FCBGA(Flip Chip Ball Grid Array) 패키지로 구현될 수 있다. 이러한 실시예에서, 제1 패키지 컴포넌트(100)는 패키지 기판(300)과 같은 기판에 장착되지만, 제2 패키지 컴포넌트(200)는 생략된다. 그 대신, 덮개 또는 열 확산기가 제1 패키지 컴포넌트(100)에 부착될 수 있다. 제2 패키지 컴포넌트(200)가 생략되는 경우, 후면 재배선 구조물 및 관통 비아(116)도 생략될 수 있다.
다른 피처 및 프로세스도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스팅 구조물이 포함될 수 있다. 테스팅 구조물은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만 아니라 최종 구조물에 대해 수행될 수 있다. 추가로, 본 명세서에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
여기에 제시된 재료 및 프로세스를 이용함으로써, 인터페이스 재료는 더 나은 전체 구조물 및 프로세스를 제공한다. 특히, 열전도율이 높은 재료를 사용하면, 작동 중에 다이로부터 더 많은 열을 제거할 수 있다. 추가적으로, 강성과 인장 강도가 높은 재료를 사용함으로써, 디바이스에 대한 구조적 지지를 잃지 않고 열 전달을 달성할 수 있다.
도 18은 인터페이스 재료(127)가 집적 회로 다이(50)보다 작은 치수를 갖는 다른 실시예를 도시한다. 예를 들어, 집적 회로 다이(50)가 제2 폭(W2)을 갖는 실시예에서, 인터페이스 재료(127)는 약 1.5 ㎛ 내지 약 54.5 ㎛의 제3 폭(W3)을 가지도록 형성 및/또는 배치될 수 있다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
집적 회로 다이(50)보다 작은 인터페이스 재료(127)를 형성함으로써, 제1 리세스(125)는 완전히 노출되고 인터페이스 재료(127)에 의해 덮이지 않는다. 이와 같이, 언더필(133)의 분배 및 배치 동안에, 언더필은 제1 리세스(125) 내로 흘러 제1 리세스(125)를 완전히 채울 것이다. 추가적으로, 인터페이스 재료(127)의 재료가 더 적게 사용되어, 전체 비용을 감소시킬 것이다.
도 19는 인터페이스 재료(127)가 집적 회로 다이(50)와 동일한 치수를 갖는 다른 실시예를 도시한다. 예를 들어, 집적 회로 다이(50)가 제2 폭(W2)을 갖는 실시예에서, 인터페이스 재료(127)는 또한 제2 폭(W2)을 갖도록 형성 및/또는 배치될 수 있다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
집적 회로 다이(50)와 동일하고 도 18과 관련하여 전술한 실시예와 유사하게 인터페이스 재료(127)를 형성함으로써, 제1 리세스(125)는 인터페이스 재료(127)의 배치 후에 완전히 노출된다. 이와 같이, 제1 리세스(125)는 언더필(133)의 분배 동안에 언더필(133)에 의해 채워지도록 보장된다. 추가적으로, 인터페이스 재료(127)의 재료가 더 적게 사용되어, 전체 비용을 감소시킬 것이다.
도 20은 인터페이스 재료(127)가 각각의 집적 회로 다이(50) 위의 단일 연속 재료 대신에 인터페이스 재료(127)의 복수의 불연속 섹션(129)을 포함하는 또 다른 실시예를 도시한다. 일 실시예에서, 인터페이스 재료(127)는 도 20에 도시된 3개의 섹션과 같은 2개 이상의 섹션으로 분리될 수 있으며, 여기서 섹션(129)의 각각은 약 0.1 mm 내지 약 55 mm의 제4 폭(W4)을 가지며, 약 5 ㎛ 내지 약 500 ㎛의 제2 거리(D2) 만큼 서로 분리될 수 있다. 다른 실시예에서, 섹션(129)의 각각은 서로 다른 치수를 갖는다. 그러나, 임의의 적절한 거리 및 폭이 이용될 수 있다.
복수의 불연속 섹션(129)을 이용함으로써, 집적 회로 다이(50)의 특정 개별 섹션이 타겟화될 수 있다. 예를 들어, 집적 회로 다이(50)의 임의의 섹션이 집적 회로 다이(50)의 나머지에 비해 핫 스팟으로 알려진 경우, 열 분산을 위해 더 나은 경로를 제공하기 위해 복수의 불연속 섹션(129)이 핫 스팟 위에 배치될 수 있다.
도 21은 인터페이스 재료(127)가 실제로 제1 리세스(125)를 채우기 위해 이용되는 또 다른 실시 예를 도시한다. 이러한 실시예에서, 인터페이스 재료(127)의 유동성이 상승되어, 인터페이스 재료(127)가 적용될 때, 인터페이스 재료(127)의 일부가 제1 리세스(125) 내로 흐르고 반도체 기판(52)의 일부를 둘러쌀 것이다. 일 실시예에서, 인터페이스 재료(127)의 유동성은 압력 또는 온도에 의해 증가될 수 있다. 그러나, 임의의 적절한 방법이 이용될 수 있다.
도 22a 내지 도 22d는 인터페이스 재료(127)가 CoWoS(chip on wafer on substrate) 패키지(2200) 내에서 이용되는 다른 실시예를 도시한다. 처음에 도 22a를 살펴보면, 제1 인터포저(2203)에 부착된(언더필을 갖는) 반도체 다이(2201)가 도시되어 있다. 실시예에서, 반도체 다이(2201)는 로직 다이, DRAM 다이, SRAM 다이, 중앙 처리 장치 다이, I/O 다이, 이들의 조합 등과 같은 반도체 디바이스일 수 있다. 추가적으로, 반도체 다이(2201)가 동일한 유형의 디바이스(예를 들어, 둘 다 DRAM 다이일 수 있음)일 수 있지만, 이들은 또한 다른 유형의 다이일 수 있다(예를 들어, 하나는 로직 다이이고 다른 하나는 고 대역폭 메모리(HBM) 다이와 같은 DRAM 다이일 수 있음). 반도체 다이(2201)는 또한 복수의 다이의 스택을 포함할 수 있다. 반도체 다이의 임의의 적절한 조합 및 임의의 수의 반도체 다이가 이용될 수 있으며, 이러한 모든 수, 조합, 및 기능은 실시예의 범위 내에 완전히 포함되도록 의도된다.
다음으로 제1 인터포저(2203)를 살펴보면, 제1 인터포저(2203)는 관통 기판 비아(TSV)를 갖는 인터포저 기판을 포함할 수 있다. 이 실시예에서, 인터포저 기판은 예를 들어, 실리콘이 도핑되거나 도핑되지 않은 기판, 또는 SOI(silicon-on-insulator) 기판의 활성층일 수 있다. 그러나, 인터포저 기판은 또한 유리 기판, 세라믹 기판, 폴리머 기판, 또는 적절한 보호 및/또는 상호연결 기능을 제공할 수 있는 임의의 다른 기판일 수 있다. 이들 및 임의의 다른 적절한 재료가 대안적으로 인터포저 기판을 위하여 사용될 수 있다.
일부 실시예에서, 인터포저 기판은 저항기, 커패시터, 신호 분배 회로, 이들의 조합 등과 같은 전기 요소를 포함할 수 있다. 이러한 전기 요소는 능동, 수동, 또는 이들의 조합일 수 있다. 다른 실시예에서, 인터포저 기판은 그 내부에 능동 및 수동 전기 요소 모두가 없다. 이러한 모든 조합은 실시예의 범위 내에 완전히 포함되도록 의도된다.
반도체 다이(2201)는 제1 인터포저(2203)에 본딩될 수 있고, 언더필이 이들 사이에 배치될 수 있다. 추가적으로, 구조물을 보호하기 위하여, 반도체 다이(2201)는 제1 인터포저(2203) 위에 밀봉될 수있다.
제1 인터포저(2203)는 제3 기판(2205)(예를 들어, 이들 사이에 언더필이 있음)에 본딩되어 CoWoS(chip on wafer on substrate) 구조물을 형성할 수 있다. 일 실시예에서, 제3 기판(2205)은 비스말레이미드 트리아진(BT), FR-4, ABF 등과 같은 폴리머 재료의 복수의 얇은 층(또는 라미네이트)의 스택으로서 형성된 라미네이트 기판과 같은 인쇄 회로 기판일 수 있다. 그러나, 실리콘 인터포저, 실리콘 기판, 유기 기판, 세라믹 기판 등과 같은 임의의 다른 적합한 기판이, 대안적으로 이용될 수 있으며, 지지 및 연결을 제공하는 이러한 모든 재배선 기판은 완전히 실시예의 범위 내에 포함되도록 의도된다.
도 22a는 일단 CoWoS 패키지(2200)가 조립되면, 인터페이스 재료(127)가 반도체 다이(2201) 상에 배치될 수 있다는 것을 추가로 도시한다. 일 실시예에서, 인터페이스 재료(127)는 (예를 들어, 라미네이션 방법을 사용하여) 전술한 바와 같이 제1 두께로 배치될 수 있다. 그러나, 인터페이스 재료(127)를 배치하는 임의의 적절한 방법이 이용될 수 있다.
도 22b는 인터페이스 재료(127)가 분배된 후의 접착제(2207)의 배치를 도시한다. 일부 실시예에서 접착제(2207)는 실리콘 그리스에 현탁된 은, 니켈, 또는 알루미늄 입자를 함유하는 금속 기반 열 페이스트이다. 다른 실시예에서, 베릴륨 산화물, 알루미늄 질화물, 알루미늄 산화물, 또는 아연 산화물과 같은 세라믹 분말로 채워진 전기적으로 비전도성 세라믹 기반 페이스트가 적용될 수 있다. 다른 실시예에서, 겔 또는 그리스와 유사한 농도를 갖는 페이스트 대신에, 접착제(2207)는 대신 고체 재료일 수 있다. 이 실시예에서, 접착제(2207)는 열 전도성 고체 재료의 얇은 시트일 수 있다. 특정 실시예에서, 고체인 접착제(2207)는 인듐, 니켈, 은, 알루미늄, 이들의 조합 및 합금 등의 얇은 시트, 또는 다른 열 전도성 고체 재료일 수 있다. 임의의 적절한 열 전도성 재료가 또한 활용될 수 있으며, 이러한 모든 재료는 실시예의 범위 내에 완전히 포함되도록 의도된다.
도 22c는 인터페이스 재료(127) 위에 덮개(2209)을 배치하고 접착제(2207)로 제자리에 유지하는 것을 도시한다. 일 실시예에서, 덮개(2209)는 구리, 알루미늄, 다른 금속, 합금, 이들의 조합, 또는 높은 전기 및 열 전도율을 갖는 다른 재료를 포함할 수 있다. 일부 실시예에서, 덮개(2209)는 CoWoS 구조물(2200)로부터 생성된 열을 분산시키는 것을 돕기 위해 이용된다.
도 22d는 일단 덮개(2209)가 인터페이스 재료(127) 위에 배치되면, 덮개(2209)가 CoWoS 구조물(2200)에 밀봉될 수 있음을 도시한다. 일 실시예에서, 덮개(2209)는 열 클램핑 방법을 사용하여 밀봉될 수 있으며, 이에 의해 덮개(2209)를 구조물에 밀봉하기 위해 압력과 열이 가해진다. 그러나, 덮개(2209)를 밀봉하는 임의의 적절한 방법이 이용될 수 있다.
본 명세서에 설명된 재료 및 방법을 이용함으로써, 열 재료는 반도체 다이(예를 들어, 통합된 팬 아웃 패키지의 후면을 따름)로부터 열 제거를 증가시키는데 사용될 수 있다. 추가로, 설명된 방법 및 재료를 사용하여, 디바이스의 전체 구조적 무결성을 감소시키지 않고 제거율을 높일 수 있다. 이와 같이, 보다 효율적이고 구조적으로 건전한 디바이스를 달성할 수 있다.
일 실시예에서, 반도체 디바이스는, 반도체 다이 및 관통 비아를 밀봉하는 밀봉재 - 상기 밀봉재는 반도체 다이의 측벽의 적어도 일부를 노출시키는 리세스를 따라 만곡된 측벽을 가짐 -; 상기 반도체 다이 위의 인터페이스 재료; 및 상기 인터페이스 재료 주위의 언더필 재료를 포함한다. 일 실시예에서, 인터페이스 재료는 제1 폭을 갖고 반도체 다이는 제1 폭보다 작은 제2 폭을 갖는다. 일 실시예에서, 인터페이스 재료는 제1 폭을 갖고, 반도체 다이는 제1 폭보다 큰 제2 폭을 갖는다. 일 실시예에서, 인터페이스 재료는 제1 폭을 갖고, 반도체 다이는 제1 폭을 갖는다. 일 실시예에서, 인터페이스 재료는 리 세스를 채운다. 일 실시예에서, 언더필 재료는 리세스를 채운다. 일 실시예에서, 인터페이스 재료는 약 15 W/K*m 내지 약 23 W/K*m의 열전도율을 갖고, 약 250 N/mm 내지 약 2500 N/mm의 강성을 가지며, 약 0.5 N*mm 내지 약 10 N*mm의 두께를 가진다.
다른 실시예에 따르면, 반도체 디바이스는 제1 패키지와 반도체 다이 사이에서 연장되는 인터페이스 재료 - 상기 제1 패키지는 관통 비아에 의해 반도체 다이에 전기적으로 연결되고, 상기 관통 비아는 반도체 다이보다 큰 높이를 가짐 -; 관통 비아 및 반도체 다이를 둘러싸는 밀봉재 - 상기 밀봉재는 상기 반도체 다이의 측벽과 인터페이싱하는 만곡형 표면을 가짐 -; 및 인터페이스 재료를 둘러싸고 제1 패키지와 밀봉재 사이에서 연장되는 언더필 재료를 포함한다. 일 실시예에서 언더필은 만곡형 표면과 물리적으로 접촉한다. 일 실시예에서 인터페이스 재료는 만곡형 표면과 물리적으로 접촉한다. 일 실시예에서 밀봉재는 제1 두께를 갖고, 반도체 다이는 제1 두께보다 작은 제2 두께를 갖는다. 일 실시예에서 인터페이스 재료는 약 15 W/K*m 내지 약 23 W/K*m의 열전도율을 갖는다. 일 실시예에서 인터페이스 재료는 반도체 다이의 측벽 위에 놓인다. 일 실시예에서 인터페이스 재료는 불연속적인 섹션을 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 반도체 다이를 관통 비아에 인접하게 배치하는 단계 - 반도체 다이를 배치한 후 접착제는 반도체 다이의 측벽의 적어도 일부를 덮음 -; 상기 접착제와 물리적으로 접촉하고 반도체 다이와 관통 비아 사이에 밀봉재를 배치하는 단계; 접착제를 제거하는 단계; 인터페이스 재료를 관통 비아 위에는 배치하지 않고 반도체 다이 위에 배치하는 단계; 인터페이스 재료와 물리적으로 접촉하는 패키지를 배치하는 단계 - 패키지를 배치하는 것은 인터페이스 재료를 압축함 -; 및 패키지와 반도체 다이 사이에 언더필을 배치하는 단계를 포함한다. 일 실시예에서, 방법은 반도체 다이를 배치하기 전에, 접착제를 반도체 다이에 적층하는 단계를 더 포함한다. 일 실시예에서 패키지를 배치하는 것은 인터페이스 재료를 적어도 20 ㎛만큼 압축한다. 일 실시예에서 언더필을 배치하는 것은 반도체 다이의 측벽의 일부를 덮는다. 일 실시예에서 인터페이스 재료를 배치하는 것은 반도체 다이의 측벽의 일부를 덮는다. 일 실시예에서 접착제는 습식 에칭 프로세스로 제거된다.
전술된 내용은 당업자들이 본 개시의 양태를 더 양호하게 이해할 수 있도록 몇몇 실시예의 특징을 개략한다. 당업자들은 본원에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자들은 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
<부 기>
1. 반도체 디바이스에 있어서,
반도체 다이 및 관통 비아를 밀봉하는(encapsulating) 밀봉재 - 상기 밀봉재는 만곡형(curved) 측벽을 가지며, 상기 만곡형 측벽에 인접한 반도체 다이의 측벽의 일부가 노출됨 -;
상기 반도체 다이 위의 인터페이스 재료; 및
상기 인터페이스 재료 주위의 언더필(underfill) 재료
를 포함하는 반도체 디바이스.
2. 제1항에 있어서, 상기 인터페이스 재료는 제1 폭을 가지며, 상기 반도체 다이는 상기 제1 폭보다 작은 제2 폭을 가지는 것인 반도체 디바이스.
3. 제1항에 있어서, 상기 인터페이스 재료는 제1 폭을 가지며, 상기 반도체 다이는 상기 제1 폭보다 큰 제2 폭을 가지는 것인 반도체 디바이스.
4. 제1항에 있어서, 상기 인터페이스 재료는 제1 폭을 가지며, 상기 반도체 다이는 상기 제1 폭을 가지는 것인 반도체 디바이스.
5. 제1항에 있어서, 상기 인터페이스 재료는 상기 반도체 다이의 상기 만곡형 측벽과 상기 측벽 사이의 영역을 채우는(fill) 것인 반도체 디바이스.
6. 제1항에 있어서, 상기 언더필 재료는 상기 반도체 다이의 상기 만곡형 측벽과 상기 측벽 사이의 영역을 채우는 것인 반도체 디바이스.
7. 제1항에 있어서, 상기 인터페이스 재료는 15 W/K*m 내지 23 W/K*m의 열 전도율을 가지며, 250 N/mm 내지 2500 N/mm의 강성(stiffness)을 가지며, 0.5 N*mm 내지 10 N*mm의 점착성(tackiness)을 가지는 것인 반도체 디바이스.
8. 반도체 디바이스에 있어서,
제1 패키지와 반도체 다이 사이에서 연장되는 인터페이스 재료 - 상기 제1 패키지는 관통 비아에 의해 상기 반도체 다이에 전기적으로 연결되고, 상기 관통 비아는 상기 반도체 다이보다 큰 높이를 가짐 -;
상기 관통 비아 및 상기 반도체 다이를 둘러싸는 밀봉재 - 상기 밀봉재는 상기 반도체 다이의 측벽과 인터페이싱되는 만곡형 표면을 가짐 -; 및
상기 인터페이스 재료를 둘러싸고 상기 제1 패키지와 상기 밀봉재 사이에서 연장되는 언더필 재료
를 포함하는 반도체 디바이스.
9. 제8항에 있어서, 상기 언더필은 상기 만곡형 표면과 물리적으로 접촉하는 것인 반도체 디바이스.
10. 제8항에 있어서, 상기 인터페이스 재료는 상기 만곡형 표면과 물리적으로 접촉하는 것인 반도체 디바이스.
11. 제8항에 있어서, 상기 밀봉재는 제1 두께를 가지며, 상기 반도체 다이는 제1 두께보다 작은 제2 두께를 가지는 것인 반도체 디바이스.
12. 제8항에 있어서, 상기 인터페이스 재료는 약 15 W/K*m 내지 약 23 W/K*m의 열 전도율을 가지는 것인 반도체 디바이스.
13. 제8항에 있어서, 상기 인터페이스 재료는 상기 반도체 다이의 측벽 위에 놓이는 것인 반도체 디바이스.
14. 제8항에 있어서, 상기 인터페이스 재료는 불연속 섹션을 포함하는 것인 반도체 디바이스.
15. 반도체 디바이스를 제조하는 방법으로서,
관통 비아에 인접하게 반도체 다이를 배치하는 단계 - 상기 반도체 다이를 배치한 후, 접착제가 상기 반도체 다이의 측벽의 적어도 일부를 덮음 -;
상기 접착제와 물리적으로 접촉하는 상태로, 상기 반도체 다이와 상기 관통 비아 사이에 밀봉재를 배치하는 단계;
상기 접착제를 제거하는 단계;
인터페이스 재료를, 상기 관통 비아 위에는 배치하지 않고 상기 반도체 다이 위에 배치하는 단계;
상기 인터페이스 재료와 물리적으로 접촉하는 패키지를 배치하는 단계 - 상기 패키지를 배치하는 것은 상기 인터페이스 재료를 압축시킴 -;
상기 패키지와 상기 반도체 다이 사이에 언더필을 배치하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
16. 제15항에 있어서, 상기 반도체 다이를 배치하기 전에, 상기 접착제를 상기 반도체 다이에 적층하는(laminating) 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
17. 제15항에 있어서, 상기 패키지를 배치하는 단계는 상기 인터페이스 재료를 적어도 20 ㎛만큼 압축하는 것인 반도체 디바이스를 제조하는 방법.
18. 제15항에 있어서, 상기 언더필을 배치하는 단계는 상기 반도체 다이의 측벽의 일부를 덮는 것인 반도체 디바이스를 제조하는 방법.
19. 제15항에 있어서, 상기 인터페이스 재료를 배치하는 단계는 상기 반도체 다이의 측벽의 일부를 덮는 것인 반도체 디바이스를 제조하는 방법.
20. 제15항에 있어서, 상기 접착제는 습식 에칭 프로세스로 제거되는 것인 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 다이 및 관통 비아를 밀봉하는(encapsulating) 밀봉재 - 상기 밀봉재는 만곡형(curved) 측벽을 가지며, 상기 만곡형 측벽에 인접한 반도체 다이의 측벽의 일부가 노출됨 -;
    상기 반도체 다이 위의 인터페이스 재료; 및
    상기 인터페이스 재료 주위의 언더필(underfill) 재료
    를 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 인터페이스 재료는 제1 폭을 가지며, 상기 반도체 다이는 상기 제1 폭보다 작은 제2 폭을 가지는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 인터페이스 재료는 제1 폭을 가지며, 상기 반도체 다이는 상기 제1 폭보다 큰 제2 폭을 가지는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 인터페이스 재료는 제1 폭을 가지며, 상기 반도체 다이는 상기 제1 폭을 가지는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 인터페이스 재료는 상기 반도체 다이의 상기 만곡형 측벽과 상기 측벽 사이의 영역을 채우는(fill) 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 언더필 재료는 상기 반도체 다이의 상기 만곡형 측벽과 상기 측벽 사이의 영역을 채우는 것인 반도체 디바이스.
  7. 제1항에 있어서, 상기 인터페이스 재료는 15 W/K*m 내지 23 W/K*m의 열 전도율을 가지며, 250 N/mm 내지 2500 N/mm의 강성(stiffness)을 가지며, 0.5 N*mm 내지 10 N*mm의 점착성(tackiness)을 가지는 것인 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    제1 패키지와 반도체 다이 사이에서 연장되는 인터페이스 재료 - 상기 제1 패키지는 관통 비아에 의해 상기 반도체 다이에 전기적으로 연결되고, 상기 관통 비아는 상기 반도체 다이보다 큰 높이를 가짐 -;
    상기 관통 비아 및 상기 반도체 다이를 둘러싸는 밀봉재 - 상기 밀봉재는 상기 반도체 다이의 측벽과 인터페이싱되는 만곡형 표면을 가짐 -; 및
    상기 인터페이스 재료를 둘러싸고 상기 제1 패키지와 상기 밀봉재 사이에서 연장되는 언더필 재료
    를 포함하는 반도체 디바이스.
  9. 제8항에 있어서, 상기 언더필은 상기 만곡형 표면과 물리적으로 접촉하는 것인 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법으로서,
    관통 비아에 인접하게 반도체 다이를 배치하는 단계 - 상기 반도체 다이를 배치한 후, 접착제가 상기 반도체 다이의 측벽의 적어도 일부를 덮음 -;
    상기 접착제와 물리적으로 접촉하는 상태로, 상기 반도체 다이와 상기 관통 비아 사이에 밀봉재를 배치하는 단계;
    상기 접착제를 제거하는 단계;
    인터페이스 재료를, 상기 관통 비아 위에는 배치하지 않고 상기 반도체 다이 위에 배치하는 단계;
    상기 인터페이스 재료와 물리적으로 접촉하는 패키지를 배치하는 단계 - 상기 패키지를 배치하는 것은 상기 인터페이스 재료를 압축시킴 -;
    상기 패키지와 상기 반도체 다이 사이에 언더필을 배치하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220147922A (ko) * 2021-04-28 2022-11-04 삼성전자주식회사 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101531746B1 (ko) * 2012-11-08 2015-07-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 온 패키지 구조 및 패키지 온 패키지 구조를 형성하는 방법
KR20160091211A (ko) * 2015-01-23 2016-08-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
KR20190003291A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 내의 격리 막으로서의 릴리즈 막

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472741B1 (en) 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US7906857B1 (en) * 2008-03-13 2011-03-15 Xilinx, Inc. Molded integrated circuit package and method of forming a molded integrated circuit package
US7741567B2 (en) 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
TWI550017B (zh) * 2009-09-14 2016-09-21 納美仕有限公司 高密度互連覆晶用之底部填充料
US9177926B2 (en) 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9385006B2 (en) 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US10153179B2 (en) 2012-08-24 2018-12-11 Taiwan Semiconductor Manufacturing Company Carrier warpage control for three dimensional integrated circuit (3DIC) stacking
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9035461B2 (en) 2013-01-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US10269767B2 (en) 2015-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip packages with multi-fan-out scheme and methods of manufacturing the same
US10276421B2 (en) * 2016-03-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, integrated fan-out package array, and method of manufacturing integrated fan-out packages
US10276467B2 (en) * 2016-03-25 2019-04-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10515887B2 (en) * 2016-09-20 2019-12-24 Mediatek Inc. Fan-out package structure having stacked carrier substrates and method for forming the same
US20180102330A1 (en) * 2016-10-12 2018-04-12 Sunasic Technologies, Inc. Sensing chip package having esd protection and method making the same
US9831195B1 (en) * 2016-10-28 2017-11-28 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US10770405B2 (en) * 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface material having different thicknesses in packages
US10522476B2 (en) * 2017-07-18 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, integrated fan-out package and method of fabricating the same
US10163825B1 (en) * 2017-10-26 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11031342B2 (en) 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10510705B2 (en) * 2017-12-29 2019-12-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a second encapsulant extending in a cavity defined by a first encapsulant
DE102019104259A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor-package und verfahren

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101531746B1 (ko) * 2012-11-08 2015-07-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 온 패키지 구조 및 패키지 온 패키지 구조를 형성하는 방법
KR20160091211A (ko) * 2015-01-23 2016-08-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
KR20190003291A (ko) * 2017-06-30 2019-01-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 내의 격리 막으로서의 릴리즈 막

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