KR102596105B1 - 패키지 구조체 및 방법 - Google Patents

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체-치아 양
친-후아 왕
치아-쿠에이 수
포-야오 린
신-푸우 젱
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

패키지 구조체 및 이를 형성하는 방법이 제공된다. 패키지 구조체는 집적 회로 다이 및 집적 회로 다이에 본딩된 재배선 구조체를 포함한다. 재배선 구조체는 제1 절연 층, 제1 절연 층과 집적 회로 다이 사이에 개재된 제2 절연 층, 및 제1 절연 층 및 제2 절연 층 내의 제1 금속화 패턴을 포함한다. 제1 금속화 패턴은 제1 전도성 라인 및 제1 전도성 라인에 결합된 제1 전도성 비아를 포함한다. 제1 전도성 라인은 제2 절연 층 내에 있다. 제1 전도성 비아는 제1 절연 층 내에 있다. 제1 전도성 라인은 제1 전도성 비아에 결합된 제1 전도성 패드, 제2 전도성 패드, 및 제1 전도성 패드를 제2 전도성 패드에 연결시키는 만곡된 부분을 포함한다.

Description

패키지 구조체 및 방법{PACKAGE STRUCTURE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2020년 7월 31일자로 출원된 미국 가출원 제63/059,228호의 이익을 주장하고, 이 미국 출원은 이로써 참조에 의해 본 명세서에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하였다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 사이즈의 반복적인 감소의 결과이며, 이는 주어진 면적에 더 많은 컴포넌트가 집적될 수 있게 한다. 전자 디바이스를 축소시키는 것에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되었다. 그러한 패키징 시스템의 예는 PoP(Package-on-Package) 기술이다. PoP 디바이스에서, 높은 레벨의 집적 및 컴포넌트 밀도를 제공하기 위해 상부 반도체 패키지가 하부 반도체 패키지 위에 적층된다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB) 상에 향상된 기능성 및 작은 풋프린트를 갖는 반도체 디바이스를 생산하는 것을 가능하게 한다.
본 개시의 양태는 첨부 도면을 보면서 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따르면, 다양한 피처가 일정한 축척으로 그려지지 않는다는 점에 유의한다. 실제로는, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 2 내지 도 11은 일부 실시예에 따른 패키지 컴포넌트를 형성하기 위한 프로세스 동안의 중간 단계의 단면도를 예시한다.
도 12 내지 도 21은 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체를 형성하기 위한 프로세스 동안의 중간 단계의 단면도를 예시한다.
도 22a는 일부 실시예에 따른 전도성 피처의 사시도이다.
도 22b는 일부 실시예에 따른 전도성 피처의 평면도이다.
도 23은 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 24는 일부 실시예에 따른 패키지 컴포넌트의 평면도이다.
도 25는 일부 실시예에 따른 인터포저 다이의 단면도를 예시한다.
도 26 내지 도 38은 일부 실시예에 따른 패키지 컴포넌트를 형성하기 위한 프로세스 동안의 중간 단계의 단면도를 예시한다.
도 39a는 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 39b는 일부 실시예에 따른 전도성 피처의 평면도이다.
도 39c는 일부 실시예에 따른 전도성 피처의 평면도이다.
도 40은 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 41은 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 42는 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 43은 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 44는 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 45는 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 46은 일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화 구조체의 단면도이다.
도 47은 일부 실시예에 따른 패키지 컴포넌트의 평면도이다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함 및 명확함을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따른 재배선 구조체 및 언더 범프 금속화(UBM) 구조체 및 이를 형성하는 방법이 제공된다. 특히, 재배선 구조체는 파단(breaking) 없이 굽힘 및 다른 변형에 대처하기 위해 금속화 패턴에 더 많은 유연성을 제공하는 형상을 가진 금속화 패턴을 포함한다. 굽힘 및 다른 변형은 반도체 패키지에서의 재료의 열팽창 계수(CTE) 미스매치(mismatch)에 의해 야기된 응력으로 인한 것일 수 있다. 예를 들어, 금속화 패턴은 평면도에서 만곡된 "C자"형 형상 또는 "U자"형 형상을 가질 수 있다. 이러한 유연한 형상의 금속화 패턴은, 폴리머 층과 같은, 컨포밍(conforming) 유전체 층으로 둘러싸여 있다. 유연한 형상의 금속화 패턴과 주변의 컨포밍 유전체 층의 조합은 재배선 구조체 및 패키지 구조체에서의 응력을 해소하기 위한 버퍼(buffer)를 제공한다. 게다가, UBM 구조체는, 예를 들어, CTE 미스매치로 인해 UBM 구조체에 본딩된 범프로부터 재배선 구조체의 금속화 패턴으로 전달되는 응력을 감소시키기 위한 형상 및 배열을 갖는 비아 부분, 패드 부분 및 칼럼 부분을 포함한다. 예를 들어, UBM 구조체의 패드 부분의 폭은 UBM 구조체의 대응하는 필라 부분의 폭보다 크다. 추가적으로, 평면도에서 UBM 구조체의 비아 부분 및 칼럼 부분의 중심이 UBM 구조체의 대응하는 패드 부분의 중심에 대해 측방으로 시프트된다. 게다가, 재배선 구조체는, 평면도에서 적층형 비아의 중심이 UBM 구조체의 대응하는 패드 부분의 중심에 대해 측방으로 시프트되도록, 적층형 비아를 가질 수 있다. CTE 미스매치는 금속화 패턴이 굽힘 및 변형으로 인한 높은 응력을 견디게 할 수 있다. 그렇지만, 금속화 패턴의 개시된 형상, 적층형 비아의 개시된 배열, 및 UBM 구조체의 다양한 컴포넌트의 개시된 형상 및 배열은 재배선 구조체의 신뢰성을 증가시킨다. 재배선 구조체 및 UBM 구조체의 개시된 형상 및 구조는 인터포저, CoWoS(chip-on-wafer-on-substrate) 구조체, InFO(integrated fan-out) 패키지와 같은 패키지 등에서 사용될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이(50)의 단면도를 예시한다. 집적 회로 다이(50)는 후속 프로세싱에서 패키킹되어 집적 회로 패키지를 형성할 것이다. 집적 회로 다이(50)는 로직 다이(예를 들면, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(system-on-a-chip; SoC), 애플리케이션 프로세서(AP), 마이크로컨트롤러 등), 메모리 다이(예를 들면, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예를 들면, 전력 관리 집적 회로(PMIC) 다이), 라디오 주파수(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예를 들면, 디지털 신호 프로세싱(DSP) 다이), 프런트 엔드 다이(예를 들면, 아날로그 프런트 엔드(AFE) 다이) 등, 또는 이들의 조합일 수 있다.
집적 회로 다이(50)는 복수의 집적 회로 다이를 형성하기 위해 후속 단계에서 싱귤레이션되는 상이한 디바이스 영역을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하기 위해 적용 가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예를 들어, 집적 회로 다이(50)는 도핑되거나 도핑되지 않은 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층과 같은 반도체 기판(52)을 포함한다. 반도체 기판(52)은, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합과 같은, 다른 반도체 재료를 포함할 수 있다. 다층 기판(multi-layered substrate) 또는 그레이디언트 기판(gradient substrate)과 같은, 다른 기판이 또한 사용될 수 있다. 반도체 기판(52)은, 때로는 전면(front side)이라고 불리는, 활성 표면(예를 들면, 도 1에서 위쪽으로 향하는 표면) 및, 때로는 후면(back side)이라고 불리는, 비활성 표면(예를 들면, 도 1에서 아래쪽으로 향하는 표면)을 갖는다.
디바이스(트랜지스터로 표현됨)(54)는 반도체 기판(52)의 전면(front surface)에 형성될 수 있다. 디바이스(54)는 능동 디바이스(예를 들면, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(ILD)(56)는 반도체 기판(52)의 전면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸고 디바이스(54)를 덮을 수 있다. ILD(56)는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 재료로 형성되는 하나 이상의 유전체 층을 포함할 수 있다.
전도성 플러그(58)가 디바이스(54)를 전기적으로 및 물리적으로 결합시키기 위해 ILD(56)를 관통하여 연장된다. 예를 들어, 디바이스(54)가 트랜지스터일 때, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 결합시킬 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 상호연결 구조체(60)는 ILD(56) 및 전도성 플러그(58) 위에 있다. 상호연결 구조체(60)는 집적 회로를 형성하기 위해 디바이스(54)를 상호연결시킨다. 상호연결 구조체(60)는, 예를 들어, ILD(56) 상의 유전체 층 내의 금속화 패턴에 의해 형성될 수 있다. 금속화 패턴은 하나 이상의 로우-k(low-k) 유전체 층에 형성되는 금속 라인 및 비아를 포함한다. 상호연결 구조체(60)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 결합된다.
집적 회로 다이(50)는 외부 연결이 이루어지는, 알루미늄 패드와 같은, 패드(62)를 더 포함한다. 패드(62)는 집적 회로 다이(50)의 활성측(active side)에, 예컨대, 상호연결 구조체(60) 내에 및/또는 상호연결 구조체(60) 상에 있다. 하나 이상의 패시베이션 막(64)은 집적 회로 다이(50) 상에, 예컨대, 상호연결 구조체(60) 및 패드(62)의 일 부분 상에 있다. 개구부가 패시베이션 막(64)을 관통하여 패드(62)까지 연장된다. (예를 들어, 구리와 같은 금속으로 형성되는) 전도성 필라와 같은, 다이 커넥터(66)가 패시베이션 막(64)에서의 개구부를 통해 연장되고 패드(62)의 각자의 패드에 물리적으로 및 전기적으로 결합된다. 다이 커넥터(66)는, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 각자의 집적 회로를 전기적으로 결합시킨다.
선택적으로, 솔더 영역(예컨대, 솔더 볼 또는 솔더 범프)이 패드(62) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50)에 대해 칩 프로브(CP) 테스트를 수행하는 데 사용될 수 있다. 집적 회로 다이(50)가 노운 굿 다이(known good die, KGD)인지 여부를 확인하기 위해 집적 회로 다이(50)에 대해 CP 테스트가 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)만이 후속 프로세싱을 거치고 패키징되며, CP 테스트에 실패한 다이는 패키징되지 않는다. 테스트 이후에, 솔더 영역은 후속 프로세싱 단계에서 제거될 수 있다.
절연 층(68)이 집적 회로 다이(50)의 활성측에, 예컨대, 패시베이션 막(64) 및 다이 커넥터(66) 상에 있을 수 있다(또는 있지 않을 수 있다). 절연 층(68)은 다이 커넥터(66)를 측방으로 캡슐화(encapsulate)하고, 절연 층(68)은 집적 회로 다이(50)와 측방으로 접한다(coterminous). 초기에, 절연 층(68)은, 절연 층(68)의 최상부 표면이 다이 커넥터(66)의 최상부 표면 위에 있도록, 다이 커넥터(66)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 일부 실시예에서, 절연 층(68)은 솔더 영역도 매립할 수 있다. 대안적으로, 솔더 영역은 절연 층(68)을 형성하기 전에 제거될 수 있다.
절연 층(68)은 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물 등, 또는 이들의 조합일 수 있다. 절연 층(68)은, 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 퇴적(CVD) 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(66)는 집적 회로 다이(50)의 형성 동안 절연 층(68)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(66)는 매립된 채로 유지되고 집적 회로 다이(50)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터(66)를 노출시키는 것은 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예에서, 집적 회로 다이(50)는 다수의 반도체 기판(52)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(50)는 다수의 메모리 다이를 포함하는 하이브리드 메모리 큐브(hybrid memory cube, HMC) 모듈, 고 대역폭 메모리(high bandwidth memory, HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 그러한 실시예에서, 집적 회로 다이(50)는 기판 관통 비아(through-substrate via, TSV)에 의해 상호연결되는 다수의 반도체 기판(52)을 포함한다. 반도체 기판(52) 각각은 상호연결 구조체(60)를 가질 수 있다(또는 갖지 않을 수 있다).
도 2 내지 도 11은 일부 실시예에 따른 패키지 컴포넌트(100)를 형성하기 위한 프로세스 동안의 중간 단계의 단면도를 예시한다. 제1 패키지 영역(100A) 및 제2 패키지 영역(100B)이 예시되고, 집적 회로 다이(50) 중 하나 이상이 패키징되어 패키지 영역(100A 및 100B) 각각에 집적 회로 패키지를 형성한다. 집적 회로 패키지는 InFO(Integrated Fan-Out) 패키지라고도 지칭될 수 있다.
도 2에서, 캐리어 기판(102)이 제공되고, 캐리어 기판(102) 상에 이형 층(release layer)(104)이 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 패키지가 캐리어 기판(102) 상에 동시에 형성될 수 있도록, 캐리어 기판(102)은 웨이퍼일 수 있다.
후속 단계에서 형성될 위에 놓인 구조체로부터 캐리어 기판(102)과 함께 제거될 수 있는, 이형 층(104)은 폴리머계 재료로 형성될 수 있다. 일부 실시예에서, 이형 층(104)은 LTHC(light-to-heat-conversion) 이형 코팅과 같은, 가열될 때 접착 특성(adhesive property)을 잃는 에폭시계 열-이형 재료이다. 다른 실시예에서, 이형 층(104)은 UV 광에 노광될 때 접착 특성을 잃는 자외선(UV) 접착제(glue)일 수 있다. 이형 층(104)은 액체로서 디스펜싱(dispensing)되고 경화될 수 있거나, 캐리어 기판(102) 상에 라미네이션된 라미네이트 필름일 수 있거나, 또는 유사한 것일 수 있다. 이형 층(104)의 상부 표면은 레벨링(leveling)될 수 있고 높은 정도의 평탄도(planarity)를 가질 수 있다.
도 3에서, 재배선 구조체(120)가 이형 층(104) 위에 형성된다. 재배선 구조체(120)는 이형 층(104) 위에 교호하는 방식으로 형성되는 복수의 절연 층 및 복수의 금속화 패턴(개별적으로 도시되지 않음)을 포함할 수 있다. 일부 실시예에서, 재배선 구조체(120)는 도 12 내지 도 15를 참조하여 아래에서 설명되는 바와 같이 형성될 수 있고, 상세한 설명은 그 때 제공된다.
도 4에서, 언더 범프 금속화(UBM) 구조체(144)는 재배선 구조체(120) 위에 및 재배선 구조체(120)와 전기적으로 접촉하게 형성된다. 일부 실시예에서, UBM 구조체(144)는 재배선 구조체(120) 내로 연장되는 비아 부분, 재배선 구조체(120)의 주 표면 상에 있고 주 표면을 따라 연장되는 패드 부분, 및 패드 부분 위의 칼럼 부분을 가질 수 있다. 일부 실시예에서, UBM 구조체(144)는 도 15 내지 도 21을 참조하여 아래에서 설명되는 바와 같이 형성될 수 있으며, 상세한 설명은 그 때 제공된다.
UBM 구조체(144)를 형성한 후에, 전도성 커넥터(146)가 UBM 구조체(144) 상에 형성된다. 전도성 커넥터(146)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique)로 형성된 범프 등일 수 있다. 전도성 커넥터(146)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(146)는 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 초기에 솔더 층을 형성하는 것에 의해 형성된다. 일단 솔더 층이 해당 구조체 상에 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터(146)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 (구리 필라와 같은) 금속 필라를 포함한다. 금속 필라는 솔더 프리(solder free)일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라 위에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있으며, 도금 프로세스에 의해 형성될 수 있다.
도 5에서, 집적 회로 다이(50)(예를 들면, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B))는 도 4의 구조체에 부착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 패키지 영역(100A 및 100B) 각각에 부착된다. 집적 회로 다이(50)는 패키지 모듈(50)이라고 지칭될 수 있다. 도시된 실시예에서, 제1 패키지 영역(100A) 및 제2 패키지 영역(100B) 각각에 있는 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 포함한 다수의 집적 회로 다이(50)가 서로 인접하여 부착된다. 제1 집적 회로 다이(50A)는 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(SoC), 마이크로컨트롤러 등과 같은 로직 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 일부 실시예에서, 집적 회로 다이(50A 및 50B)는 SoC 다이와 같은 동일한 유형의 다이일 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일한 기술 노드의 프로세스에서 형성될 수 있거나, 또는 상이한 기술 노드의 프로세스에서 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 프로세스 노드를 가질 수 있다. 집적 회로 다이(50A 및 50B)는 상이한 사이즈(예를 들면, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 또는 동일한 사이즈(예를 들면, 동일한 높이 및/또는 표면적)를 가질 수 있다.
집적 회로 다이(50)는 전도성 커넥터(146)에 부착된다. 즉, 집적 회로 다이(50A 및 50B)의 다이 커넥터(66)는 전도성 커넥터(146)에 연결된다. 일부 실시예에서, 전도성 커넥터(146)는 집적 회로 다이(50)를 UBM 구조체(144)에 부착시키기 위해 리플로된다. 전도성 커넥터(146)는 재배선 구조체(120) 내의 금속화 패턴을 포함한 재배선 구조체(120)를 집적 회로 다이(50)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시예에서, 솔더 레지스트(도시되지 않음)가 재배선 구조체(120) 상에 형성된다. 전도성 커넥터(146)는 UBM 구조체(144)에 전기적으로 및 기계적으로 결합되도록 솔더 레지스트에서의 개구부에 배치될 수 있다. 솔더 레지스트는 재배선 구조체(120)의 영역을 외부 손상으로부터 보호하기 위해 사용될 수 있다.
전도성 커넥터(146)가 리플로되기 전에 전도성 커넥터(146)는 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있으며, 집적 회로 다이(50)가 재배선 구조체(120)에 부착된 후에 에폭시 플럭스의 에폭시 부분의 적어도 일부가 남아 있다. 이러한 남아 있는 에폭시 부분은 언더필(underfill)로서 역할하여 응력을 감소시키고 전도성 커넥터(146)를 리플로하는 것으로부터 결과되는 접합부(joint)를 보호할 수 있다.
도 6에서, 언더필(150)은, UBM 구조체(144), 전도성 커넥터(146) 및 다이 커넥터(66) 사이 및 그 주위를 포함하여, 영역(100A 및 100B) 각각 내의 집적 회로 다이(50A 및 50B)와 재배선 구조체(120) 사이에 형성된다. 언더필(150)은 집적 회로 다이(50)가 부착된 후에 모세관 유동 프로세스에 의해 형성될 수 있거나 또는 집적 회로 다이(50)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 도 6 및 후속 도면에는 도시되어 있지 않지만, 일부 실시예에서, 언더필(150)은 인접한 영역(100A 및 100B) 내의 집적 회로 다이(50) 사이에도 있다.
도 7에서, 봉지재(encapsulant)(152)는 집적 회로 다이(50) 및 언더필(150) 주위에 형성된다. 형성 이후에, 봉지재(152)는 집적 회로 다이(50)를 캡슐화한다. 봉지재(152)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(152)는 압축 몰딩, 트랜스퍼 몰딩(transfer molding) 등에 의해 도포될 수 있다. 봉지재(152)는 액체 또는 반액체(semi-liquid) 형태로 도포되고 이어서 후속적으로 경화될 수 있다. 일부 실시예에서, 봉지재(152)를 제거하고 봉지재(152)의 상부 표면을 평탄화하기 위해 평탄화 단계가 수행될 수 있다. 평탄화 단계는 화학적 기계적 폴리싱(CMP) 프로세스, 그라인딩 프로세스(grinding process), 에칭 프로세스 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 언더필(150)의 표면, 봉지재(152)의 표면 및 집적 회로 다이(50)의 표면은 (프로세스 변동 내에서) 공면(coplanar)을 이룬다.
도 8에서, 재배선 구조체(120)로부터 캐리어 기판(102)을 분리(detach)(또는 "디본딩(de-bond)")하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예에 따르면, 디본딩은, 이형 층(104)이 광의 열을 받아 분해되고 캐리어 기판(102)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 이형 층(104) 상에 투사하는 것을 포함한다. 이어서 이 구조체가 플립 오버(flip over)되어 테이프(표시되지 않음) 상에 놓인다.
도 9에서, 재배선 구조체(120)에 대한 외부 연결을 위해 UBM 구조체(160)가 형성된다. 일부 실시예에서, UBM 구조체(160)는 도 4를 참조하여 위에서 설명된 UBM 구조체(144)와 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. UBM 구조체(160)는 재배선 구조체(120) 내로 연장되는 비아 부분, 재배선 구조체(120)의 주 표면 상에 있고 주 표면을 따라 연장되는 패드 부분, 및 패드 부분 위의 칼럼 부분을 가질 수 있다.
후속적으로, 전도성 커넥터(162)가 UBM 구조체(160) 상에 형성된다. 전도성 커넥터(162)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique)로 형성된 범프 등일 수 있다. 일부 실시예에서, 전도성 커넥터(162)는 도 4를 참조하여 위에서 설명된 전도성 커넥터(146)와 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다.
도 10에서, 싱귤레이션(singulation) 프로세스는 스크라이브 라인 영역을 따라, 예를 들면, 제1 패키지 영역(100A)과 제2 패키지 영역(100B) 사이를 소잉(sawing)하는 것에 의해 수행된다. 소잉은 제2 패키지 영역(100B)으로부터 제1 패키지 영역(100A)을 싱귤레이션한다. 결과적인 싱귤레이션된 디바이스 스택(device stack)은 제1 패키지 영역(100A) 또는 제2 패키지 영역(100B) 중 하나로부터의 것이다. 이어서, 싱귤레이션된 구조체는 각각 플립 오버되어 패키지 기판(200)(도 11 참조) 상에 실장된다.
도 11에서, 패키지 컴포넌트(100)는 전도성 커넥터(162)를 사용하여 패키지 기판(200)에 실장될 수 있다. 패키지 기판(200)은 기판 코어(202) 및 기판 코어(202) 위의 본드 패드(204)를 포함한다. 기판 코어(202)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료가 또한 사용될 수 있다. 추가적으로, 기판 코어(202)는 SOI(semiconductor-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판 코어(202)는, 하나의 대안적인 실시예에서, 유리 섬유 강화 수지 코어(fiberglass reinforced resin core)와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안은 BT(bismaleimide-triazine) 수지, 또는 대안적으로, 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드업 필름이 기판 코어(202)에 사용될 수 있다.
기판 코어(202)는 능동 디바이스 및 수동 디바이스(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 디바이스가 디바이스 스택에 대한 설계의 구조적 및 기능적 요구사항을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
기판 코어(202)는 금속화 층 및 비아(도시되지 않음)를 또한 포함할 수 있으며, 본드 패드(204)는 금속화 층 및 비아에 물리적으로 및/또는 전기적으로 결합된다. 금속화 층은 능동 디바이스 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스들을 연결시켜 기능 회로부를 형성하도록 설계된다. 금속화 층은 교호하는 유전체 재료(예를 들면, 로우-k 유전체 재료) 층과 전도성 재료(예를 들면, 구리) 층 - 비아가 전도성 재료 층들을 상호연결시킴 -으로 형성될 수 있고 임의의 적합한 프로세스를 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(202)는 실질적으로 능동 디바이스 및 수동 디바이스가 없다.
일부 실시예에서, 패키지 컴포넌트(100)를 본드 패드(204)에 부착시키기 위해 전도성 커넥터(162)가 리플로된다. 전도성 커넥터(162)는 기판 코어(202) 내의 금속화 층을 포함하여 패키지 기판(200)을 패키지 컴포넌트(100)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시예에서, 솔더 레지스트(206)가 기판 코어(202) 상에 형성된다. 전도성 커넥터(162)는 본드 패드(204)에 전기적으로 및 기계적으로 결합되도록 솔더 레지스트(206)에서의 개구부에 배치될 수 있다. 솔더 레지스트(206)는 기판 코어(202)의 영역을 외부 손상으로부터 보호하기 위해 사용될 수 있다.
전도성 커넥터(162)가 리플로되기 전에 전도성 커넥터(146)는 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있으며, 패키지 컴포넌트(100)가 패키지 기판(200)에 부착된 후에 에폭시 플럭스의 에폭시 부분의 적어도 일부가 남아 있다. 이러한 남아 있는 에폭시 부분은 언더필로서 역할하여 응력을 감소시키고 전도성 커넥터(162)를 리플로하는 것으로부터 결과되는 접합부를 보호할 수 있다. 일부 실시예에서, 언더필(208)이 패키지 컴포넌트(100)와 패키지 기판(200) 사이에 및 전도성 커넥터(162)를 둘러싸게 형성될 수 있다. 언더필(206)은 패키지 컴포넌트(100)가 부착된 후에 모세관 유동 프로세스에 의해 형성될 수 있거나, 또는 패키지 컴포넌트(100)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다.
도 12 내지 도 21은 일부 실시예에 따른 재배선 구조체(1200), UBM 구조체(144) 및 전도성 커넥터(146)를 형성하기 위한 프로세스 동안의 중간 단계의 단면도를 예시한다. 일부 실시예에서, 재배선 구조체(1200)는 패키지 컴포넌트(100)의 재배선 구조체(120)로서 구현될 수 있다. 그러한 실시예에서, 도 12 내지 도 21은 재배선 구조체(120)(재배선 구조체(1200)에 의해 구현됨), UBM 구조체(144) 및 전도성 커넥터(146)의 일 부분을 포함하는 패키지 컴포넌트(100)의 영역(212)(도 11 참조)을 예시한다.
도 12 내지 도 15는 일부 실시예에 따른 재배선 구조체(1200)를 형성하기 위한 프로세스 동안의 중간 단계의 단면도를 예시한다. 재배선 구조체(1200)는 절연 층(1202, 1206, 1210, 1214 및 1218); 및 금속화 패턴(1204, 1208, 1212 및 1216)을 포함한다. 금속화 패턴은 재배선 층 또는 재배선 라인이라고도 지칭될 수 있다. 재배선 구조체(1200)는 금속화 패턴의 4개의 층을 갖는 예로서 도시된다. 재배선 구조체(1200)에 더 많거나 더 적은 절연 층 및 금속화 패턴이 형성될 수 있다. 더 적은 절연 층 및 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계 및 프로세스가 생략될 수 있다. 더 많은 절연 층 및 금속화 패턴이 형성되어야 하는 경우, 아래에서 논의되는 단계 및 프로세스가 반복될 수 있다.
도 12에서, 일부 실시예에서, 재배선 구조체(1200)의 형성은 이형 층(104)(도 2 참조) 위에 절연 층(1202)을 퇴적시키는 것으로 시작된다. 일부 실시예에서, 절연 층(1202)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등 또는 이들의 조합과 같은 감광성 재료로 형성된다. 절연 층(1202)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 이어서 절연 층(1202)이 패터닝된다. 패터닝은 허용 가능한 프로세스에 의해, 예컨대, 절연 층(1202)이 감광성 재료일 때 절연 층(1202)을 광에 노광시키고 현상하는 것에 의해 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것에 의해 이루어질 수 있다.
절연 층(1202)을 형성한 후에, 금속화 패턴(1204)이 형성된다. 금속화 패턴(1204)은 절연 층(1202)의 주 표면 상에 있고 주 표면을 따라 연장되는 부분(예컨대, 전도성 라인 또는 트레이스(1204L))을 포함한다. 금속화 패턴(1204)은 절연 층(1202)을 관통하여 연장되는 부분(예컨대, 전도성 비아(1204V))을 더 포함한다.
금속화 패턴(1204)을 형성하는 예로서, 시드 층이 절연 층(1202) 위에 및 절연 층(1202)을 관통하여 연장되는 개구부에 형성된다. 일부 실시예에서, 시드 층은, 단일 층이거나 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 이어서 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(505)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 관통하게 개구부를 형성한다. 이어서 전도성 재료가 포토레지스트의 개구부에 및 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 시드 층의 아래에 놓인 부분과 전도성 재료의 조합은 금속화 패턴(505)을 형성한다. 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는, 산소 플라스마 등을 사용하는 것과 같은, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드 층의 노출된 부분이, 예컨대, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하여, 제거된다.
금속화 패턴(1204)을 형성한 후에, 절연 층(1206)이 금속화 패턴(1204) 및 절연 층(1202) 상에 퇴적된다. 절연 층(1206)은 절연 층(1202)과 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다.
절연 층(1206)을 형성한 후에, 금속화 패턴(1208)이 형성된다. 금속화 패턴(1208)은 절연 층(1206)의 주 표면 상에 있고 주 표면을 따라 연장되는 부분(예컨대, 전도성 라인 또는 트레이스(1208L))을 포함한다. 금속화 패턴(1208)은 금속화 패턴(1204)에 물리적으로 및 전기적으로 결합하기 위해 절연 층(1206)을 관통하여 연장되는 부분(예컨대, 전도성 비아(1208V))을 더 포함한다. 금속화 패턴(1208)은 금속화 패턴(1204)과 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다.
금속화 패턴(1208)을 형성한 후에, 절연 층(1210)이 금속화 패턴(1208) 및 절연 층(1206) 상에 퇴적된다. 절연 층(1210)은 절연 층(1202)과 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다.
절연 층(1210)을 형성한 후에, 금속화 패턴(1212)이 형성된다. 금속화 패턴(1212)은 절연 층(1210)의 주 표면 상에 있고 주 표면을 따라 연장되는 부분(예컨대, 전도성 라인 또는 트레이스(1212L))을 포함한다. 금속화 패턴(1212)은 금속화 패턴(1208)에 물리적으로 및 전기적으로 결합하기 위해 절연 층(1210)을 관통하여 연장되는 부분(예컨대, 전도성 비아(1212V))을 더 포함한다. 금속화 패턴(1212)은 금속화 패턴(1204)과 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다.
금속화 패턴(1212)을 형성한 후에, 절연 층(1214)이 금속화 패턴(1212) 및 절연 층(1210) 상에 퇴적된다. 절연 층(1214)은 절연 층(1202)과 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다.
절연 층(1214)을 형성한 후에, 절연 층(1214)이 패터닝된다. 패터닝은 허용 가능한 프로세스에 의해, 예컨대, 절연 층(1214)이 감광성 재료일 때 절연 층(1214)을 광에 노광시키고 현상하는 것에 의해 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것에 의해 이루어질 수 있다. 후속적으로, 시드 층이 절연 층(1214) 위에 및 절연 층(1214)을 관통하여 연장되는 개구부에 형성된다. 일부 실시예에서, 시드 층은, 단일 층이거나 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다.
시드 층을 형성한 후에, 이어서 포토레지스트(1220)가 시드 층 상에 형성되고 패터닝된다. 포토레지스트(1220)는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트(1220)의 패턴은 금속화 패턴(1216)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트(1220)를 관통하게 개구부를 형성한다.
도 13에서, 이어서 전도성 재료가 포토레지스트(1220)의 개구부에 및 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 일부 실시예에서, 전도성 재료가 포토레지스트를 통해 개구부를 부분적으로 채우도록 전도성 재료가 컨포멀한 방식으로 형성된다. 시드 층의 아래에 놓인 부분과 전도성 재료의 조합은 금속화 패턴(1216)을 형성한다. 금속화 패턴(1216)은 절연 층(1214)의 주 표면 상에 있고 주 표면을 따라 연장되는 부분(예컨대, 전도성 라인 또는 트레이스(1216L))을 포함한다. 금속화 패턴(1216)은 금속화 패턴(1212)에 물리적으로 및 전기적으로 결합하기 위해 절연 층(1214)을 관통하여 연장되는 부분(예컨대, 전도성 비아(1216V))을 더 포함한다. 아래에서 더 상세히 설명되는 바와 같이, 전도성 라인(1216L)은 평면도에서 "C자"형 또는 "U자"형 형상을 갖는 전도성 라인(1216La)을 포함한다.
도 14에서, 포토레지스트(1220)(도 13 참조) 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트(1220)는, 산소 플라스마 등을 사용하는 것과 같은, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트(1220)가 제거되면, 시드 층의 노출된 부분이, 예컨대, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하여, 제거된다.
도 15에서, 금속화 패턴(1216)을 형성한 후에, 절연 층(1218)이 금속화 패턴(1216) 및 절연 층(1214) 상에 퇴적된다. 절연 층(1218)은 절연 층(1202)과 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 예시된 실시예에서, 전도성 라인(1216La) 아래에 배치된 비아(1204V, 1208V, 1212V 및 1216V)는 수직으로 적층된다.
일부 실시예에서, 금속화 패턴(1216)은 금속화 패턴(1204, 1208 및 1212)과 상이한 사이즈를 가질 수 있다. 예를 들어, 일부 실시예에서, 금속화 패턴(1216)의 전도성 라인 및/또는 비아는 금속화 패턴(1204, 1208 및 1212)의 전도성 라인 및/또는 비아보다 더 넓거나 두꺼울 수 있다. 다른 실시예에서, 금속화 패턴(1216)의 전도성 라인 및/또는 비아는 금속화 패턴(1204, 1208 및 1212)의 전도성 라인 및/또는 비아와 동일한 폭 및/또는 두께일 수 있다.
일부 실시예에서, 유전체 층(1218)은 절연 층(1202, 1206, 1210 및 1214)과 상이한 두께를 갖는다. 예를 들어, 일부 실시예에서, 절연 층(1218)은 절연 층(1202, 1206, 1210 및 1214)보다 더 두꺼울 수 있다. 다른 실시예에서, 절연 층(1218)은 절연 층(1202, 1206, 1210 및 1214)과 동일한 두께일 수 있다.
도 15 내지 도 21은 일부 실시예에 따른 UBM 구조체(144)를 형성하기 위한 프로세스 동안의 중간 단계의 단면도를 예시한다. 도 15에서, 절연 층(1218)을 형성한 후에, 절연 층(1218)이 패터닝된다. 패터닝은 허용 가능한 프로세스에 의해, 예컨대, 절연 층(1218)이 감광성 재료일 때 절연 층(1218)을 광에 노광시키고 현상하는 것에 의해 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것에 의해 이루어질 수 있다. 패터닝된 절연 층(1218)은 금속화 패턴(1216)의 일 부분, 즉 전도성 라인(1216La)의 일 부분을 노출시킨다.
도 16에서, 시드 층(도시되지 않음)이 절연 층(1218) 위에 및 절연 층(1218)을 관통하여 연장되는 개구부에 형성된다. 일부 실시예에서, 시드 층은, 단일 층이거나 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다.
시드 층을 형성한 후에, 이어서 포토레지스트(1222)가 시드 층 상에 형성되고 패터닝된다. 포토레지스트(1222)는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트(1222)의 패턴은 UBM 구조체(144)의 비아 부분(144V) 및 패드 부분(144P)(도 17 참조)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트(1220)를 관통하게 개구부를 형성한다.
도 17에서, 이어서 전도성 재료가 포토레지스트(1222)의 개구부에 및 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 일부 실시예에서, 전도성 재료가 포토레지스트를 통해 개구부를 부분적으로 채우도록 전도성 재료가 컨포멀한 방식으로 형성된다. 시드 층의 아래에 놓인 부분과 전도성 재료의 조합은 UBM 구조체(144)의 비아 부분(144V) 및 패드 부분(144P)을 형성한다. UBM 구조체(144)의 패드 부분(144P)은 절연 층(1218)의 주 표면을 따라 연장된다. UBM 구조체(144)의 비아 부분(144V)은 금속화 패턴(1216)에 물리적으로 및 전기적으로 결합하기 위해 절연 층(1218)을 관통하여 연장된다. UBM 구조체(144)의 패드 부분(144P)은 UBM 패드(144P)라고도 지칭될 수 있다. UBM 구조체(144)의 비아 부분(144V)은 UBM 비아(144V)라고도 지칭될 수 있다.
도 18에서, 포토레지스트(1222)(도 17 참조) 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트(1222)는, 산소 플라스마 등을 사용하는 것과 같은, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트(1222)가 제거되면, 시드 층의 노출된 부분이, 예컨대, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하여, 제거된다.
도 19에서, UBM 비아(144V) 및 UBM 패드(144P)를 형성한 후에, 이어서 포토레지스트(1224)가 절연 층(1218) 및 UBM 패드(144P) 상에 형성되고 패터닝된다. 포토레지스트(1224)는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트(1224)의 패턴은 UBM 구조체(144)의 칼럼 부분(144C)(도 20 참조)에 대응한다. 패터닝은 UBM 패드(144P)를 노출시키기 위해 포토레지스트(1224)를 관통하게 개구부를 형성한다.
도 20에서, 이어서 전도성 재료가 UBM 구조체(144)의 칼럼 부분(144C)을 형성하기 위해 포토레지스트(1224)의 개구부에 및 UBM 패드(144P)의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. UBM 구조체(144)의 칼럼 부분(144C)은 UBM 칼럼(144C)이라고도 지칭될 수 있다.
후속적으로, 전도성 커넥터(146)가 UBM 칼럼(144C) 위에 형성된다. 전도성 커넥터(146)가 솔더 재료를 포함하는 일부 실시예에서, 솔더 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 포토레지스트(1224)의 개구부에 및 UBM 칼럼(144C) 상에 형성될 수 있다.
도 21에서, 전도성 커넥터(146)를 형성한 후에, 포토레지스트(1224)(도 20 참조)가 제거된다. 포토레지스트(1224)는, 산소 플라스마 등을 사용하는 것과 같은, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다.
도 22a는 일부 실시예에 따른 도 21에 예시된 구조체의 다양한 전도성 피처의 사시도이다. 도 22b는 일부 실시예에 따른 단면 BB를 따른 도 22a에 예시된 구조체의 평면도이다. 도 22a 및 도 22b를 참조하면, 일부 실시예에서, 전도성 라인(1216La)은 평면도에서 만곡된 "C자"형 또는 "U자"형 형상을 가지며 여기서 UBM 비아(144V)는 만곡된 형상의 제1 단부에 위치되고 비아(1216V)는 만곡된 형상의 제2 단부에 위치된다. 일부 실시예에서, 전체 전도성 라인(1216La)은 UBM 패드(144P) 아래에 및 평면도에서 UBM 패드(144P)의 외주(perimeter) 내에 배치된다. 만곡된 "C자"형 또는 "U자"형 형상은 스프링의 코일처럼 기능하고 파단 없이 굴곡하고 변형될 수 있다. 재배선 구조체에서의 금속화 패턴은 반도체 패키지에서의 재료의 CTE 미스매치로 인해 구부러지거나 변형될 수 있다. 이러한 CTE 미스매치는 금속화 패턴이 굽힘 및 변형으로 인한 높은 응력을 견디게 할 수 있다. 그렇지만, 증가된 유연성을 갖는 금속화 패턴의 개시된 형상은 재배선 구조체의 신뢰성을 증가시킨다. 유연한 형상의 금속화 패턴(1216) 및 가요성 절연 층(1218)(도 21 참조)은 재배선 구조체 및 패키지 구조체에서의 응력을 안전하게 해소하기 위한 버퍼를 제공하기 때문에 응력 버퍼 필름이라고 지칭될 수 있다.
일부 실시예에서, 전도성 라인(1216La)은 UBM 비아(144V) 바로 아래에 있는 제1 부분(1216La1), 비아(1216V) 바로 위에 있는 제3 부분(1216La3), 및 제1 부분(1216La1)을 제3 부분(1216La3)에 연결시키는 제2 부분(1216La2)을 포함한다. 제1 부분(1216La1) 및 제3 부분(1216La3)은 위에 놓인 비아(144V) 및 아래에 놓인 비아(1216V)에 결합되는 패드 부분이고, 제2 부분(1216La2)은 곡면 또는 우회 패턴을 가지며 제1 부분((1216La1)과 제3 부분(1216La3)을 연결시킨다. 제1 부분(1216La1)에 연결된 제2 부분(1216La2)의 제1 말단(terminal)은 제3 부분(1216La3)을 향해 연장되지 않는다. 제3 부분(1216La3)에 연결된 제2 부분(1216La2)의 제2 말단은 제1 부분(1216La1)을 향해 연장되지 않는다. 제2 부분(1216La2)은 제1 부분(1216La1)과 제3 부분(1216La3) 사이의 최단 직선 경로와 겹치지 않는다. 제2 부분(1216La2)의 우회 패턴은 금속화 패턴(1216)의 전도성 피처가 재배선 구조체 및/또는 패키지 구조체에서의 응력을 안전하게 해소하는 것을 돕는다.
일부 실시예에서, 패드 부분(1216La1 및 1216La3)은, 평면도에서, 만곡 부분(1216La2)보다 더 넓다. 이것은 패드 부분(1216La1 및 1216La1)이 위에 놓인 비아 및 아래에 놓인 비아에 대한 더 나은 연결을 이루게 하고 재배선 구조체의 신뢰성을 개선시킬 수 있게 한다. 패드 부분(1216La1)의 중심이 제1 방향으로 시프트되고 패드 부분(1216La3)의 중심이 제1 방향과 상이한 제2 방향으로 시프트되도록 패드 부분(1216La1 및 1216La3)의 중심이 UBM 패드(144P)의 중심에 대해 측방으로 시프트된다. 일부 실시예에서, 제1 방향은 제2 방향과 반대이다.
일부 실시예에서, UBM 패드(144P)는 평면도에서 원형 형상을 갖는다. 다른 실시예에서, UBM 패드(144P)는 설계 요구사항에 기초하여 임의의 원하는 형상을 가질 수 있다. 일부 실시예에서, UBM 패드(144P)는 약 60 μm 미만의 직경을 갖는다. 일부 실시예에서, UBM 칼럼(144C)은 평면도에서 원형 형상을 갖는다. 다른 실시예에서, UBM 칼럼(144C)은 설계 요구사항에 기초하여 임의의 원하는 형상을 가질 수 있다. 일부 실시예에서, UBM 칼럼(144C)은 약 60 μm 미만의 직경을 갖는다. 일부 실시예에서, UBM 패드(144P)의 직경은 UBM 칼럼(144C)의 직경보다 더 크다. UBM 칼럼(144C)의 중심은 평면도에서 UBM 패드(144P)의 중심에 대해 시프트된다. 일부 실시예에서, UBM 칼럼(144C)은 평면도에서 비아(1216V)를 완전히 덮고 UBM 비아(144V)를 부분적으로 덮는다.
UBM 비아(144V), UBM 패드(144P) 및 UBM 칼럼(144C)을 포함하는 UBM 구조체(144)를 위에서 설명된 바와 같은 형상 및 배열로 형성하는 것에 의해, 반도체 패키지에서의 재료의 CTE 미스매치로 인해 UBM 구조체(144)에 본딩된 전도성 커넥터(146)로부터 재배선 구조체(1200)의 금속화 패턴(1204, 1208, 1212 및 1216)에 전달되는 응력이 감소된다.
도 23은 일부 실시예에 따른 패키지 컴포넌트(100)의 영역(212)(도 11 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(2300)는 패키지 컴포넌트(100)의 재배선 구조체(120)(도 11 참조)로서 구현된다. 도 23의 구조체는 도 21의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 재배선 구조체(2300)는 절연 층(1202, 1206, 1210, 1214 및 1218), 및 금속화 패턴(1204, 1208, 1212 및 1216)을 포함한다. 일부 실시예에서, 재배선 구조체(2300)는 도 12 내지 도 15를 참조하여 위에서 설명된 재배선 구조체(1200)와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 도 23의 구조가 도 21의 구조의 미러 이미지이도록 재배선 구조체(2300)의 금속화 패턴(1204, 1208, 1212 및 1216), UBM 비아(144V), UBM 패드(144P) 및 UBM 칼럼(144C)이 배열된다.
도 24는 일부 실시예에 따른 패키지 컴포넌트(100)(도 11 참조)의 평면도이다. 일부 실시예에서, 도 21 및 도 23을 참조하여 위에서 설명된 바와 같은 재배선 구조체 및 UBM 구조체는 스트레인을 감소시키거나 제거하기 위해 스트레인(strain)이 증가하기 쉬운 집적 회로 다이(50A 및 50B)의 영역(예를 들어, 집적 회로 다이(50A 및 50B)의 코너 영역(1226))에 본딩된 전도성 커넥터(146)(도 11 참조) 아래에 형성될 수 있다. 집적 회로 다이(50A 및 50B)는 평면도에서 제1 폭(W1) 및 제2 폭(W2)을 갖는다. 일부 실시예에서, 폭(W1)은 약 10 mm 내지 약 50 mm이다. 일부 실시예에서, 폭(W2)은 약 10 mm 내지 약 50 mm이다. 코너 영역(1226)은 평면도에서 제3 폭(W3) 및 제4 폭(W4)을 갖는다. 일부 실시예에서, 폭(W3)은 약 1 μm 내지 약 500 μm이다. 일부 실시예에서, 폭(W4)은 약 1 μm 내지 약 500 μm이다. 일부 실시예에서, W3/W1의 비는 약 1/50000 내지 약 1/2이다. 일부 실시예에서, W4/W2의 비는 약 1/50000 내지 약 1/2이다. 일부 실시예에서, 코너 영역(1226)의 사이즈에 따라, 하나 이상의 전도성 커넥터(146)(도 11 참조)가 집적 회로 다이(50A 및 50B)의 코너 영역(1226)에 본딩될 수 있다.
도 25는 일부 실시예에 따른 인터포저 다이(51)의 단면도를 예시한다. 인터포저 다이(51)는 후속 프로세싱에서 패키킹되어 집적 회로 패키지를 형성할 것이다. 일부 실시예에서, 인터포저 다이(51) 다이는 도 1에 예시된 집적 회로 다이(50)와 유사할 수 있으며, 유사한 피처는 유사한 숫자 참조에 의해 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 인터포저 다이(51)는 웨이퍼에 형성될 수 있고, 복수의 인터포저 다이를 형성하기 위해 후속 단계에서 웨이퍼가 싱귤레이션된다. 인터포저 다이(51)는 적용 가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예시된 실시예에서, 인터포저 다이(51)는 상호연결 구조체(60)를 포함한다. 다른 실시예에서, 상호연결 구조체(60)가 생략될 수 있다. 예시된 실시예에서, 인터포저 다이(51)는 능동 디바이스 및/또는 수동 디바이스를 포함하지 않는다. 다른 실시예에서, 능동 디바이스 및/또는 수동 디바이스는 인터포저 다이(51)의 반도체 기판(52) 상에 또는 그 내에 형성될 수 있다. 일부 실시예에서, 인터포저 다이는 반도체 기판(52)을 관통하여 연장되는 관통 비아(TV)(53)를 포함한다. TV(53)는, 예를 들어, 구리 등과 같은 전도성 재료를 포함할 수 있다.
도 26 내지 도 38은 일부 실시예에 따른 패키지 컴포넌트(300)를 형성하기 위한 프로세스 동안의 중간 단계의 단면도를 예시한다. 제1 패키지 영역(300A) 및 제2 패키지 영역(300B)이 예시되고, 집적 회로 다이(50)(도 1 참조) 중 하나 이상 및 하나 이상의 인터포저 다이(51)(도 25 참조)가 패키징되어 패키지 영역(300A 및 300B) 각각에 집적 회로 패키지를 형성한다. 집적 회로 패키지는 InFO(Integrated Fan-Out) 패키지라고도 지칭될 수 있다. 일부 실시예에서, 도 26 내지 도 38을 참조하여 아래에서 설명된 피처 및 프로세스 단계 중 일부는 도 2 내지 도 11을 참조하여 위에 설명된 피처 및 프로세스 단계와 유사하며, 유사한 피처 및 프로세스 단계에 대한 설명이 본 명세서에서 반복되지 않는다.
도 26에서, 캐리어 기판(102)이 제공되고, 도 2를 참조하여 위에서 설명된 바와 같이 캐리어 기판(102) 상에 이형 층(104)이 형성되며, 그 설명이 본 명세서에서 반복되지 않는다.
도 27에서, 재배선 구조체(106)가 이형 층(104) 상에 형성될 수 있다. 재배선 구조체(106)는 후면 재배선 구조체라고도 지칭될 수 있다. 도시된 실시예에서, 재배선 구조체(106)는 절연 층(108), 금속화 패턴(110)(때때로 재배선 층 또는 재배선 라인이라고 지칭됨) 및 절연 층(112)을 포함한다. 재배선 구조체(106)는 선택적이며 생략될 수 있다. 일부 실시예에서, 재배선 구조체(106) 대신에 금속화 패턴을 갖지 않는 절연 층이 이형 층(104) 상에 형성된다.
절연 층(108)이 이형 층(104) 상에 형성될 수 있다. 절연 층(108)의 하부 표면은 이형 층(104)의 상부 표면과 접촉할 수 있다. 일부 실시예에서, 절연 층(108)은 PBO, 폴리이미드, BCB 등과 같은 폴리머로 형성된다. 다른 실시예에서, 절연 층(108)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물 등으로 형성된다. 절연 층(108)은, 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다.
금속화 패턴(110)이 절연 층(108) 상에 형성될 수 있다. 금속화 패턴(110)을 형성하는 예로서, 시드 층이 절연 층(108) 위에 형성된다. 일부 실시예에서, 시드 층은, 단일 층이거나 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 이어서 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(110)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 관통하게 개구부를 형성한다. 전도성 재료가 포토레지스트의 개구부에 및 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 이어서, 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는, 산소 플라스마 등을 사용하는 것과 같은, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드 층의 노출된 부분이, 예컨대, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하여, 제거된다. 시드 층 및 전도성 재료의 남아 있는 부분은 금속화 패턴(110)을 형성한다.
절연 층(112)은 금속화 패턴(110) 및 절연 층(108) 상에 형성될 수 있다. 절연 층(112)은 절연 층(108)과 유사한 재료 및 방법을 사용하여 형성될 수 있다. 이어서, 절연 층(112)이 금속화 패턴(110)의 부분을 노출시키는 개구부(114)를 형성하도록 패터닝된다. 패터닝은 허용 가능한 프로세스에 의해, 예컨대, 절연 층(112)이 감광성 재료일 때 절연 층(112)을 광에 노광시키는 것에 의해, 또는, 예를 들어, 이방성 에칭을 사용하는 에칭에 의해 수행될 수 있다. 절연 층(112)이 감광성 재료이면, 절연 층(112)은 노광 후에 현상될 수 있다.
도 27은 예시 목적으로 단일 금속화 패턴(110)을 갖는 재배선 구조체(106)를 예시한다. 일부 실시예에서, 재배선 구조체(106)는 임의의 수의 유전체 층 및 금속화 패턴을 포함할 수 있다. 더 많은 유전체 층 및 금속화 패턴이 형성되어야 하는 경우, 위에서 논의된 단계 및 프로세스가 반복될 수 있다.
도 28에서, 관통 비아(TV)(116)는 개구부(114)에 및 재배선 구조체(106)의 최상부 절연 층(예를 들면, 절연 층(112))으로부터 멀어지게 연장되도록 형성된다. TV(116)를 형성하는 예로서, 재배선 구조체(106) 위에, 예를 들면, 절연 층(112) 및 개구부(114)에 의해 노출된 금속화 패턴(110)의 부분 상에 시드 층(도시되지 않음)이 형성된다. 일부 실시예에서, 시드 층은, 단일 층이거나 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는, 금속 층이다. 특정 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 TV에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 관통하게 개구부를 형성한다. 전도성 재료가 포토레지스트의 개구부에 및 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 전도성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 포토레지스트 및 전도성 재료가 형성되지 않은 시드 층의 부분이 제거된다. 포토레지스트는, 산소 플라스마 등을 사용하는 것과 같은, 허용 가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 시드 층의 노출된 부분이, 예컨대, 습식 또는 건식 에칭과 같은, 허용 가능한 에칭 프로세스를 사용하여, 제거된다. 시드 층 및 전도성 재료의 남아 있는 부분은 TV(116)를 형성한다.
도 29에서, 인터포저 다이(51)는 접착제(118)에 의해 재배선 구조체(106)의 절연 층(112)에 부착된다. 도시된 실시예에서, 단일 인터포저 다이(51)가 제1 패키지 영역(300A) 및 제2 패키지 영역(300B) 각각에 부착된다. 다른 실시예에서, 2개 이상의 인터포저 다이(51)가 제1 패키지 영역(300A) 및 제2 패키지 영역(300B) 각각에 부착될 수 있다. 접착제(118)는 인터포저 다이(51)의 후면 상에 있고 인터포저 다이(51)를 절연 층(112)과 같은 후면 재배선 구조체(106)에 접착시킨다. 접착제(118)는 임의의 적합한 접착제, 에폭시, 다이 부착 필름(DAF) 등일 수 있다. 접착제(118)는 인터포저 다이(51)의 후면에 도포될 수 있거나, 재배선 구조체(106)가 이용되지 않는 경우 캐리어 기판(102)의 표면 위에 도포될 수 있거나, 또는 적용 가능한 경우 재배선 구조체(106)의 상부 표면에 도포될 수 있다. 예를 들어, 접착제(118)는 인터포저 다이(51)를 분리시키기 위해 싱귤레이션하기 전에 인터포저 다이(51)의 후면에 도포될 수 있다.
도 30에서, 봉지재(122)가 다양한 컴포넌트 상에 및 그 주위에 형성된다. 형성 이후에, 봉지재(122)는 TV(116) 및 인터포저 다이(51)를 캡슐화한다. 봉지재(122)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(122)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있고, TV(116) 및/또는 인터포저 다이(51)가 매립되거나 덮이도록 캐리어 기판(102) 위에 형성될 수 있다. 봉지재(122)는 액체 또는 반액체 형태로 도포되고 이어서 후속적으로 경화될 수 있다.
도 31에서, TV(116) 및 다이 커넥터(66)를 노출시키기 위해 봉지재(122)에 대해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 다이 커넥터(66) 및 TV(116)가 노출될 때까지 TV(116), 절연 층(68) 및/또는 다이 커넥터(66)의 재료를 제거할 수 있다. TV(116)의 상부 표면, 다이 커넥터(66)의 상부 표면, 절연 층(68)의 상부 표면 및 봉지재(122)의 상부 표면은 (프로세스 변동 내에서) 평탄화 프로세스 이후에 실질적으로 공면을 이룬다. 평탄화 프로세스는, 예를 들어, CMP 프로세스, 그라인딩 프로세스, 에칭 프로세스 등 또는 이들의 조합일 수 있다. 일부 실시예에서, 예를 들어, TV(116) 및/또는 다이 커넥터(66)가 이미 노출된 경우 평탄화가 생략될 수 있다.
도 32에서, 재배선 구조체(130)는 봉지재(122), TV(116) 및 인터포저 다이(51) 위에 형성된다. 재배선 구조체(130)는 교호하는 방식으로 형성되는 복수의 절연 층 및 복수의 금속화 패턴(개별적으로 도시되지 않음)을 포함할 수 있다. 일부 실시예에서, 재배선 구조체(130)는 도 39a를 참조하여 아래에서 설명되는 바와 같이 형성될 수 있고, 상세한 설명은 그 때 제공된다.
후속적으로, UBM 구조체(144)가 재배선 구조체(130) 위에 및 재배선 구조체(130)와 전기적으로 접촉하게 형성된다. 일부 실시예에서, UBM 구조체(144)는 재배선 구조체(130) 내로 연장되는 비아 부분, 재배선 구조체(130)의 주 표면 상에 있고 주 표면을 따라 연장되는 패드 부분, 및 패드 부분 위의 칼럼 부분을 가질 수 있다. 일부 실시예에서, UBM 구조체(144)는 도 39a를 참조하여 아래에서 설명되는 바와 같이 형성될 수 있고, 상세한 설명은 그 때 제공된다. UBM(144)을 형성한 후에, 도 4를 참조하여 위에서 설명된 바와 같이 전도성 커넥터(146)가 UBM(144) 상에 형성되며, 그 설명이 본 명세서에서 반복되지 않는다.
도 33에서, 집적 회로 다이(50)(예를 들면, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B))는 도 32의 구조체에 부착된다. 원하는 유형 및 수량의 집적 회로 다이(50)가 패키지 영역(300A 및 300B) 각각에 부착된다. 집적 회로 다이(50)는 패키지 모듈(50)이라고 지칭될 수 있다. 도시된 실시예에서, 제1 패키지 영역(300A) 및 제2 패키지 영역(300B) 각각에 있는 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 포함한 다수의 집적 회로 다이(50)가 서로 인접하여 부착된다. 일부 실시예에서, 도 5를 참조하여 위에서 설명된 바와 같이 집적 회로 다이(50)가 전도성 커넥터(146)에 부착되고, 그 설명이 본 명세서에서 반복되지 않는다.
도 34에서, 도 6을 참조하여 위에서 설명된 바와 같이 언더필(150)은, UBM 구조체(144), 전도성 커넥터(146) 및 다이 커넥터(66) 사이 및 그 주위를 포함하여, 영역(300A 및 300B) 각각 내의 집적 회로 다이(50A 및 50B)와 재배선 구조체(130) 사이에 형성되고, 그 설명이 본 명세서에서 반복되지 않는다.
도 35에서, 도 7을 참조하여 위에서 설명된 바와 같이 봉지재(152)가 집적 회로 다이(50), 전도성 커넥터(146) 및 언더필(150) 주위에 형성되며, 그 설명이 본 명세서에서 반복되지 않는다. 일부 실시예에서, 봉지재(152)를 제거하고 봉지재(152)의 상부 표면을 평탄화하기 위해 평탄화 단계가 수행될 수 있다. 평탄화 단계는 CMP 프로세스, 그라인딩 프로세스, 에칭 프로세스 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 언더필(150)의 표면, 봉지재(152)의 표면 및 집적 회로 다이(50)의 표면은 (프로세스 변동 내에서) 공면을 이룬다.
도 36에서, 재배선 구조체(106)로부터 캐리어 기판(102)을 분리(또는 "디본딩")하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예에 따르면, 디본딩은, 이형 층(104)이 광의 열을 받아 분해되고 캐리어 기판(102)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 이형 층(104) 상에 투사하는 것을 포함한다. 이어서 이 구조체가 플립 오버되어 테이프(표시되지 않음) 상에 놓인다.
도 37에서, 도 9를 참조하여 위에서 설명된 바와 같이 재배선 구조체(106)에 대한 외부 연결을 위해 UBM 구조체(160)가 형성되며, 그 설명이 본 명세서에서 반복되지 않는다. 후속적으로, 도 9를 참조하여 위에서 설명된 바와 같이 전도성 커넥터(162)가 UBM 구조체(160) 상에 형성되며, 그 설명이 본 명세서에서 반복되지 않는다.
게다가, 도 37에서, 싱귤레이션 프로세스는 스크라이브 라인 영역을 따라, 예를 들면, 제1 패키지 영역(300A)과 제2 패키지 영역(300B) 사이를 소잉하는 것에 의해 수행된다. 소잉은 제2 패키지 영역(300B)으로부터 제1 패키지 영역(300A)을 싱귤레이션한다. 결과적인 싱귤레이션된 디바이스 스택은 제1 패키지 영역(300A) 또는 제2 패키지 영역(300B) 중 하나로부터의 것이다. 이어서, 싱귤레이션된 구조체는 각각 플립 오버되어 패키지 기판(200)(도 38 참조) 상에 실장된다.
도 38에서, 도 11을 참조하여 위에서 설명된 바와 같이 패키지 컴포넌트(300)가 전도성 커넥터(162)를 사용하여 패키지 기판(200)에 실장될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 일부 실시예에서, 도 11을 참조하여 위에서 설명된 바와 같이 언더필(208)이 패키지 컴포넌트(300)와 패키지 기판(200) 사이에 및 전도성 커넥터(162)를 둘러싸게 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다.
도 39a는 일부 실시예에 따른 패키지 컴포넌트(300)의 영역(214)(도 38 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(3900)는 패키지 컴포넌트(300)의 재배선 구조체(130)(도 38 참조)로서 구현된다. 도 39a의 구조체는 도 21의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다.
일부 실시예에서, 재배선 구조체(3900)는 인터포저 다이(51)의 절연 층(68) 및 다이 커넥터(66)(도 38 참조) 위에 형성된다. 재배선 구조체(3900)는 절연 층(1202, 1206, 1210, 1214 및 1218); 및 금속화 패턴(1204, 1208, 1212 및 1216)을 포함한다. 일부 실시예에서, 재배선 구조체(3900)는 도 12 내지 도 15를 참조하여 위에서 설명된 재배선 구조체(1200)와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 후속적으로, 도 15 내지 도 21을 참조하여 위에서 설명된 바와 같이 UBM(144) 및 전도성 커넥터(146)가 재배선 구조체 위에 형성되고, 그 설명이 본 명세서에서 반복되지 않는다. 아래에서 더 상세히 설명되는 바와 같이, 전도성 라인(1216L)은 평면도에서 "C자"형 또는 "U자"형 형상을 갖는 전도성 라인(1216La)을 포함한다. 게다가, 전도성 라인(1204L)은 평면도에서 "C자"형 또는 "U자"형 형상을 갖는 전도성 라인(1204La)을 포함한다.
일부 실시예에서, 재배선 구조체(3900)를 형성하기 전에, 패드(3902)가 다이 커넥터(66) 위에 형성된다. 일부 실시예에서, 패드(3902)는 도 15 내지 도 21을 참조하여 위에서 설명된 UBM 패드(144P)와 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 패드(3902)는 또한 UBM 패드(3902)라고도 지칭될 수 있다.
도 39b는 일부 실시예에 따른 단면 BB를 따른 도 39a에 예시된 구조체의 전도성 피처의 평면도이다. 일부 실시예에서, 전도성 라인(1204La)은 평면도에서 만곡된 "C자"형 또는 "U자"형 형상을 가지며 여기서 비아(1208V)는 만곡된 형상의 제1 단부에 위치되고 비아(1204V)는 만곡된 형상의 제2 단부에 위치된다. 일부 실시예에서, 전도성 라인(1204La)은 패드(3902) 위에 및 평면도에서 패드(3902)의 외주 내에 배치된다. 만곡된 "C자"형 또는 "U자"형 형상은 스프링의 코일처럼 기능하고 파단 없이 굴곡하고 변형될 수 있다. 재배선 구조체에서의 금속화 패턴은 반도체 패키지에서의 재료의 CTE 미스매치로 인해 구부러지거나 변형될 수 있다. 이러한 CTE 미스매치는 금속화 패턴이 굽힘 및 변형으로 인한 높은 응력을 견디게 할 수 있다. 그렇지만, 증가된 유연성을 갖는 금속화 패턴의 개시된 형상은 재배선 구조체의 신뢰성을 증가시킨다. 유연한 형상의 금속화 패턴(1204) 및 가요성 절연 층(1202)(도 39a 참조)은 재배선 구조체 및 패키지 구조체에서의 응력을 안전하게 해소하기 위한 버퍼를 제공하기 때문에 응력 버퍼 필름이라고 지칭될 수 있다.
일부 실시예에서, 전도성 라인(1204La)은 비아(1208V) 바로 아래에 있는 제1 부분(1204La1), 비아(1204V) 바로 위에 있는 제3 부분(1204La3), 및 제1 부분(1204La1)을 제3 부분(1204La3)에 연결시키는 제2 부분(1204La2)을 포함한다. 제1 부분(1204La1) 및 제3 부분(1204La3)은 위에 놓인 비아(1208V) 및 아래에 놓인 비아(1204V)에 결합되는 패드 부분이고, 제2 부분(1204La2)은 곡면 또는 우회 패턴을 가지며 제1 부분((1204La1)과 제3 부분(1204La3)을 연결시킨다. 제2 부분(1204La2)의 우회 패턴은 금속화 패턴(1204)의 전도성 피처가 재배선 구조체(3900) 및/또는 패키지 구조체에서의 응력을 안전하게 해소하는 것을 돕는다.
일부 실시예에서, 패드 부분(1204La1 및 1204La3)은, 평면도에서, 만곡 부분(1204La2)보다 더 넓다. 이것은 패드 부분(1204La1 및 1204La1)이 위에 놓인 비아 및 아래에 놓인 비아에 대한 더 나은 연결을 이루게 하고 재배선 구조체의 신뢰성을 개선시킬 수 있게 한다. 패드 부분(1204La1)의 중심이 제1 방향으로 시프트되고 패드 부분(1204La3)의 중심이 제1 방향과 상이한 제2 방향으로 시프트되도록 패드 부분(1204La1 및 1204La3)의 중심이 패드(3902)의 중심에 대해 측방으로 시프트된다. 일부 실시예에서, 제1 방향은 제2 방향과 반대이다.
일부 실시예에서, 패드(3902)는 평면도에서 원형 형상을 갖는다. 다른 실시예에서, 패드(3902)는 설계 요구사항에 기초하여 임의의 원하는 형상을 가질 수 있다. 일부 실시예에서, 패드(3902)는 약 60 μm 미만의 직경을 갖는다. 일부 실시예에서, 다이 커넥터(66)는 평면도에서 원형 형상을 갖는다. 다른 실시예에서, 다이 커넥터(66)는 설계 요구사항에 기초하여 임의의 원하는 형상을 가질 수 있다. 일부 실시예에서, 다이 커넥터(66)는 약 20 μm 미만의 직경을 갖는다. 일부 실시예에서, 패드(3902)의 직경은 다이 커넥터(66)의 직경보다 더 크다. 다이 커넥터(66)의 중심은 평면도에서 패드(3902)의 중심에 대해 제1 방향(D1)으로 시프트된다. 일부 실시예에서, 다이 커넥터(66)는 평면도에서 비아(1204V)와 완전히 중첩하고 비아(1208V)와 부분적으로 중첩한다. 위에서 설명된 바와 같은 형상 및 배열을 갖는 다이 커넥터(66) 및 패드(3902)를 형성하는 것에 의해, CTE 미스매치로 인해 다이 커넥터(66)로부터 재배선 구조체(3900)의 금속화 패턴(1204, 1208, 1212 및 1216)에 전달되는 응력이 감소된다.
도 39c는 일부 실시예에 따른 단면 CC를 따른 도 39a에 예시된 구조체의 전도성 피처의 평면도이다. 일부 실시예에서, 전도성 라인(1216La)은 평면도에서 만곡된 "C자"형 또는 "U자"형 형상을 가지며 여기서 UBM 비아(144V)는 만곡된 형상의 제1 단부에 위치되고 비아(1216V)는 만곡된 형상의 제2 단부에 위치된다. 일부 실시예에서, 전도성 라인(1216La)은 UBM 패드(144P) 아래에 및 평면도에서 UBM 패드(144P)의 외주 내에 배치된다. 만곡된 "C자"형 또는 "U자"형 형상은 스프링의 코일처럼 기능하고 파단 없이 굴곡하고 변형될 수 있다. 재배선 구조체에서의 금속화 패턴은 반도체 패키지에서의 재료의 CTE 미스매치로 인해 구부러지거나 변형될 수 있다. 이러한 CTE 미스매치는 금속화 패턴이 굽힘 및 변형으로 인한 높은 응력을 견디게 할 수 있다. 그렇지만, 증가된 유연성을 갖는 금속화 패턴의 개시된 형상은 재배선 구조체의 신뢰성을 증가시킨다. 유연한 형상의 금속화 패턴(1216) 및 가요성 절연 층(1218)(도 39a 참조)은 재배선 구조체 및 패키지 구조체에서의 응력을 안전하게 해소하기 위한 버퍼를 제공하기 때문에 응력 버퍼 필름이라고 지칭될 수 있다.
일부 실시예에서, 전도성 라인(1216La)은 UBM 비아(144V) 바로 아래에 있는 제1 부분(1216La1), 비아(1216V) 바로 위에 있는 제3 부분(1216La3), 및 제1 부분(1216La1)을 제3 부분(1216La3)에 연결시키는 제2 부분(1216La2)을 포함한다. 제1 부분(1216La1) 및 제3 부분(1216La3)은 위에 놓인 비아(144V) 및 아래에 놓인 비아(1216V)에 결합되는 패드 부분이고, 제2 부분(1216La2)은 곡면 또는 우회 패턴을 가지며 제1 부분((1216La1)과 제3 부분(1216La3)을 연결시킨다. 제2 부분(1216La2)의 우회 패턴은 금속화 패턴(1216)의 전도성 피처가 재배선 구조체 및/또는 패키지 구조체에서의 응력을 안전하게 해소하는 것을 돕는다.
일부 실시예에서, 패드 부분(1216La1 및 1216La3)은, 평면도에서, 만곡 부분(1216La2)보다 더 넓다. 이것은 패드 부분(1216La1 및 1216La1)이 위에 놓인 비아 및 아래에 놓인 비아에 대한 더 나은 연결을 이루게 하고 재배선 구조체의 신뢰성을 개선시킬 수 있게 한다. 패드 부분(1216La1)의 중심이 제1 방향으로 시프트되고 패드 부분(1216La3)의 중심이 제1 방향과 상이한 제2 방향으로 시프트되도록 패드 부분(1216La1 및 1216La3)의 중심이 UBM 패드(144P)의 중심에 대해 측방으로 시프트된다. 일부 실시예에서, 제1 방향은 제2 방향과 반대이다.
일부 실시예에서, UBM 패드(144P)는 평면도에서 원형 형상을 갖는다. 다른 실시예에서, UBM 패드(144P)는 설계 요구사항에 기초하여 임의의 원하는 형상을 가질 수 있다. 일부 실시예에서, UBM 패드(144P)는 약 60 μm 미만의 직경을 갖는다. 일부 실시예에서, UBM 칼럼(144C)은 평면도에서 원형 형상을 갖는다. 다른 실시예에서, UBM 칼럼(144C)은 설계 요구사항에 기초하여 임의의 원하는 형상을 가질 수 있다. 일부 실시예에서, UBM 칼럼(144C)은 약 60 μm 미만의 직경을 갖는다. 일부 실시예에서, UBM 패드(144P)의 직경은 UBM 칼럼(144C)의 직경보다 더 크다. UBM 칼럼(144C)의 중심은 평면도에서 UBM 구조체(144)의 패드 부분(144P)의 중심에 대해 제2 방향(D2)으로 시프트된다. 일부 실시예에서, 제2 방향(D2)은 제1 방향(D1)과 상이하다(도 39b 참조). 일부 실시예에서, 제2 방향(D2)은 제1 방향(D1)과 반대이다(도 39b 참조). 일부 실시예에서, UBM 칼럼(144C)은 평면도에서 비아(1216V)를 완전히 덮고 UBM 비아(144V)를 부분적으로 덮는다.
UBM 비아(144V), UBM 패드(144P) 및 UBM 칼럼(144C)을 포함하는 UBM 구조체(144)를 위에서 설명된 바와 같은 형상 및 배열로 형성하는 것에 의해, 반도체 패키지에서의 재료의 CTE 미스매치로 인해 UBM 구조체(144)에 본딩된 전도성 커넥터(146)로부터 재배선 구조체(3900)의 금속화 패턴(1204, 1208, 1212 및 1216)에 전달되는 응력이 감소된다.
도 40은 일부 실시예에 따른 패키지 컴포넌트(300)의 영역(214)(도 38 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(4000)는 패키지 컴포넌트(300)의 재배선 구조체(130)(도 38 참조)로서 구현된다. 도 40의 구조체는 도 39a의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 재배선 구조체(4000)는 절연 층(1202, 1206, 1210, 1214 및 1218); 및 금속화 패턴(1204, 1208, 1212 및 1216)을 포함한다. 일부 실시예에서, 재배선 구조체(4000)는 도 39a를 참조하여 위에서 설명된 재배선 구조체(3900)와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 도 40의 구조체가 도 39a의 구조체의 미러 이미지이도록 재배선 구조체(4000)의 금속화 패턴(1204, 1208, 1212 및 1216), UBM 비아(144V), UBM 패드(144P), UBM 칼럼(144C) 및 패드(3902)가 배열된다.
도 41은 일부 실시예에 따른 패키지 컴포넌트(300)의 영역(214)(도 38 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(3900)는 패키지 컴포넌트(300)의 재배선 구조체(130)(도 38 참조)로서 구현된다. 도 41의 구조체는 도 39a의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 일부 실시예에서, 도 41의 구조체는 도 39a의 구조체와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 도 39a의 구조체와 달리, 도 41의 구조체의 다이 커넥터(66) 및 UBM 칼럼(144C)의 중심이 대응하는 패드(3902 및 144P)의 중심에 대해 동일한 방향으로 시프트된다.
도 42는 일부 실시예에 따른 패키지 컴포넌트(300)의 영역(214)(도 38 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(4200)는 패키지 컴포넌트(300)의 재배선 구조체(130)(도 38 참조)로서 구현된다. 도 42의 구조체는 도 41의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 재배선 구조체(4200)는 절연 층(1202, 1206, 1210, 1214 및 1218); 및 금속화 패턴(1204, 1208, 1212 및 1216)을 포함한다. 일부 실시예에서, 도 42의 구조체는 도 41의 구조체와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 도 42의 구조체가 도 41의 구조체의 미러 이미지이도록 재배선 구조체(4200)의 금속화 패턴(1204, 1208, 1212 및 1216), UBM 비아(144V), UBM 패드(144P), UBM 칼럼(144C) 및 패드(3902)가 배열된다.
도 43은 일부 실시예에 따른 패키지 컴포넌트(300)의 영역(214)(도 38 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(4300)는 패키지 컴포넌트(300)의 재배선 구조체(130)(도 38 참조)로서 구현된다. 도 43의 구조체는 도 39a의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 재배선 구조체(4300)는 절연 층(1202, 1206, 1210, 1214 및 1218); 및 금속화 패턴(1204, 1208, 1212 및 1216)을 포함한다. 일부 실시예에서, 도 43의 구조체는 도 39a의 구조체와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 도 39a의 구조체와 달리, 패드(3902)와 UBM 패드(144P)가 평면도에서 부분적으로 중첩하도록 패드(3902)가 UBM 패드(144P)에 대해 측방으로 시프트된다. 게다가, 전도성 라인(1204La)과 전도성 라인(1216La)이 평면도에서 부분적으로 중첩하도록 전도성 라인(1204La)이 전도성 라인(1216La)에 대해 측방으로 시프트된다. 추가적으로, 적층형 비아(1208V, 1212V 및 1216V)가 비아(1204V)와 UBM 비아(144V) 사이에 측방으로 개재되도록 비아(1204V)와 UBM 비아(144V)는 적층형 비아(1208V, 1212V 및 1216V)에 대해 측방으로 시프트된다.
도 44는 일부 실시예에 따른 패키지 컴포넌트(300)의 영역(214)(도 38 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(4400)는 패키지 컴포넌트(300)의 재배선 구조체(130)(도 38 참조)로서 구현된다. 도 44의 구조체는 도 43의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 재배선 구조체(4400)는 절연 층(1202, 1206, 1210, 1214 및 1218); 및 금속화 패턴(1204, 1208, 1212 및 1216)을 포함한다. 일부 실시예에서, 도 44의 구조체는 도 43의 구조체와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 도 44의 구조체가 도 43의 구조체의 미러 이미지이도록 재배선 구조체(4200)의 금속화 패턴(1204, 1208, 1212 및 1216), UBM 비아(144V), UBM 패드(144P), UBM 칼럼(144C) 및 패드(3902)가 배열된다.
도 45는 일부 실시예에 따른 패키지 컴포넌트(300)의 영역(214)(도 38 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(4300)는 패키지 컴포넌트(300)의 재배선 구조체(130)(도 38 참조)로서 구현된다. 도 45의 구조체는 도 43의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 일부 실시예에서, 도 45의 구조체는 도 43의 구조체와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 도 43의 구조체와 달리, 도 45의 구조체의 다이 커넥터(66) 및 UBM 칼럼(144C)의 중심이 대응하는 패드(3902 및 144P)의 중심에 대해 동일한 방향으로 시프트된다.
도 46은 일부 실시예에 따른 패키지 컴포넌트(300)의 영역(214)(도 38 참조)의 단면도이다. 예시된 실시예에서, 재배선 구조체(4600)는 패키지 컴포넌트(300)의 재배선 구조체(130)(도 38 참조)로서 구현된다. 도 46의 구조체는 도 45의 구조체와 유사하며, 유사한 피처는 유사한 숫자 참조로 라벨링되고, 유사한 피처에 대한 설명이 본 명세서에서 반복되지 않는다. 재배선 구조체(4600)는 절연 층(1202, 1206, 1210, 1214 및 1218); 및 금속화 패턴(1204, 1208, 1212 및 1216)을 포함한다. 일부 실시예에서, 도 46의 구조체는 도 45의 구조체와 유사한 방식으로 형성될 수 있으며, 그 설명이 본 명세서에서 반복되지 않는다. 도 46의 구조체가 도 45의 구조체의 미러 이미지이도록 재배선 구조체(4200)의 금속화 패턴(1204, 1208, 1212 및 1216), UBM 비아(144V), UBM 패드(144P), UBM 칼럼(144C) 및 패드(3902)가 배열된다.
도 47은 일부 실시예에 따른 패키지 컴포넌트(300)(도 38 참조)의 평면도이다. 일부 실시예에서, 도 39a 및 도 40 내지 도 46을 참조하여 위에서 설명된 바와 같은 재배선 구조체 및 UBM 구조체는 인터포저 다이(51)와 집적 회로 다이(50A 및 50B)의 각자의 중첩 부분 사이에 형성될 수 있다. 다른 실시예에서, 도 39a 및 도 40 내지 도 46을 참조하여 위에서 설명된 바와 같은 재배선 구조체 및 UBM 구조체는 또한 평면도에서 인터포저 다이(51)와 중첩하지 않는 집적 회로 다이(50A 및 50B)의 부분 아래에 형성될 수 있다.
다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조체가 포함될 수 있다. 테스트 구조체는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조체는 물론 최종 구조체에 대해 수행될 수 있다. 추가적으로, 본 명세서에서 개시된 구조체 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 노운 굿 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
실시예는 장점을 달성할 수 있다. 일부 실시예에 따른 재배선 구조체 및 UBM 구조체 및 이를 형성하는 방법이 제공된다. 특히, 재배선 구조체는 파단 없이 굽힘 및 다른 변형에 대처하기 위해 금속화 패턴에 더 많은 유연성을 제공하는 형상을 가진 금속화 패턴을 포함한다. 굽힘 및 다른 변형은 반도체 패키지에서의 재료의 CTE 미스매치에 의해 야기된 응력으로 인한 것일 수 있다. 예를 들어, 금속화 패턴은 평면도에서 만곡된 "C자"형 형상 또는 "U자"형 형상을 가질 수 있다. 이러한 유연한 형상의 금속화 패턴은, 폴리머 층과 같은, 컨포밍 유전체 층으로 둘러싸여 있다. 유연한 형상의 금속화 패턴과 주변의 컨포밍 유전체 층의 조합은 재배선 구조체 및 패키지 구조체에서의 응력을 해소하기 위한 버퍼를 제공한다. 게다가, UBM 구조체는, 예를 들어, CTE 미스매치로 인해 UBM 구조체에 본딩된 범프로부터 재배선 구조체의 금속화 패턴으로 전달되는 응력을 감소시키기 위한 형상 및 배열을 갖는 비아 부분, 패드 부분 및 칼럼 부분을 포함한다. 예를 들어, UBM 구조체의 패드 부분의 폭은 UBM 구조체의 대응하는 필라 부분의 폭보다 크다. 추가적으로, 평면도에서 UBM 구조체의 비아 부분 및 칼럼 부분의 중심이 UBM 구조체의 대응하는 패드 부분의 중심에 대해 측방으로 시프트된다. 게다가, 재배선 구조체는, 평면도에서 적층형 비아의 중심이 UBM 구조체의 대응하는 패드 부분의 중심에 대해 측방으로 시프트되도록, 적층형 비아를 가질 수 있다. CTE 미스매치는 금속화 패턴이 굽힘 및 변형으로 인한 높은 응력을 견디게 할 수 있다. 그렇지만, 금속화 패턴의 개시된 형상, 적층형 비아의 개시된 배열, 및 UBM 구조체의 다양한 컴포넌트의 개시된 형상 및 배열은 재배선 구조체의 신뢰성을 증가시킨다.
일 실시예에 따르면, 패키지 구조체는 집적 회로 다이, 집적 회로 다이에 본딩된 재배선 구조체, 및 집적 회로 다이와 재배선 구조체 사이의 언더 범프 금속화(UBM) 구조체를 포함한다. UBM 구조체는 집적 회로 다이를 재배선 구조체에 전기적으로 결합시킨다. 재배선 구조체는 제1 절연 층, 제1 절연 층과 집적 회로 다이 사이에 개재된 제2 절연 층, 및 제1 절연 층 및 제2 절연 층 내의 제1 금속화 패턴을 포함한다. 제1 금속화 패턴은 제1 전도성 라인 및 제1 전도성 라인에 결합된 제1 전도성 비아를 포함한다. 제1 전도성 라인은 제2 절연 층 내에 있다. 제1 전도성 비아는 제1 절연 층 내에 있다. 제1 전도성 라인은 제1 전도성 비아에 결합된 제1 전도성 패드, 제2 전도성 패드, 및 제1 전도성 패드를 제2 전도성 패드에 연결시키는 만곡된 부분을 포함한다. UBM 구조체는 제2 절연 층을 관통하여 연장되고 제2 전도성 패드에 결합되는 제2 전도성 비아, 제2 전도성 비아에 결합된 제3 전도성 패드, 및 제3 전도성 패드에 결합된 전도성 칼럼을 포함한다. 제3 전도성 패드는 제2 전도성 비아와 집적 회로 다이 사이에 개재된다. 전도성 칼럼은 제3 전도성 패드와 집적 회로 다이 사이에 개재된다.
실시예는 다음과 같은 특징들 중 하나 이상을 포함할 수 있다. 재배선 구조체는 제3 절연 층, 및 제1 절연 층 및 제3 절연 층 내의 제2 금속화 패턴을 더 포함한다. 제1 절연 층은 제3 절연 층과 제2 절연 층 사이에 개재된다. 제2 금속화 패턴은 제2 전도성 라인 및 제2 전도성 라인에 결합된 제3 전도성 비아를 포함한다. 제2 전도성 라인은 제1 절연 층 내에 있다. 제3 전도성 비아는 제3 절연 층 내에 있다. 제3 전도성 비아 및 제1 전도성 비아는 수직으로 적층된다. 제1 전도성 비아 및 제2 전도성 비아는 평면도에서 제3 전도성 패드의 외주 내에 배치된다. 전도성 칼럼은 평면도에서 제3 전도성 패드의 외주 내에 배치된다. 전도성 칼럼의 폭은 평면도에서 제3 전도성 패드의 폭보다 작다. 전도성 칼럼의 중심이 평면도에서 제3 전도성 패드의 중심에 대해 시프트된다. 제1 전도성 비아의 중심이 평면도에서 제3 전도성 패드의 중심에 대해 시프트된다. 제2 전도성 비아의 중심이 평면도에서 제3 전도성 패드의 중심에 대해 시프트된다. 제1 전도성 비아는 평면도에서 전도성 칼럼과 완전히 중첩한다. 제2 전도성 비아는 평면도에서 전도성 칼럼과 부분적으로 중첩한다.
다른 실시예에 따르면, 패키지 구조체는 인터포저 다이 - 인터포저 다이는 다이 커넥터를 포함함 -, 다이 커넥터에 결합된 제1 전도성 패드, 및 제1 전도성 패드에 본딩된 재배선 구조체를 포함한다. 재배선 구조체는 제1 절연 층, 제2 절연 층, 제3 절연 층, 및 제1 절연 층 및 제2 절연 층 내의 제1 금속화 패턴을 포함한다. 제1 절연 층은 제2 절연 층과 제1 전도성 패드 사이에 개재된다. 제2 절연 층은 제3 절연 층과 제1 절연 층 사이에 개재된다. 제1 금속화 패턴은 제1 전도성 라인 및 제1 전도성 라인에 결합된 제1 전도성 비아를 포함한다. 제1 전도성 라인은 제2 절연 층 내에 있다. 제1 전도성 비아는 제1 절연 층을 관통하여 연장되고 제1 전도성 패드에 결합된다. 제1 전도성 라인은 제1 전도성 비아에 결합된 제2 전도성 패드, 제3 전도성 패드, 및 제2 전도성 패드를 제3 전도성 패드에 연결시키는 만곡된 부분을 포함한다. 재배선 구조체는 제2 절연 층 및 제3 절연 층 내의 제2 금속화 패턴을 더 포함한다. 제2 금속화 패턴은 제2 전도성 비아를 포함한다. 제2 전도성 비아는 제2 절연 층을 관통하여 연장되고 제1 전도성 라인의 제3 전도성 패드에 결합된다.
실시예는 다음과 같은 특징들 중 하나 이상을 포함할 수 있다. 제1 전도성 비아 및 제2 전도성 비아는 평면도에서 제1 전도성 패드의 외주 내에 배치된다. 다이 커넥터의 폭은 평면도에서 제1 전도성 패드의 폭보다 작다. 다이 커넥터의 중심이 평면도에서 제1 전도성 패드의 중심에 대해 시프트된다. 제1 전도성 비아의 중심이 평면도에서 제1 전도성 패드의 중심에 대해 시프트된다. 제2 전도성 비아의 중심이 평면도에서 제1 전도성 패드의 중심에 대해 시프트된다.
또 다른 실시예에 따르면, 방법은 캐리어 기판 위에 재배선 구조체를 형성하는 단계를 포함한다. 재배선 구조체를 형성하는 단계는 캐리어 기판 위에 제1 절연 층을 형성하는 단계를 포함한다. 제1 금속화 패턴이 제1 절연 층 내에 및 제1 절연 층의 상부 표면을 따라 형성된다. 제1 금속화 패턴은 제1 전도성 라인 및 제1 전도성 라인에 결합된 제1 전도성 비아를 포함한다. 제1 전도성 라인은 제1 절연 층의 상부 표면을 따라 연장된다. 제1 전도성 비아는 제1 절연 층을 관통하여 연장된다. 제1 전도성 라인은 제1 전도성 비아에 결합된 제1 전도성 패드, 제2 전도성 패드, 및 제1 전도성 패드를 제2 전도성 패드에 연결시키는 만곡된 부분을 포함한다. 본 방법은 제1 절연 층 및 제1 금속화 패턴 위에 제2 절연 층을 형성하는 단계, 및 재배선 구조체 위에 언더 범프 금속화(UBM) 구조체를 형성하는 단계를 더 포함한다. UBM 구조체를 형성하는 단계는 제2 절연 층 내에 제2 전도성 비아를 형성하는 단계를 포함한다. 제2 전도성 비아는 제2 전도성 패드에 결합된다. 제3 전도성 패드는 제2 전도성 비아 위에 형성된다. 전도성 칼럼은 제3 전도성 패드 위에 형성된다. 제3 전도성 패드는 전도성 칼럼을 제2 전도성 비아에 전기적으로 결합시킨다.
실시예는 다음과 같은 특징들 중 하나 이상을 포함할 수 있다. 집적 회로 다이는 전도성 커넥터를 사용하여 UBM 구조체에 본딩된다. 전도성 칼럼의 중심이 평면도에서 제3 전도성 패드의 중심에 대해 시프트된다. 제1 전도성 비아의 중심이 평면도에서 제3 전도성 패드의 중심에 대해 제1 방향으로 시프트된다. 제2 전도성 비아의 중심이 평면도에서 제3 전도성 패드의 중심에 대해 제2 방향으로 시프트된다. 제1 방향은 제2 방향과 상이하다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
(실시예 1)
패키지 구조체로서,
집적 회로 다이;
상기 집적 회로 다이에 본딩된 재배선 구조체 - 상기 재배선 구조체는:
제1 절연 층;
상기 제1 절연 층과 상기 집적 회로 다이 사이에 개재된 제2 절연 층; 및
상기 제1 절연 층 및 상기 제2 절연 층 내의 제1 금속화 패턴 - 상기 제1 금속화 패턴은 제1 전도성 라인 및 상기 제1 전도성 라인에 결합된 제1 전도성 비아를 포함하고, 상기 제1 전도성 라인은 상기 제2 절연 층 내에 있으며, 상기 제1 전도성 비아는 상기 제1 절연 층 내에 있음 - 을 포함하고, 상기 제1 전도성 라인은:
상기 제1 전도성 비아에 결합된 제1 전도성 패드;
제2 전도성 패드; 및
상기 제1 전도성 패드를 상기 제2 전도성 패드에 연결시키는 만곡된 부분을 포함함 -; 및
상기 집적 회로 다이와 상기 재배선 구조체 사이의 언더 범프 금속화(UBM) 구조체 - 상기 UBM 구조체는 상기 집적 회로 다이를 상기 재배선 구조체에 전기적으로 결합시키고, 상기 UBM 구조체는:
상기 제2 절연 층을 관통하여 연장되고 상기 제2 전도성 패드에 결합되는 제2 전도성 비아;
상기 제2 전도성 비아에 결합된 제3 전도성 패드 - 상기 제3 전도성 패드는 상기 제2 전도성 비아와 상기 집적 회로 다이 사이에 개재됨 -; 및
상기 제3 전도성 패드에 결합된 전도성 칼럼 - 상기 전도성 칼럼은 상기 제3 전도성 패드와 상기 집적 회로 다이 사이에 개재됨 - 을 포함함 -
를 포함하는, 패키지 구조체.
(실시예 2)
실시예 1에 있어서, 상기 재배선 구조체는:
제3 절연 층 - 상기 제1 절연 층은 상기 제3 절연 층과 상기 제2 절연 층 사이에 개재됨 -; 및
상기 제1 절연 층 및 상기 제3 절연 층 내의 제2 금속화 패턴 - 상기 제2 금속화 패턴은 제2 전도성 라인 및 상기 제2 전도성 라인에 결합된 제3 전도성 비아를 포함하고, 상기 제2 전도성 라인은 상기 제1 절연 층 내에 있으며, 상기 제3 전도성 비아는 상기 제3 절연 층 내에 있고, 상기 제3 전도성 비아 및 상기 제1 전도성 비아는 수직으로 적층됨 - 을 더 포함하는, 패키지 구조체.
(실시예 3)
실시예 1에 있어서, 상기 제1 전도성 비아 및 상기 제2 전도성 비아는 평면도에서 상기 제3 전도성 패드의 외주(perimeter) 내에 배치되는, 패키지 구조체.
(실시예 4)
실시예 1에 있어서, 상기 전도성 칼럼은 평면도에서 상기 제3 전도성 패드의 외주 내에 배치되는, 패키지 구조체.
(실시예 5)
실시예 1에 있어서, 상기 전도성 칼럼의 폭은 평면도에서 상기 제3 전도성 패드의 폭보다 작은, 패키지 구조체.
(실시예 6)
실시예 1에 있어서, 상기 전도성 칼럼의 중심이 평면도에서 상기 제3 전도성 패드의 중심에 대해 시프트되는, 패키지 구조체.
(실시예 7)
실시예 1에 있어서, 상기 제1 전도성 비아의 중심이 평면도에서 상기 제3 전도성 패드의 중심에 대해 시프트되는, 패키지 구조체.
(실시예 8)
실시예 1에 있어서, 상기 제2 전도성 비아의 중심이 평면도에서 상기 제3 전도성 패드의 중심에 대해 시프트되는, 패키지 구조체.
(실시예 9)
실시예 1에 있어서, 상기 제1 전도성 비아는 평면도에서 상기 전도성 칼럼과 완전히 중첩하는, 패키지 구조체.
(실시예 10)
실시예 1에 있어서, 상기 제2 전도성 비아는 평면도에서 상기 전도성 칼럼과 부분적으로 중첩하는, 패키지 구조체.
(실시예 11)
패키지 구조체로서,
인터포저 다이 - 상기 인터포저 다이는 다이 커넥터를 포함함 -;
상기 다이 커넥터에 결합된 제1 전도성 패드; 및
상기 제1 전도성 패드에 본딩된 재배선 구조체 - 상기 재배선 구조체는:
제1 절연 층;
제2 절연 층 - 상기 제1 절연 층은 상기 제2 절연 층과 상기 제1 전도성 패드 사이에 개재됨 -;
제3 절연 층 - 상기 제2 절연 층은 상기 제3 절연 층과 상기 제1 절연 층 사이에 개재됨 -;
상기 제1 절연 층 및 상기 제2 절연 층 내의 제1 금속화 패턴 - 상기 제1 금속화 패턴은 제1 전도성 라인 및 상기 제1 전도성 라인에 결합된 제1 전도성 비아를 포함하고, 상기 제1 전도성 라인은 상기 제2 절연 층 내에 있으며, 상기 제1 전도성 비아는 상기 제1 절연 층을 관통하여 연장되고 상기 제1 전도성 패드에 결합되며, 상기 제1 전도성 라인은:
상기 제1 전도성 비아에 결합된 제2 전도성 패드;
제3 전도성 패드; 및
상기 제2 전도성 패드를 상기 제3 전도성 패드에 연결시키는 만곡된 부분을 포함함 -; 및
상기 제2 절연 층 및 상기 제3 절연 층 내의 제2 금속화 패턴 - 상기 제2 금속화 패턴은 제2 전도성 비아를 포함하고, 상기 제2 전도성 비아는 상기 제2 절연 층을 관통하여 연장되고 상기 제1 전도성 라인의 상기 제3 전도성 패드에 결합됨 - 을 포함함 -
를 포함하는, 패키지 구조체.
(실시예 12)
실시예 11에 있어서, 상기 제1 전도성 비아 및 상기 제2 전도성 비아는 평면도에서 상기 제1 전도성 패드의 외주 내에 배치되는, 패키지 구조체.
(실시예 13)
실시예 11에 있어서, 상기 다이 커넥터의 폭은 평면도에서 상기 제1 전도성 패드의 폭보다 작은, 패키지 구조체.
(실시예 14)
실시예 11에 있어서, 상기 다이 커넥터의 중심이 평면도에서 상기 제1 전도성 패드의 중심에 대해 시프트되는, 패키지 구조체.
(실시예 15)
실시예 11에 있어서, 상기 제1 전도성 비아의 중심이 평면도에서 상기 제1 전도성 패드의 중심에 대해 시프트되는, 패키지 구조체.
(실시예 16)
실시예 11에 있어서, 상기 제2 전도성 비아의 중심이 평면도에서 상기 제1 전도성 패드의 중심에 대해 시프트되는, 패키지 구조체.
(실시예 17)
방법으로서,
캐리어 기판 위에 재배선 구조체를 형성하는 단계 - 상기 재배선 구조체를 형성하는 단계는:
상기 캐리어 기판 위에 제1 절연 층을 형성하는 단계;
상기 제1 절연 층 내에 및 상기 제1 절연 층의 상부 표면을 따라 제1 금속화 패턴을 형성하는 단계 - 상기 제1 금속화 패턴은 제1 전도성 라인 및 상기 제1 전도성 라인에 결합된 제1 전도성 비아를 포함하고, 상기 제1 전도성 라인은 상기 제1 절연 층의 상기 상부 표면을 따라 연장되며, 상기 제1 전도성 비아는 상기 제1 절연 층을 관통하여 연장되고, 상기 제1 전도성 라인은:
상기 제1 전도성 비아에 결합된 제1 전도성 패드;
제2 전도성 패드; 및
상기 제1 전도성 패드를 상기 제2 전도성 패드에 연결시키는 만곡된 부분을 포함함 -; 및
상기 제1 절연 층 및 상기 제1 금속화 패턴 위에 제2 절연 층을 형성하는 단계를 포함함 -; 및
상기 재배선 구조체 위에 언더 범프 금속화(UBM) 구조체를 형성하는 단계 - 상기 UBM 구조체를 형성하는 단계는:
상기 제2 절연 층 내에 제2 전도성 비아를 형성하는 단계 - 상기 제2 전도성 비아는 상기 제2 전도성 패드에 결합됨 -;
상기 제2 전도성 비아 위에 제3 전도성 패드를 형성하는 단계; 및
상기 제3 전도성 패드 위에 전도성 칼럼을 형성하는 단계 - 상기 제3 전도성 패드는 상기 전도성 칼럼을 상기 제2 전도성 비아에 전기적으로 결합시킴 - 를 포함함 -
를 포함하는, 방법.
(실시예 18)
실시예 17에 있어서, 전도성 커넥터를 사용하여 집적 회로 다이를 상기 UBM 구조체에 본딩하는 단계
를 더 포함하는, 방법.
(실시예 19)
실시예 17에 있어서, 상기 전도성 칼럼의 중심이 평면도에서 상기 제3 전도성 패드의 중심에 대해 시프트되는, 방법.
(실시예 20)
실시예 17에 있어서, 상기 제1 전도성 비아의 중심이 평면도에서 상기 제3 전도성 패드의 중심에 대해 제1 방향으로 시프트되고, 상기 제2 전도성 비아의 중심이 평면도에서 상기 제3 전도성 패드의 상기 중심에 대해 제2 방향으로 시프트되며, 상기 제1 방향은 상기 제2 방향과 상이한, 방법.

Claims (10)

  1. 패키지 구조체로서,
    집적 회로 다이;
    상기 집적 회로 다이에 본딩된 재배선 구조체 - 상기 재배선 구조체는:
    제1 절연 층;
    상기 제1 절연 층과 상기 집적 회로 다이 사이에 개재된 제2 절연 층; 및
    상기 제1 절연 층 및 상기 제2 절연 층 내의 제1 금속화 패턴 - 상기 제1 금속화 패턴은 제1 전도성 라인 및 상기 제1 전도성 라인에 결합된 제1 전도성 비아를 포함하고, 상기 제1 전도성 라인은 상기 제2 절연 층 내에 있으며, 상기 제1 전도성 비아는 상기 제1 절연 층 내에 있음 - 을 포함하고, 상기 제1 전도성 라인은:
    상기 제1 전도성 비아에 결합된 제1 전도성 패드;
    제2 전도성 패드; 및
    상기 제1 전도성 패드를 상기 제2 전도성 패드에 연결시키는 만곡된 부분을 포함함 -; 및
    상기 집적 회로 다이와 상기 재배선 구조체 사이의 언더 범프 금속화(UBM) 구조체 - 상기 UBM 구조체는 상기 집적 회로 다이를 상기 재배선 구조체에 전기적으로 결합시키고, 상기 UBM 구조체는:
    상기 제2 절연 층을 관통하여 연장되고 상기 제2 전도성 패드에 결합되는 제2 전도성 비아;
    상기 제2 전도성 비아에 결합된 제3 전도성 패드 - 상기 제3 전도성 패드는 상기 제2 전도성 비아와 상기 집적 회로 다이 사이에 개재됨 -; 및
    상기 제3 전도성 패드에 결합된 전도성 칼럼 - 상기 전도성 칼럼은 상기 제3 전도성 패드와 상기 집적 회로 다이 사이에 개재됨 - 을 포함함 -
    를 포함하고,
    상기 제1 전도성 패드는, 상기 제3 전도성 패드에 직접적으로 접촉하지 않은 상태로, 상기 만곡된 부분, 상기 제2 전도성 패드 및 상기 제2 전도성 비아를 통해서 상기 제3 전도성 패드에 전기적으로 연결되고,
    상기 제1 전도성 패드, 상기 제2 전도성 패드, 및 상기 만곡된 부분은 평면시로 완전히 상기 제3 전도성 패드의 외주 내에 있는, 패키지 구조체.
  2. 제1항에 있어서, 상기 재배선 구조체는:
    제3 절연 층 - 상기 제1 절연 층은 상기 제3 절연 층과 상기 제2 절연 층 사이에 개재됨 -; 및
    상기 제1 절연 층 및 상기 제3 절연 층 내의 제2 금속화 패턴 - 상기 제2 금속화 패턴은 제2 전도성 라인 및 상기 제2 전도성 라인에 결합된 제3 전도성 비아를 포함하고, 상기 제2 전도성 라인은 상기 제1 절연 층 내에 있으며, 상기 제3 전도성 비아는 상기 제3 절연 층 내에 있고, 상기 제3 전도성 비아 및 상기 제1 전도성 비아는 수직으로 적층됨 - 을 더 포함하는, 패키지 구조체.
  3. 제1항에 있어서, 상기 제1 전도성 비아 및 상기 제2 전도성 비아는 평면도에서 상기 제3 전도성 패드의 외주(perimeter) 내에 배치되는, 패키지 구조체.
  4. 제1항에 있어서, 상기 전도성 칼럼은 평면도에서 상기 제3 전도성 패드의 외주 내에 배치되는, 패키지 구조체.
  5. 제1항에 있어서, 상기 전도성 칼럼의 폭은 평면도에서 상기 제3 전도성 패드의 폭보다 작은, 패키지 구조체.
  6. 제1항에 있어서, 상기 전도성 칼럼의 중심이 평면도에서 상기 제3 전도성 패드의 중심에 대해 시프트되는, 패키지 구조체.
  7. 제1항에 있어서, 상기 제1 전도성 비아의 중심이 평면도에서 상기 제3 전도성 패드의 중심에 대해 시프트되는, 패키지 구조체.
  8. 제1항에 있어서, 상기 제1 전도성 비아는 평면도에서 상기 전도성 칼럼과 완전히 또는 부분적으로 중첩하는, 패키지 구조체.
  9. 패키지 구조체로서,
    인터포저 다이 - 상기 인터포저 다이는 다이 커넥터를 포함함 -;
    상기 다이 커넥터에 결합된 제1 전도성 패드; 및
    상기 제1 전도성 패드에 본딩된 재배선 구조체 - 상기 재배선 구조체는:
    제1 절연 층;
    제2 절연 층 - 상기 제1 절연 층은 상기 제2 절연 층과 상기 제1 전도성 패드 사이에 개재됨 -;
    제3 절연 층 - 상기 제2 절연 층은 상기 제3 절연 층과 상기 제1 절연 층 사이에 개재됨 -;
    상기 제1 절연 층 및 상기 제2 절연 층 내의 제1 금속화 패턴 - 상기 제1 금속화 패턴은 제1 전도성 라인 및 상기 제1 전도성 라인에 결합된 제1 전도성 비아를 포함하고, 상기 제1 전도성 라인은 상기 제2 절연 층 내에 있으며, 상기 제1 전도성 비아는 상기 제1 절연 층을 관통하여 연장되고 상기 제1 전도성 패드에 결합되며, 상기 제1 전도성 라인은:
    상기 제1 전도성 비아에 결합된 제2 전도성 패드;
    제3 전도성 패드; 및
    상기 제2 전도성 패드를 상기 제3 전도성 패드에 연결시키는 만곡된 부분을 포함하고,
    상기 제2 전도성 패드, 상기 제3 전도성 패드, 및 상기 만곡된 부분은 평면시로 완전히 제1 전도성 패드의 외주 내에 있음 -; 및
    상기 제2 절연 층 및 상기 제3 절연 층 내의 제2 금속화 패턴 - 상기 제2 금속화 패턴은 제2 전도성 비아를 포함하고, 상기 제2 전도성 비아는 상기 제2 절연 층을 관통하여 연장되고 상기 제1 전도성 라인의 상기 제3 전도성 패드에 결합됨 - 을 포함함 -
    를 포함하고,
    상기 제2 전도성 패드는, 상기 제2 금속화 패턴에 직접적으로 접촉하지 않은 상태로, 상사 상기 만곡된 부분 및 상기 제3 전도성 패드를 통해 상기 제2 금속화 패턴에 전기적으로 연결되는 것인, 패키지 구조체.
  10. 방법으로서,
    캐리어 기판 위에 재배선 구조체를 형성하는 단계 - 상기 재배선 구조체를 형성하는 단계는:
    상기 캐리어 기판 위에 제1 절연 층을 형성하는 단계;
    상기 제1 절연 층 내에 및 상기 제1 절연 층의 상부 표면을 따라 제1 금속화 패턴을 형성하는 단계 - 상기 제1 금속화 패턴은 제1 전도성 라인 및 상기 제1 전도성 라인에 결합된 제1 전도성 비아를 포함하고, 상기 제1 전도성 라인은 상기 제1 절연 층의 상기 상부 표면을 따라 연장되며, 상기 제1 전도성 비아는 상기 제1 절연 층을 관통하여 연장되고, 상기 제1 전도성 라인은:
    상기 제1 전도성 비아에 결합된 제1 전도성 패드;
    제2 전도성 패드; 및
    상기 제1 전도성 패드를 상기 제2 전도성 패드에 연결시키는 만곡된 부분을 포함함 -; 및
    상기 제1 절연 층 및 상기 제1 금속화 패턴 위에 제2 절연 층을 형성하는 단계를 포함함 -; 및
    상기 재배선 구조체 위에 언더 범프 금속화(UBM) 구조체를 형성하는 단계 - 상기 UBM 구조체를 형성하는 단계는:
    상기 제2 절연 층 내에 제2 전도성 비아를 형성하는 단계 - 상기 제2 전도성 비아는 상기 제2 전도성 패드에 결합됨 -;
    상기 제2 전도성 비아 위에 제3 전도성 패드를 형성하는 단계; 및
    상기 제3 전도성 패드 위에 전도성 칼럼을 형성하는 단계 - 상기 제3 전도성 패드는 상기 전도성 칼럼을 상기 제2 전도성 비아에 전기적으로 결합시킴 - 를 포함함 -
    를 포함하고,
    상기 제1 전도성 패드는, 상기 제3 전도성 패드에 직접적으로 접촉하지 않은 상태로, 상기 만곡된 부분, 상기 제2 전도성 패드 및 상기 제2 전도성 비아를 통해서 상기 제3 전도성 패드에 전기적으로 연결되고,
    상기 제1 전도성 패드, 상기 제2 전도성 패드, 및 상기 만곡된 부분은 평면시로 완전히 상기 제3 전도성 패드의 외주 내에 있는, 방법.
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