JP2000323523A - フリップチップ実装構造 - Google Patents
フリップチップ実装構造Info
- Publication number
- JP2000323523A JP2000323523A JP12669199A JP12669199A JP2000323523A JP 2000323523 A JP2000323523 A JP 2000323523A JP 12669199 A JP12669199 A JP 12669199A JP 12669199 A JP12669199 A JP 12669199A JP 2000323523 A JP2000323523 A JP 2000323523A
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- semiconductor chip
- mounting structure
- chip
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8312—Aligning
- H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】半導体チップと回路基板とのＡＦＣまたは接着
ペースト材料による電気的接続に関し、加圧時において
半導体チップのアクティブ面と回路基板との対向面が、
接続部以外に直接接触しないように変形を抑制する。 【解決手段】半導体チップ１は複数のバンプ電極２が設
けられているアクティブ面を回路基板３と対向させ、回
路基板３の電極４と半導体チップ１の所定のバンプ電極
２を対応させＡＣＦ５を介して電気的に接続させてい
る。このＡＣＦ５中に絶縁性、緩衝性、かつ耐熱性を有
するスペーサー７を含んでいる。これにより、半導体チ
ップ１のアクティブ面と回路基板３の実装面間にスペー
サー７を挟み込ませ、相互接続のために加圧する時、ス
ペーサー７により半導体チップ１と回路基板３がその接
続部位外に互いに直接接触することなく、反りが抑制さ
れる。
ペースト材料による電気的接続に関し、加圧時において
半導体チップのアクティブ面と回路基板との対向面が、
接続部以外に直接接触しないように変形を抑制する。 【解決手段】半導体チップ１は複数のバンプ電極２が設
けられているアクティブ面を回路基板３と対向させ、回
路基板３の電極４と半導体チップ１の所定のバンプ電極
２を対応させＡＣＦ５を介して電気的に接続させてい
る。このＡＣＦ５中に絶縁性、緩衝性、かつ耐熱性を有
するスペーサー７を含んでいる。これにより、半導体チ
ップ１のアクティブ面と回路基板３の実装面間にスペー
サー７を挟み込ませ、相互接続のために加圧する時、ス
ペーサー７により半導体チップ１と回路基板３がその接
続部位外に互いに直接接触することなく、反りが抑制さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、回路基板と、複数
の電極部が設けられている半導体チップのアクティブ面
とを対向させ電気的に接続するフリップチップ実装構造
に関する。
の電極部が設けられている半導体チップのアクティブ面
とを対向させ電気的に接続するフリップチップ実装構造
に関する。
【０００２】
【従来の技術】異方性導電接着材料または異方性導電膜
（以下、ＡＣＦ（Anisotropic Conductive Film）と称
する）によるＣＯＢ（Chip On Board）と呼ばれる半導
体チップの実装技術では、１つの回路基板上に複数の半
導体チップ（ベアチップ）を直接実装している。この場
合、回路基板としてはガラスエポキシ等の有機材料のも
のを用いる場合が多い。
（以下、ＡＣＦ（Anisotropic Conductive Film）と称
する）によるＣＯＢ（Chip On Board）と呼ばれる半導
体チップの実装技術では、１つの回路基板上に複数の半
導体チップ（ベアチップ）を直接実装している。この場
合、回路基板としてはガラスエポキシ等の有機材料のも
のを用いる場合が多い。
【０００３】図３は従来のフリップチップ実装構造の構
成を示す断面図である。半導体チップ３１は複数のバン
プ電極３２が設けられているアクティブ面を回路基板２
３と対向させ、回路基板３３の電極３４と半導体チップ
３１の所定のバンプ電極３２を対応させＡＣＦ３５を介
して電気的に接続させている。
成を示す断面図である。半導体チップ３１は複数のバン
プ電極３２が設けられているアクティブ面を回路基板２
３と対向させ、回路基板３３の電極３４と半導体チップ
３１の所定のバンプ電極３２を対応させＡＣＦ３５を介
して電気的に接続させている。
【０００４】ＡＣＦ３５は、フィルム状のエポキシ樹脂
中に導電性粒子３６が分散されており、導電性粒子３６
を挟み込む所定の導通部分だけその間隙が導電性粒子３
６の粒形以下になることで導通状態が得られ、他は絶縁
状態となる特性を有する。
中に導電性粒子３６が分散されており、導電性粒子３６
を挟み込む所定の導通部分だけその間隙が導電性粒子３
６の粒形以下になることで導通状態が得られ、他は絶縁
状態となる特性を有する。
【０００５】すなわち、回路基板３３においてチップ実
装対象となる位置にＡＣＦ３５をコートし、半導体チッ
プ３１のアクティブ面を回路基板３３に対し位置合わせ
した後、図示しない圧着ツールによる加圧／加熱工程を
経ることにより、半導体チップ３１と回路基板３３の間
にＡＣＦ３５が挟み込まれる。これにより、半導体チッ
プ３１と回路基板３３の各端子電極どうしの接着部分は
導電性粒子３６により良好な導電性を得る。
装対象となる位置にＡＣＦ３５をコートし、半導体チッ
プ３１のアクティブ面を回路基板３３に対し位置合わせ
した後、図示しない圧着ツールによる加圧／加熱工程を
経ることにより、半導体チップ３１と回路基板３３の間
にＡＣＦ３５が挟み込まれる。これにより、半導体チッ
プ３１と回路基板３３の各端子電極どうしの接着部分は
導電性粒子３６により良好な導電性を得る。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示すように、図示しない圧着ツールによる加圧／加熱工
程を経ることにより、半導体チップ３１もしくは回路基
板３３は反りを生じる。矢印Ａ、Ｂは半導体チップと回
路基板応力の働く方向を示す。このような一時的な変形
により、半導体チップ３１のアクティブ面と回路基板３
３の対向面が接触し、瑕や損傷３７を発生させる恐れが
ある。
示すように、図示しない圧着ツールによる加圧／加熱工
程を経ることにより、半導体チップ３１もしくは回路基
板３３は反りを生じる。矢印Ａ、Ｂは半導体チップと回
路基板応力の働く方向を示す。このような一時的な変形
により、半導体チップ３１のアクティブ面と回路基板３
３の対向面が接触し、瑕や損傷３７を発生させる恐れが
ある。
【０００７】このような損傷３７を負う半導体チップ３
１のアクティブ面と回路基板３３の対向面には、半導体
チップ３１自体のための、あるいは他の図示しない半導
体チップのための配線パターンが存在していることが多
い。この結果、上記損傷３７のために回路基板３３表面
上の配線パターンが変形し、これによる断線や短絡が原
因となって、製品不良となる懸念がある。このような問
題は、ＡＣＦ３５の適用のみならず、実装用の一般的な
接着ペースト材料を用いても同様に懸念される。
１のアクティブ面と回路基板３３の対向面には、半導体
チップ３１自体のための、あるいは他の図示しない半導
体チップのための配線パターンが存在していることが多
い。この結果、上記損傷３７のために回路基板３３表面
上の配線パターンが変形し、これによる断線や短絡が原
因となって、製品不良となる懸念がある。このような問
題は、ＡＣＦ３５の適用のみならず、実装用の一般的な
接着ペースト材料を用いても同様に懸念される。
【０００８】本発明は上記事情を考慮してなされたもの
で、その課題は、半導体チップと回路基板とのＡＦＣ
（異方性導電接着材料）または接着ペースト材料による
電気的接続に関し、加圧時において半導体チップのアク
ティブ面と回路基板との対向面が、接続部以外に直接接
触しないように変形を抑制し、もって、高信頼性のフリ
ップチップ実装構造を提供することにある。
で、その課題は、半導体チップと回路基板とのＡＦＣ
（異方性導電接着材料）または接着ペースト材料による
電気的接続に関し、加圧時において半導体チップのアク
ティブ面と回路基板との対向面が、接続部以外に直接接
触しないように変形を抑制し、もって、高信頼性のフリ
ップチップ実装構造を提供することにある。
【０００９】
【課題を解決するための手段】本発明のフリップチップ
実装構造は、回路基板の複数の電極部が異方性導電接着
材料を介して半導体チップの対応する電極部と電気的に
接続される実装構造を具備し、前記実装構造における前
記半導体チップと前記回路基板との対向領域内に前記異
方性導電接着材料と共に絶縁性、緩衝性、かつ耐熱性を
有するスペーサーを含んだことを特徴とする。
実装構造は、回路基板の複数の電極部が異方性導電接着
材料を介して半導体チップの対応する電極部と電気的に
接続される実装構造を具備し、前記実装構造における前
記半導体チップと前記回路基板との対向領域内に前記異
方性導電接着材料と共に絶縁性、緩衝性、かつ耐熱性を
有するスペーサーを含んだことを特徴とする。
【００１０】本発明によれば、半導体チップアクティブ
面と回路基板実装面間にスペーサーを挟み込ませること
になり、相互接続のために加圧する時、半導体チップと
回路基板がその接続部位外に互いに直接接触することの
ないように、半導体チップもしくは回路基板の反りが抑
制される。
面と回路基板実装面間にスペーサーを挟み込ませること
になり、相互接続のために加圧する時、半導体チップと
回路基板がその接続部位外に互いに直接接触することの
ないように、半導体チップもしくは回路基板の反りが抑
制される。
【００１１】
【発明の実施の形態】図１は本発明の第１の実施形態に
係るフリップチップ実装構造の構成を示す断面図であ
る。半導体チップ１は複数のバンプ電極２が設けられて
いるアクティブ面を回路基板３と対向させ、回路基板３
の電極４と半導体チップ１の所定のバンプ電極２を対応
させＡＣＦ（Anisotropic Conductive Film：異方性導
電接着材料または異方性導電膜）５を介して電気的に接
続させている。
係るフリップチップ実装構造の構成を示す断面図であ
る。半導体チップ１は複数のバンプ電極２が設けられて
いるアクティブ面を回路基板３と対向させ、回路基板３
の電極４と半導体チップ１の所定のバンプ電極２を対応
させＡＣＦ（Anisotropic Conductive Film：異方性導
電接着材料または異方性導電膜）５を介して電気的に接
続させている。
【００１２】本発明では、ＡＣＦ５中に絶縁性、緩衝
性、かつ耐熱性を有するスペーサー７を含んでいる。こ
れにより、半導体チップ１のアクティブ面と回路基板３
の実装面間にスペーサー７を挟み込ませることになる。
性、かつ耐熱性を有するスペーサー７を含んでいる。こ
れにより、半導体チップ１のアクティブ面と回路基板３
の実装面間にスペーサー７を挟み込ませることになる。
【００１３】上記ＡＣＦ５中のスペーサー７は例えば球
形で絶縁性、緩衝性、かつ耐熱性を有する樹脂系の弾性
体からなり、ＡＣＦ５に予め添加してあってもよいし、
また、後からスペーサー７のみを添加してもよい。スペ
ーサー７は、半導体チップ１のアクティブ面と回路基板
３の実装面間に緩衝材となるような適当な大きさを有す
る。
形で絶縁性、緩衝性、かつ耐熱性を有する樹脂系の弾性
体からなり、ＡＣＦ５に予め添加してあってもよいし、
また、後からスペーサー７のみを添加してもよい。スペ
ーサー７は、半導体チップ１のアクティブ面と回路基板
３の実装面間に緩衝材となるような適当な大きさを有す
る。
【００１４】すなわち、回路基板３においてチップ実装
の対象となる位置に例えばスペーサー７を添加したＡＣ
Ｆ５をコートする。そして半導体チップ１のアクティブ
面を回路基板３に対し位置合わせした後、図示しない圧
着ツールによる加圧／加熱工程を経ることにより、半導
体チップ１と回路基板３の間にスペーサー７とＡＣＦ５
が挟み込まれる。
の対象となる位置に例えばスペーサー７を添加したＡＣ
Ｆ５をコートする。そして半導体チップ１のアクティブ
面を回路基板３に対し位置合わせした後、図示しない圧
着ツールによる加圧／加熱工程を経ることにより、半導
体チップ１と回路基板３の間にスペーサー７とＡＣＦ５
が挟み込まれる。
【００１５】これにより、半導体チップ１と回路基板３
の各端子電極どうしの接着部分は導電性粒子６により良
好な導電性を得ると共に、相互接続のために加圧する
時、スペーサー７により半導体チップ１と回路基板３が
その接続部位外に互いに直接接触することなく、反りが
抑制される。
の各端子電極どうしの接着部分は導電性粒子６により良
好な導電性を得ると共に、相互接続のために加圧する
時、スペーサー７により半導体チップ１と回路基板３が
その接続部位外に互いに直接接触することなく、反りが
抑制される。
【００１６】この結果、図示しない圧着ツールによる加
圧／加熱工程を経ても、その間の一時的な変形が最小限
に抑えられ、半導体チップ１と半導体チップ１のアクテ
ィブ面と回路基板３の実装面間に安定したギャップを確
保することができる。
圧／加熱工程を経ても、その間の一時的な変形が最小限
に抑えられ、半導体チップ１と半導体チップ１のアクテ
ィブ面と回路基板３の実装面間に安定したギャップを確
保することができる。
【００１７】図２は本発明の第２の実施形態に係るフリ
ップチップ実装構造の構成を示す断面図である。ＡＣＦ
５に代えて実装用の接着ペースト材料８を用いたところ
が上記第１の実施形態に比べて異なっている。その他は
第１の実施形態と同様であり、同様の箇所には同一の符
号を付す。
ップチップ実装構造の構成を示す断面図である。ＡＣＦ
５に代えて実装用の接着ペースト材料８を用いたところ
が上記第１の実施形態に比べて異なっている。その他は
第１の実施形態と同様であり、同様の箇所には同一の符
号を付す。
【００１８】すなわち、接着ペースト材料８中に絶縁
性、緩衝性、かつ耐熱性を有するスペーサー７を含んで
おり、半導体チップ１のアクティブ面と回路基板３の実
装面間にスペーサー７を挟み込ませる。これにより、相
互接続のために加圧する時、スペーサー７により半導体
チップ１と回路基板３がその接続部位外に互いに直接接
触することなく、反りが抑制される。
性、緩衝性、かつ耐熱性を有するスペーサー７を含んで
おり、半導体チップ１のアクティブ面と回路基板３の実
装面間にスペーサー７を挟み込ませる。これにより、相
互接続のために加圧する時、スペーサー７により半導体
チップ１と回路基板３がその接続部位外に互いに直接接
触することなく、反りが抑制される。
【００１９】もちろん、接着ペースト材料８中のスペー
サー７は、接着ペースト材料８に予め添加してあっても
よいし、また、後からスペーサー７のみを添加してもよ
い。スペーサー７は、半導体チップ１のアクティブ面と
回路基板３の実装面間に緩衝材となるような適当な大き
さを有する。
サー７は、接着ペースト材料８に予め添加してあっても
よいし、また、後からスペーサー７のみを添加してもよ
い。スペーサー７は、半導体チップ１のアクティブ面と
回路基板３の実装面間に緩衝材となるような適当な大き
さを有する。
【００２０】上記各実施形態によれば、半導体チップ１
と回路基板３の接着部分にスペーサー７を含んだＡＦＣ
５または接着ペースト材料８を適用することにより、相
互接続のために加圧する時、スペーサー７により半導体
チップ１と回路基板３がその接続部位外に互いに直接接
触することなく、反りが抑制される。これは対向面積が
大きい、つまり、半導体チップ１の面積が大きいものほ
ど優れた効果を発揮する。
と回路基板３の接着部分にスペーサー７を含んだＡＦＣ
５または接着ペースト材料８を適用することにより、相
互接続のために加圧する時、スペーサー７により半導体
チップ１と回路基板３がその接続部位外に互いに直接接
触することなく、反りが抑制される。これは対向面積が
大きい、つまり、半導体チップ１の面積が大きいものほ
ど優れた効果を発揮する。
【００２１】
【発明の効果】以上説明したように、本発明のフリップ
チップ実装構造によれば、ＡＣＦ（異方性導電接着材
料）あるいは接着ペースト材料を利用した回路基板と半
導体チップの電気的接続において、ＡＣＦあるいは接着
ペースト材料に絶縁性、緩衝性、かつ耐熱性を有するス
ペーサーを含ませることによって、加圧時にも半導体チ
ップアクティブ面と回路基板実装面間に安定したギャッ
プを確保する。これにより、回路基板表面上へチップの
接触、配線パターンへの瑕、これによる断線や短絡がな
くなるので、高信頼性のフリップチップ実装構造を提供
することができる。
チップ実装構造によれば、ＡＣＦ（異方性導電接着材
料）あるいは接着ペースト材料を利用した回路基板と半
導体チップの電気的接続において、ＡＣＦあるいは接着
ペースト材料に絶縁性、緩衝性、かつ耐熱性を有するス
ペーサーを含ませることによって、加圧時にも半導体チ
ップアクティブ面と回路基板実装面間に安定したギャッ
プを確保する。これにより、回路基板表面上へチップの
接触、配線パターンへの瑕、これによる断線や短絡がな
くなるので、高信頼性のフリップチップ実装構造を提供
することができる。
【図１】本発明の第１の実施形態に係るフリップチップ
実装構造の要部を示す断面図である。
実装構造の要部を示す断面図である。
【図２】本発明の第２の実施形態に係るフリップチップ
実装構造の要部を示す断面図である。
実装構造の要部を示す断面図である。
【図３】従来の半導体チップと回路基板とをＡＣＦ（異
方性導電接着材料）により接着した構造を示す断面図で
ある。
方性導電接着材料）により接着した構造を示す断面図で
ある。
【図４】従来の接着（加圧）時の問題を説明するための
断面図である。
断面図である。
１…半導体チップ、２…バンプ電極、３…回路基板、４
…電極、５…ＡＣＦ（異方性導電接着材料）、６…導電
粒子、７…スペーサー、８…接着ペースト材料。
…電極、５…ＡＣＦ（異方性導電接着材料）、６…導電
粒子、７…スペーサー、８…接着ペースト材料。
Claims (4)
- 【請求項１】 回路基板の複数の電極部が異方性導電接
着材料を介して半導体チップの対応する電極部と電気的
に接続される実装構造を具備し、 前記実装構造における前記半導体チップと前記回路基板
との対向領域内に前記異方性導電接着材料と共に絶縁
性、緩衝性、かつ耐熱性を有するスペーサーを含んだこ
とを特徴とするフリップチップ実装構造。 - 【請求項２】 前記スペーサーは前記異方性導電接着材
料の中に添加してあることことを特徴とする請求項１記
載のフリップチップ実装構造。 - 【請求項３】 回路基板の複数の電極部が接着ペースト
部材を介して半導体チップの対応する電極部と電気的に
接続される実装構造を具備し、 前記実装構造における前記半導体チップと前記回路基板
との対向領域内に前記接着ペースト部材と共に絶縁性、
緩衝性、かつ耐熱性を有するスペーサーを含んだことを
特徴とするフリップチップ実装構造。 - 【請求項４】 前記スペーサーは前記接着ペースト部材
の中に添加してあることことを特徴とする請求項３記載
のフリップチップ実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12669199A JP2000323523A (ja) | 1999-05-07 | 1999-05-07 | フリップチップ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12669199A JP2000323523A (ja) | 1999-05-07 | 1999-05-07 | フリップチップ実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323523A true JP2000323523A (ja) | 2000-11-24 |
Family
ID=14941472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12669199A Pending JP2000323523A (ja) | 1999-05-07 | 1999-05-07 | フリップチップ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323523A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007130110A1 (en) * | 2006-05-01 | 2007-11-15 | Vishay Intertechnology, Inc. | High precision capacitor with standoff |
| KR100926747B1 (ko) * | 2007-11-12 | 2009-11-16 | 한국전자통신연구원 | 도전 접착제 및 이를 이용한 플립칩 본딩 방법 |
| US7670873B2 (en) | 2006-02-08 | 2010-03-02 | Fujitsu Limited | Method of flip-chip mounting |
| JP2011228521A (ja) * | 2010-04-21 | 2011-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2013110404A (ja) * | 2011-10-26 | 2013-06-06 | Hitachi Chemical Co Ltd | 回路部品及びその製造方法 |
| WO2014050876A1 (ja) * | 2012-09-25 | 2014-04-03 | シャープ株式会社 | 表示装置及び表示装置の製造方法 |
| WO2015198982A1 (ja) * | 2014-06-26 | 2015-12-30 | シャープ株式会社 | 回路基板、表示パネル及び表示装置 |
| CN105981150A (zh) * | 2014-03-20 | 2016-09-28 | 迪睿合株式会社 | 各向异性导电膜及其制备方法 |
| CN111261531A (zh) * | 2018-11-30 | 2020-06-09 | 台湾积体电路制造股份有限公司 | 半导体器件和形成集成电路封装件的方法 |
| US11121089B2 (en) | 2018-11-30 | 2021-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package and method |
-
1999
- 1999-05-07 JP JP12669199A patent/JP2000323523A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7670873B2 (en) | 2006-02-08 | 2010-03-02 | Fujitsu Limited | Method of flip-chip mounting |
| US7426102B2 (en) | 2006-05-01 | 2008-09-16 | Vishay Intertechnology, Inc. | High precision capacitor with standoff |
| WO2007130110A1 (en) * | 2006-05-01 | 2007-11-15 | Vishay Intertechnology, Inc. | High precision capacitor with standoff |
| KR100926747B1 (ko) * | 2007-11-12 | 2009-11-16 | 한국전자통신연구원 | 도전 접착제 및 이를 이용한 플립칩 본딩 방법 |
| JP2011228521A (ja) * | 2010-04-21 | 2011-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| US9019714B2 (en) | 2011-10-26 | 2015-04-28 | Hitachi Chemical Company, Ltd. | Circuit component and method of making the same |
| JP2013110404A (ja) * | 2011-10-26 | 2013-06-06 | Hitachi Chemical Co Ltd | 回路部品及びその製造方法 |
| WO2014050876A1 (ja) * | 2012-09-25 | 2014-04-03 | シャープ株式会社 | 表示装置及び表示装置の製造方法 |
| CN105981150A (zh) * | 2014-03-20 | 2016-09-28 | 迪睿合株式会社 | 各向异性导电膜及其制备方法 |
| KR20160138017A (ko) | 2014-03-20 | 2016-12-02 | 데쿠세리아루즈 가부시키가이샤 | 이방성 도전 필름 및 그 제조 방법 |
| US10442958B2 (en) | 2014-03-20 | 2019-10-15 | Dexerials Corporation | Anisotropic conductive film and production method of the same |
| WO2015198982A1 (ja) * | 2014-06-26 | 2015-12-30 | シャープ株式会社 | 回路基板、表示パネル及び表示装置 |
| CN111261531A (zh) * | 2018-11-30 | 2020-06-09 | 台湾积体电路制造股份有限公司 | 半导体器件和形成集成电路封装件的方法 |
| US11121089B2 (en) | 2018-11-30 | 2021-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package and method |
| CN111261531B (zh) * | 2018-11-30 | 2021-12-14 | 台湾积体电路制造股份有限公司 | 半导体器件和形成集成电路封装件的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4079456B2 (ja) | 半導体装置 | |
| JP2003100801A (ja) | 半導体装置 | |
| JP2000323523A (ja) | フリップチップ実装構造 | |
| JP2000277649A (ja) | 半導体装置及びその製造方法 | |
| TW201241978A (en) | Flip chip device | |
| JP4542842B2 (ja) | 電極間接続構造 | |
| JPH10189657A (ja) | 端子間の接続方法、半導体チップの実装方法、半導体チップのボンディング方法、および端子間の接続構造 | |
| JP3947502B2 (ja) | 異方導電性フィルムからなる封止部材の製造方法 | |
| JP2002170854A (ja) | 半導体装置及びその製造方法 | |
| JP2002134558A (ja) | 半導体装置及びその製造方法 | |
| JP3120837B2 (ja) | 電気的接続用の樹脂フィルムおよび樹脂フィルムを用いた電気的接続方法 | |
| JP4699089B2 (ja) | チップオンフィルム半導体装置 | |
| JP3446608B2 (ja) | 半導体ユニット | |
| JP3337922B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001174507A (ja) | パッケージ評価用の異方性導電シート及びそれを用いた評価方法 | |
| JPH05182516A (ja) | 異方導電性接着剤および導電接続構造 | |
| JP2000012613A (ja) | 異方性導電接着剤および電子部品の実装方法 | |
| JP4587573B2 (ja) | 半導体素子実装体および半導体素子実装体の製造方法 | |
| JP2003133371A (ja) | 半導体装置の製造方法及び製造装置 | |
| JPH07254632A (ja) | 半導体装置及びその製造方法 | |
| JP2005121757A (ja) | 基板接続構造、電子部品、液晶表示装置および電子部品の製造方法 | |
| JPH10256306A (ja) | 回路板の製造法 | |
| JPH02110950A (ja) | 半導体装置 | |
| JP2005150441A (ja) | チップ積層型半導体装置およびその製造方法 | |
| JP2000208907A (ja) | 電子部品の実装方法 |