JPH02110950A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特に多端子、狭ピッチのI
CやLSIなどのパッケージングを行う半導体装置に関
するものである。
CやLSIなどのパッケージングを行う半導体装置に関
するものである。
従来の技術
この種の半導体装置についての従来の技術を、第2図と
ともに説明する。まず第2図(a)に示すように、セラ
ミック、ガラス、ガラスエポキシなどよりなる配線基板
1の導体配線2を有する面に、紫外線硬化性あるいは熱
硬化性などの接着樹脂3を塗布する。ここでは、配線基
板1の表面にうねりを有するものを例示している。導体
配線2はCr−Au、Al、ITO,厚JllIAuペ
ーストなどで形成される。次に第2図(b)に示すよう
に、半導体素子4の突起電極5と導体配線2とを一致さ
せ、半導体素子4を加圧ツール6にて加圧し、配線基板
1に押し当てる。このとき、導体配線2上の接着樹脂3
は周囲に押し出され、半導体素子4の突起型i/fI5
と導体配線2とは電気的に接触する。この状態で接着樹
脂3を紫外線照射あるいは加熱により硬化させれば、第
2図(C)に示すように、半導体素子4の突起電極5と
導体配線2との電気的接続がなされ、同時に半導体素子
4を配線基板1に固着することができる。
ともに説明する。まず第2図(a)に示すように、セラ
ミック、ガラス、ガラスエポキシなどよりなる配線基板
1の導体配線2を有する面に、紫外線硬化性あるいは熱
硬化性などの接着樹脂3を塗布する。ここでは、配線基
板1の表面にうねりを有するものを例示している。導体
配線2はCr−Au、Al、ITO,厚JllIAuペ
ーストなどで形成される。次に第2図(b)に示すよう
に、半導体素子4の突起電極5と導体配線2とを一致さ
せ、半導体素子4を加圧ツール6にて加圧し、配線基板
1に押し当てる。このとき、導体配線2上の接着樹脂3
は周囲に押し出され、半導体素子4の突起型i/fI5
と導体配線2とは電気的に接触する。この状態で接着樹
脂3を紫外線照射あるいは加熱により硬化させれば、第
2図(C)に示すように、半導体素子4の突起電極5と
導体配線2との電気的接続がなされ、同時に半導体素子
4を配線基板1に固着することができる。
発明が解決しようとする課題
前述した従来の技術では、図示のように配線基板1の表
面にうねりがある場合は、半導体素子4を加圧ツール6
にて加圧した際に、突起電極5が圧縮変形することによ
り、その表面うねりを吸収する。このとき、突起電極5
の導体配線2と接触する面の形状か第2図に示すように
凹状であると、加圧ツール6にて半導体素子4を加圧し
た際に、第2図(C)に示すように接着樹脂3のすべて
が突起@暢5の丁から押し出されず、四部に残存する。
面にうねりがある場合は、半導体素子4を加圧ツール6
にて加圧した際に、突起電極5が圧縮変形することによ
り、その表面うねりを吸収する。このとき、突起電極5
の導体配線2と接触する面の形状か第2図に示すように
凹状であると、加圧ツール6にて半導体素子4を加圧し
た際に、第2図(C)に示すように接着樹脂3のすべて
が突起@暢5の丁から押し出されず、四部に残存する。
すると、突起電極5の凹部に残存した接着樹脂3aは、
突起電極5と導体配線2とに密閉された状態となり、加
圧ツール6の加圧力により突起な極5が圧縮変形するの
を妨げる働きをする。
突起電極5と導体配線2とに密閉された状態となり、加
圧ツール6の加圧力により突起な極5が圧縮変形するの
を妨げる働きをする。
この結果、突起th&isの圧縮変形量を大きくとれな
くなる。この圧縮変形量が配線基板1の表面うねりを下
回った場合には、電極間の電気的接触が妨げられるか、
あるいは半導体素子4に変形を生じる。このため、初期
に電気的接触が成されている場合でも、高温時や吸湿時
などの接触樹脂3の強度低下時に半導体素子4の変形の
復元力が働き、あるいは残存した接着樹脂3aの熱膨張
などの影響により、突起電極5と導体配線2との接触が
剥離し、電気的オープンが発生するなど信頼性が低いと
いう欠点がある。また、突起電極5の下に接着樹脂3a
が残存した状態では、半導体素子4と配線基板1の熱膨
張係数の差により突起電極5と導体配線2の接触面が摺
動したときに、残存する接着樹脂3afJCf:h気的
接続を阻害することになるという問題点もある。よって
、突起な極5と導体配線2との電気的接続に関しても、
信頼性が低下する要因となる。
くなる。この圧縮変形量が配線基板1の表面うねりを下
回った場合には、電極間の電気的接触が妨げられるか、
あるいは半導体素子4に変形を生じる。このため、初期
に電気的接触が成されている場合でも、高温時や吸湿時
などの接触樹脂3の強度低下時に半導体素子4の変形の
復元力が働き、あるいは残存した接着樹脂3aの熱膨張
などの影響により、突起電極5と導体配線2との接触が
剥離し、電気的オープンが発生するなど信頼性が低いと
いう欠点がある。また、突起電極5の下に接着樹脂3a
が残存した状態では、半導体素子4と配線基板1の熱膨
張係数の差により突起電極5と導体配線2の接触面が摺
動したときに、残存する接着樹脂3afJCf:h気的
接続を阻害することになるという問題点もある。よって
、突起な極5と導体配線2との電気的接続に関しても、
信頼性が低下する要因となる。
本発明はこのような問題点を解決し、突起電極と導体配
線との間に接着樹脂が残存しないようにすることを目的
とする。
線との間に接着樹脂が残存しないようにすることを目的
とする。
課題を解決するための手段
上記目的を達成するため本発明は、突起電極が、その先
端に凹部を有さず、平坦あるいは凸形状に形成された構
成としたものである。
端に凹部を有さず、平坦あるいは凸形状に形成された構
成としたものである。
作用
このような構成によれば、突起電極の先端と導体配線と
の間に接@樹脂が残存することか防止される。これによ
って、加圧した際の突起電極の圧縮変形量を配線基板の
表面うねりよりも十分大きくすることが可能となり、突
起電極と導体配線との電気的接続が確実なものとなるの
みならず、半導体素子の変形ひずみが緩和される。この
ため、高温時や吸湿時などの接着強度の低下時において
も電気的接続の信頼性が確保される。
の間に接@樹脂が残存することか防止される。これによ
って、加圧した際の突起電極の圧縮変形量を配線基板の
表面うねりよりも十分大きくすることが可能となり、突
起電極と導体配線との電気的接続が確実なものとなるの
みならず、半導体素子の変形ひずみが緩和される。この
ため、高温時や吸湿時などの接着強度の低下時において
も電気的接続の信頼性が確保される。
実施例
本発明の一実施例を第1図に基づいて説明する。
まず、第1図(a)に示すように、セラミック。
ガラスなどよりなる配線基板1において、後に半導体素
子を固着する部分に紫外線硬化性あるいは熱硬化性など
の絶縁性接着樹脂3を塗布する。配線基板1の厚みは0
.1〜3.0mm程度である。また、接着樹脂3はエポ
キシ、シリコン、アクリルなどであり、塗布方法として
はデイスペンサ法、印刷法などを用いる。次に、第1図
(b)に示すように、半導体素子4の突起電極5と導体
配線2を一致させ、半導体素子4を配線基板1に加圧ソ
ール6により加圧する。導体配線2はCr−Au、AΩ
。
子を固着する部分に紫外線硬化性あるいは熱硬化性など
の絶縁性接着樹脂3を塗布する。配線基板1の厚みは0
.1〜3.0mm程度である。また、接着樹脂3はエポ
キシ、シリコン、アクリルなどであり、塗布方法として
はデイスペンサ法、印刷法などを用いる。次に、第1図
(b)に示すように、半導体素子4の突起電極5と導体
配線2を一致させ、半導体素子4を配線基板1に加圧ソ
ール6により加圧する。導体配線2はCr−Au、AΩ
。
ITO,厚膜Auペーストなどであり、その厚みは0.
1〜35μm程度である。このとき、配線基板1におけ
る半導体素子4が固着される部分の表面は、その厚みむ
らなどによりうねりが生じている。
1〜35μm程度である。このとき、配線基板1におけ
る半導体素子4が固着される部分の表面は、その厚みむ
らなどによりうねりが生じている。
また突起電極5はAu、Cu、AΩ、半田などよりなり
、先端が平坦あるいは凸形状となるように形成されてい
る。この状態で加圧することにより、第1図(C)に示
すように、突起@極5に四部が無いため、突起電@5と
導体配線2間の接着樹脂3は周囲に押し出される。この
ため、突起電極5の圧縮変形が接着樹脂3によって妨げ
られることがなく、その圧縮変形量は、基板表面のうね
り量と比較して十分大きなものとなり、半導体素子4に
変形ひずみが生じるのを防止する。さらに、突起を極5
の先端形状の凸状の場合は変形しやすいといった形状の
効果によっても、半導体素子4の変形ひずみ防止におい
て有効となる。
、先端が平坦あるいは凸形状となるように形成されてい
る。この状態で加圧することにより、第1図(C)に示
すように、突起@極5に四部が無いため、突起電@5と
導体配線2間の接着樹脂3は周囲に押し出される。この
ため、突起電極5の圧縮変形が接着樹脂3によって妨げ
られることがなく、その圧縮変形量は、基板表面のうね
り量と比較して十分大きなものとなり、半導体素子4に
変形ひずみが生じるのを防止する。さらに、突起を極5
の先端形状の凸状の場合は変形しやすいといった形状の
効果によっても、半導体素子4の変形ひずみ防止におい
て有効となる。
たとえば、電極ピッチが100μmである場合、通常突
起電極5は、下地形状が直径50μm程度の円、あるい
は°最大辺50μm程度の角により形成される。しかし
下地形状が直径5〜30μm程度の円、あるいは最大辺
5〜30μm程度の角といった突起電極5の微小化によ
り容易に先端形状凸状とすることができる。またこのと
き、圧縮変形量を等しくすれば、荷重は突起な極5の下
地面積に比例して小さくすることができる。よってさら
に半導体素子4に変形ひずみを与えることなく加圧する
ことが可能となる。
起電極5は、下地形状が直径50μm程度の円、あるい
は°最大辺50μm程度の角により形成される。しかし
下地形状が直径5〜30μm程度の円、あるいは最大辺
5〜30μm程度の角といった突起電極5の微小化によ
り容易に先端形状凸状とすることができる。またこのと
き、圧縮変形量を等しくすれば、荷重は突起な極5の下
地面積に比例して小さくすることができる。よってさら
に半導体素子4に変形ひずみを与えることなく加圧する
ことが可能となる。
この後、加圧したまま接着樹脂3を硬化さぜることによ
り、半導体素子4の突起電極5と配線電極2との電気的
接続および半導体索子4のa111的保持が完了される
。
り、半導体素子4の突起電極5と配線電極2との電気的
接続および半導体索子4のa111的保持が完了される
。
発明の効果
以上述べたように本発明によると、以下の効果を奏する
。
。
(1)突起電極先端の平坦又は凸形状化により、加圧時
に突起電極下に接着樹脂を残存させることがなく、半導
体素子に変形ひずみを与えず、また電気的接続を阻害す
ることがなく、信頼性が向上する。
に突起電極下に接着樹脂を残存させることがなく、半導
体素子に変形ひずみを与えず、また電気的接続を阻害す
ることがなく、信頼性が向上する。
(2)突起電極の微小化により、低荷重時においても突
起電極の圧縮ひずみ量が大きく、配線基板表面のうねり
を全て突起電極のひずみ量で吸収できる。したがって、
この点からも半導体素子に変形ひずみを与えず、高信頼
性を得ることができる。また突起電極の狭ピッチ化(5
0μm以下)が可能となり、ICなどの半導体素子の小
型化によりこの半導体素子のコストを低減することがで
きる。
起電極の圧縮ひずみ量が大きく、配線基板表面のうねり
を全て突起電極のひずみ量で吸収できる。したがって、
この点からも半導体素子に変形ひずみを与えず、高信頼
性を得ることができる。また突起電極の狭ピッチ化(5
0μm以下)が可能となり、ICなどの半導体素子の小
型化によりこの半導体素子のコストを低減することがで
きる。
第1図は本発明の一実施例の半導体装置の断面図、第2
図は従来の半導体装置の断面図である。 1・・・配線基板、2・・・導体配線、3・・・接着樹
脂、4・・・半導体素子、5・・・突起電極。 代理人 森 本 義 私 用1図 第2図
図は従来の半導体装置の断面図である。 1・・・配線基板、2・・・導体配線、3・・・接着樹
脂、4・・・半導体素子、5・・・突起電極。 代理人 森 本 義 私 用1図 第2図
Claims (1)
- 1、導体配線を有した絶縁性基板と突起電極を有した半
導体素子との間に絶縁性樹脂を介在させ、前記導体配線
と前記突起電極を一致させかつ前記半導体素子を前記絶
縁性基板に加圧した状態で前記絶縁性樹脂を硬化するこ
とにより、前記半導体素子を前記絶縁性基板へ固着して
前記導体配線と前記突起電極とを電気的に接続してなる
半導体装置であつて、前記突起電極は、その先端に凹部
を有さず、平坦あるいは凸形状に形成されている半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26437088A JPH02110950A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26437088A JPH02110950A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02110950A true JPH02110950A (ja) | 1990-04-24 |
Family
ID=17402210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26437088A Pending JPH02110950A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02110950A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001026910A1 (en) * | 1999-10-08 | 2001-04-19 | Dai Nippon Printing Co., Ltd. | Non-contact data carrier and ic chip |
US7407877B2 (en) | 2001-02-27 | 2008-08-05 | Chippac, Inc. | Self-coplanarity bumping shape for flip-chip |
JP2011187699A (ja) * | 2010-03-09 | 2011-09-22 | Nec Corp | 半導体装置およびその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60262430A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-10-19 JP JP26437088A patent/JPH02110950A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60262430A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001026910A1 (en) * | 1999-10-08 | 2001-04-19 | Dai Nippon Printing Co., Ltd. | Non-contact data carrier and ic chip |
US6686650B1 (en) | 1999-10-08 | 2004-02-03 | Dai Nippon Printing Co., Ltd. | Non-contact data carrier and IC chip |
US7407877B2 (en) | 2001-02-27 | 2008-08-05 | Chippac, Inc. | Self-coplanarity bumping shape for flip-chip |
JP2011187699A (ja) * | 2010-03-09 | 2011-09-22 | Nec Corp | 半導体装置およびその製造方法 |
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