CN113178392A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN113178392A
CN113178392A CN202110336426.4A CN202110336426A CN113178392A CN 113178392 A CN113178392 A CN 113178392A CN 202110336426 A CN202110336426 A CN 202110336426A CN 113178392 A CN113178392 A CN 113178392A
Authority
CN
China
Prior art keywords
encapsulant
conductive
redistribution structure
forming
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110336426.4A
Other languages
English (en)
Other versions
CN113178392B (zh
Inventor
杨昌易
庄博尧
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/097,301 external-priority patent/US11410982B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113178392A publication Critical patent/CN113178392A/zh
Application granted granted Critical
Publication of CN113178392B publication Critical patent/CN113178392B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

方法包括：形成包括金属化图案的再分布结构；将半导体器件附接到再分布结构的第一侧；用第一密封剂密封半导体器件；在第一密封剂中形成开口，开口暴露再分布结构的金属化图案；在开口中形成导电材料，包括用导电膏至少部分地填充开口；在形成导电材料之后，将集成器件附接到再分布结构的第二侧；用第二密封剂密封集成器件；以及在密封集成器件之后，在导电材料上形成预焊料材料。本申请的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
半导体工业通过不断减小各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的最小部件尺寸来持续提高其集成密度，从而将更多的组件及更多的功能集成到给定的区域中。具有高功能的集成电路需要许多输入/输出焊盘。然而，对于小型化很重要的应用，可能需要小的封装。
扇出型(Fan Out)封装技术变得越来越流行，其中，集成电路被封装在通常包括再分布层的封装件中，该再分布层用于扇出型封装件的接触焊盘的扇出型布线，使得电接触件可以以比集成电路的接触焊盘更大的间距制造。这样得到的封装结构以相对低的成本和高性能封装提供了高功能密度。随着对缩小电子器件的需求的增长，对更小且更具创造性的半导体管芯封装技术的需求也随之出现。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，包括：形成包括多个金属化图案的再分布结构；将半导体器件附接到所述再分布结构的第一侧；用第一密封剂密封所述半导体器件；在所述第一密封剂中形成开口，所述开口暴露所述再分布结构的金属化图案；在所述开口中形成导电材料，包括用导电膏至少部分地填充所述开口；在形成所述导电材料之后，将集成器件附接到所述再分布结构的第二侧；用第二密封剂密封所述集成器件；以及在密封所述集成器件之后，在所述导电材料上形成预焊料材料。
本申请的另一些实施例提供了一种制造半导体器件的方法，包括：形成包括第一金属化图案和第二金属化图案的再分布结构；将第一组集成器件连接到所述第一金属化图案；在所述第一金属化图案上形成导电连接件；在所述第一金属化图案、所述第一组集成器件和所述导电连接件上方沉积第一模制材料；使用激光钻孔工艺在所述第一模制材料中形成开口，其中，每个开口暴露导电连接件；在每个开口内和每个导电连接件上形成导电材料；将第二组集成器件连接到所述第二金属化图案；以及在所述第二金属化图案和所述第二组集成器件上方沉积第二模制材料。
本申请的又一些实施例提供了一种半导体器件，包括：再分布结构，包括第一侧和第二侧；第一多个器件，附接到所述再分布结构的所述第一侧；第一模制材料，在所述再分布结构的所述第一侧上并围绕所述第一多个器件；多个开口，在所述第一模制材料中；多个导电互连件，在所述多个开口中，其中，所述多个导电互连件中的每个导电互连件电连接到所述再分布结构的所述第一侧，其中，所述多个导电互连件中的每个导电互连件包括至少部分填充所述多个开口的相应开口的焊膏；第二多个器件，附接到所述再分布结构的所述第二侧；以及第二模制材料，在所述再分布结构的所述第二侧上并围绕所述第二多个器件，其中，所述第二模制材料不同于所述第一模制材料。
附图说明
当与附图一起阅读时，从下面的详细描述可以最好地理解本发明的实施例。应该注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各部件的尺寸可任意放大或缩小。
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图15C和图16示出了根据一些实施例的形成封装结构的中间步骤的截面图和平面图。
图17、图18、图19、图20、图21A、图21B、图22、图23、图24、图25、图26A和图26B示出了根据一些实施例的形成封装结构的中间步骤的截面图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例，用于实现本发明的不同特征。以下描述了元件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以是第一部件和第二部件直接触而形成，并且也可以是包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接触。此外，本公开可在各个示例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或结构之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包含除了附图所示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在本公开中，描述了封装结构及其形成的各个方面。例如，封装结构可以是系统级封装(SiP)器件。在一些实施例中，系统级封装器件可以以面对面布置方式集成已经集成在再分布结构的相对侧上的异质器件。这样，封装结构可以在多层RDL结构上形成为不对称的双面模制封装件。该封装结构可以形成为具有互连件，该互连件包括贯穿模制通孔，该贯穿模制通孔延伸穿过一侧的模制件以连接到再分布结构。本文描述的技术允许以较小的间距形成互连件，并且因此可以使用更多数量或更大密度的连接件将封装结构连接至另一器件。可以形成具有更大间距的互连件，而不会增加桥接或其他工艺缺陷的风险。此外，本文描述的技术允许改进的设计灵活性，例如封装结构的一侧或两侧上的暴露器件、封装结构的任一侧上的不同模制材料、封装结构的任一侧上的不同厚度以及更小的允许互连件间距。在一些情况下，可以选择模制材料或厚度来减少或最小化封装结构的翘曲，从而可以提高良率或可靠性。
转到图1，示出了根据一些实施例的第一载体衬底102，其上形成有金属化图案105。金属化图案105可以是再分布结构112的一部分(参见图2)。第一载体衬底102可以包括硅基材料，例如硅衬底(诸如硅晶圆)、玻璃材料、氧化硅或氧化铝等其他材料，或其组合。在一些实施例中，第一载体衬底102可以是面板结构，其可以是例如由合适的介电材料形成的支撑衬底，例如玻璃材料、塑料材料或有机材料。面板结构可以是矩形面板。
在一些实施例中，释放层103可以形成在第一载体衬底102的顶面上，以便于第一载体衬底102的后续去接合(见图8)。释放层103可以由基于聚合物的材料形成，其可以与第一载体衬底102一起从将在后续步骤中形成的上方结构中去除。在一些实施例中，释放层103是基于环氧树脂的热释放材料(例如光-热转换(LTHC)释放涂层)，其在加热时失去其粘合性。在其他实施例中，释放层103可以是紫外(UV)胶，其在暴露于UV光时失去其粘合性。释放层103可以以液体的形式分配并固化，可以是层压到第一载体衬底102上的层压膜，或者可以是类似物。释放层103的顶面可以是水平的并且可具有高平面度。在一些实施例中，可以使用管芯附接膜(DAF)(未示出)来代替释放层103，或除了释放层103之外，可以使用管芯附接膜(DAF)。
在一些实施例中，介电层104可以形成在释放层103上。介电层104的底面可以与释放层103的顶面接触。在一些实施例中，介电层104由聚合物形成，例如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等。在其他实施例中，介电层104由下列物质形成：诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)的氧化物等；或者类似物。介电层104可通过任何可行的沉积工艺形成，例如旋涂、CVD、层压等，或其组合。
再分布结构112的金属化图案105可以形成在介电层104上。金属化图案105可以包括例如在介电层104的主表面上方延伸的导线、再分布层或再分布线、接触焊盘或其他导电部件。作为形成金属化图案105的实例，在介电层104上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如物理气相沉积(PVD)等形成晶种层。然后，在晶种层上形成光刻胶并对其图案化。光刻胶可以通过旋涂等形成，并且可以曝光以用于图案化。光刻胶的图案对应于金属化图案105。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶和晶种层上未形成导电材料的部分。可以通过可行的灰化或剥离工艺，例如使用氧等离子体等，来去除光刻胶。一旦例如通过使用诸如湿或干蚀刻的可行的蚀刻工艺去除了光刻胶，就去除了晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案105。也可能采用其他技术形成金属化图案105
在图2中，根据一些实施例，在介电层104和金属化图案105上方形成再分布结构112的附加介电层和金属化图案(有时称为再分布层或再分布线)。图2所示的再分布结构112包括附加的介电层106、108和110，以及附加金属化图案107、109和111。示例性的示出了再分布结构100，并且可以在再分布结构112中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，可以省略下面讨论的一些步骤和工艺。如果要形成更多的介电层和金属化图案，可以重复下面讨论的一些步骤和工艺。
介电层106可以沉积在介电层104和金属化图案105上。在一些实施例中，介电层106由聚合物形成，例如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等。聚合物可以是光敏材料，其可以使用光刻掩模来图案化。在其他实施例中，介电层106由下列物质形成：诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)的氧化物等；或者类似物。介电层106可通过任何可行的沉积工艺形成，例如旋涂、CVD、层压等，或其组合。介电层106然后被图案化以形成暴露金属化图案105的部分的开口。图案化可以通过可行的工艺形成，例如当介电层106是光敏材料时，通过将介电层106曝光，或者通过使用例如各向异性蚀刻进行蚀刻。如果介电层106是光敏材料，则介电层106可以在曝光后显影。
金属化图案107可以形成在介电层106上。作为形成金属化图案107的实例，在介电层106上方形成晶种层。然后，在晶种层上形成光刻胶并对其图案化。光刻胶可以通过旋涂等形成，并且可以曝光以用于图案化。光刻胶的图案对应于金属化图案107。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶和晶种层上未形成导电材料的部分。可以通过可行的灰化或剥离工艺，例如使用氧等离子体等，来去除光刻胶。一旦例如通过使用诸如湿或干蚀刻的可行的蚀刻工艺去除了光刻胶，就去除了晶种层的暴露部分。晶种层和导电材料的保留部分形成金属化图案107。在一些实施例中，金属化图案107具有与金属化图案105不同的尺寸。例如，金属化图案107的导线和/或通孔可以比金属化图案105更宽或更厚。此外，金属化图案107可以形成为比金属化图案105更大的间距。
再分布结构100的剩余介电层(例如，介电层108和110)和金属化图案(例如，金属化图案109和111)可以以与介电层106和金属化图案107类似的方式形成。金属化图案可以包括一个或多个导电元件。可以通过在金属化图案形成期间通过在下面的介电层的表面上方和下面的介电层的开口中形成晶种层和金属化图案的导电材料来形成导电元件，从而互连和电耦合各个导电线。
金属化图案111是再分布结构112的最上面的金属化图案。这样，再分布结构112的所有中间金属化图案(例如，金属化图案109和107)都设置在金属化图案111和金属化图案105之间。在一些实施例中，金属化图案111具有与金属化图案109和/或107不同的尺寸。例如，金属化图案111的导线和/或通孔可以比金属化图案109和/或107的导线和/或通孔更宽或更厚。此外，金属化图案111可以形成为比金属化图案109和/或107更大的间距。
在一些实施例中，金属化图案111可以是凸块下金属化结构(UBM)，或者可以包括再分布结构112的UBM。UBM可以具有在介电层110的主表面上并沿其延伸的凸块部分，并且可以具有延伸穿过介电层110以物理耦合和电耦合金属化图案109的通孔部分。UBM可以由与金属化图案109相同的材料形成。
转到图3，根据一些实施例，集成器件114和/或连接件113可以附接到再分布结构112的最上面的金属化图案111(或UBM，如果存在的话)。集成器件114可以是例如半导体器件或包括一个或多个无源器件(诸如电容器、电阻器、电感器等)的其他器件。集成器件114可以包括例如集成无源器件(IPD)、多层陶瓷电容器(MLCC)、稳压器或其他类型的器件。附接到再分布结构112的集成器件114可以是类似的器件或者可以是不同类型的器件。图3示出了两个集成器件114的布置，但是在其他实施例中，可以附接更多或更少的集成器件114，而在其他实施例中，不存在集成器件114。可以通过例如将诸如焊球(未示出)之类的集成器件114的连接件(例如，导电凸块或焊盘)顺序地浸入助焊剂中，然后使用拾取和放置工具以将集成器件114的连接件与再分布结构112的相应区域物理对准来进行附接。在一些情况下，可以执行回流工艺来接合集成器件114的连接件。在一些情况下，可以对集成器件114和连接件113两者执行回流工艺。
在一些实施例中，连接件113形成在再分布结构112的最上面的金属化图案111(或UBM，如果存在的话)的区域上，以随后连接到一个或多个半导体器件116，如下所述。连接件113可以例如通过将焊球放置或将焊料沉积到最上面的金属化图案111的区域上来形成连接件113。然后可以执行回流工艺，从而形成连接件113。在其他实施例中，形成连接件113包括执行镀步骤以在最上面的金属化图案111的区域上方形成焊料层。在一些实施例中，连接件113还可以包括非焊料金属柱或金属柱。焊帽可以形成在非焊料金属柱上方，该非焊料金属柱可以使用镀形成。在其他实施例中，在附接半导体器件116之前不形成连接件113。图3示出了两个集成器件114的布置，但是在其他实施例中，可以附接更多或更少的集成器件114，而在其他实施例中，不存在集成器件114。
在图4中，根据一些实施例，一个或多个半导体器件116附接到连接件113。半导体器件116可以包括，例如，管芯(例如，集成电路管芯、功率集成电路管芯、逻辑管芯等)、芯片、半导体器件、存储器件(例如，存储器堆叠、DRAM、闪存、高带宽存储器(HBM)等)、另一种类型的电子器件、片上系统(SoC)、晶圆上组件(CoW)、包括一个或多个管芯或器件的封装件，其类似物或其组合。在一些实施例中，半导体器件116可以包括不止一个相同类型的器件，或者可以包括不同的器件。图4示出了单个半导体器件116的布置，但是在其他实施例中，可以附接两个或更多个半导体器件116。
半导体器件116可以包括用于外部连接到再分布结构112的器件连接件。器件连接件可以是例如导电焊盘或导电柱，包括金属(例如铜)，并且机械连接和电连接到半导体器件116的内部元件。一旦形成，就可以在将半导体器件116附接到再分布结构112之前对其进行测试并将其识别为已知良好管芯(KGD)。可以通过例如使用拾取和放置工具来附接半导体器件116，以使半导体器件116的器件连接件与对应的连接件113物理对准。可以执行回流工艺以将器件连接件接合到连接件113。在一些实施例中，连接件113形成在半导体器件116的器件连接件上，而不是再分布结构112上。在一些实施例中，半导体器件116可以在附接集成器件114之前附接到再分布结构112。在一些实施例中，半导体器件116的厚度t1在约100μm和约500μm之间的范围内。
在图5中，第一密封剂118形成在再分布结构112上方，以密封集成器件114和半导体器件116。第一密封剂118可以是模塑料，例如树脂、环氧树脂、聚酰亚胺、PPS、PEEK，PES、底部填料，另一种材料等，或其组合。在一些实施例中，可以使用压缩模制、传递模制等来施加第一密封剂118，尽管其他施加技术也是可能的。在一些实施例中，第一密封剂118被固化。在一些实施例中，第一密封剂118的热膨胀系数(CTE)在约10ppm/K和约60ppm/K之间的范围内然而，第一密封剂118可以具有在该示例性范围之内或之外的任何合适的CTE。在一些实施例中，第一密封剂118的材料的CTE可以被选择为能够减少或最小化封装结构(例如图15A所示的封装结构150)的翘曲。例如，第一密封剂118的材料的CTE可以被选择为接近半导体器件116和/或集成器件114的CTE。以这种方式，第一密封剂118具有与半导体器件116和/或集成器件114相似的成比例的热膨胀，并且可以减小破裂或翘曲的风险。在一些情况下，这可以减少再分布结构112或封装结构150的翘曲(参见图13A-图13C)。在一些情况下，第一密封剂118的材料可以被选择为基于第二密封剂138的材料的CTE而具有特定的CTE，这将在下面参照图11进行更详细的描述。在一些实施例中，第一密封剂118可以具有在约150μm和约1000μm之间的范围内的厚度T2。在一些实施例中，第一密封剂118被平坦化(例如，使用CMP和/或研磨工艺)，这样可以暴露至少一个半导体器件116。下面参照图16描述包括具有暴露的半导体器件116的平坦化的第一密封剂118的实施例。
在图6中，根据一些实施例，在第一密封剂118中形成开口120。开口120延伸穿过第一密封剂118，以暴露再分布结构112的导电区域。例如，开口120可以暴露最上面的金属化图案(例如，金属化图案111)或UBM(如果存在)。在一些实施例中，可以使用激光钻孔工艺来形成开口120。在一些实施例中，激光钻孔工艺可以包括使用在约0.1mJ和约0.2mJ之间的范围内的能量。可以使用其他能量。在一些实施例中，可以在激光钻孔工艺之后执行清洁工艺(例如，湿清洁)以去除残留物。可以使用其他技术来形成开口120。
如图6所示，开口120可以具有基本垂直的轮廓或者可以具有锥形轮廓。例如，在一些实施例中，开口120可以具有与顶部宽度D2大致相同的底部宽度D1，或者底部宽度D1可以小于顶部宽度D2。在一些实施例中，开口120可以具有在约50μm和约300μm之间的范围内的底部宽度D1和在约60μm和约360μm之间的范围内的顶部宽度D2，尽管其他宽度也是可能的。在一些实施例中，D1:D2的比值可以在约1:1和约1:1.2之间，尽管其他比值也是可能的。在一些情况下，形成具有垂直或锥形轮廓的开口120可以允许通过导电材料122改善开口120的填充(见图7)。
在一些实施例中，开口120可以具有在约100μm和约1500μm之间的范围内的高度H1，尽管其他高度也是可能的。开口120可以具有在约1:8和约1:10之间的范围内的高宽比D1:H1，尽管其他高宽比也是可能的。在一些情况下，形成具有较小顶部宽度D2或较高高宽比D1:H1(例如，具有相对较大的高高宽比)的开口120可以允许形成具有较小间距P1的开口120。在一些实施例中，开口120可以形成为具有在约100μm和约250μm之间的范围内的间距P1，尽管其他间距也是可能的。在某些情况下，可以通过控制激光钻孔工艺的特性(例如，功率、面积、持续时间等)来控制开口120的形状/大小或高宽比。以这种方式，随后形成的互连件144(见图13A-图13C)可以形成为具有更小的宽度或更小的间距，因此本文的技术可以允许在封装结构(例如，图13A-图13C的封装结构150)的一侧上形成更高密度的互连件144。其他宽度、尺寸、高宽比或轮廓也是可能的。
转到图7，根据一些实施例，导电材料122沉积到开口120中。开口120中的导电材料122与再分布结构112的最上面的金属化图案(例如，金属化图案111)或UBM(如果存在)进行物理接触和电接触。导电材料122可以部分或全部延伸穿过第一密封剂118。在一些情况下，开口120内的导电材料122可以被认为是贯穿模制通孔(TMV)。在一些实施例中，导电材料122可以包括导电膏，例如焊膏、银膏、银胶或粘合剂等，或其组合。可以使用例如合适的分配工艺或印刷工艺来沉积导电材料122。可以在沉积导电材料122之后执行回流。
在一些实施例中，导电材料122可以具有在约100μm和约1500μm之间的范围内的高度H2，尽管其他高度也是可能的。例如，高度H2可以基于开口120的高度H1，高度H2可以大于、约等于或小于高度H1。导电材料122可以部分填充开口120或者可以完全填充开口120。因此，导电材料122的顶面可以在第一密封剂118的顶面之下，可以与第一密封剂118的顶面大致齐平，或者可以突出到第一密封剂118的顶面之上。例如，导电材料122的顶面可以低于第一密封剂118的顶面约30μm至约100μm之间的距离，或者导电材料122的顶面可以高于第一密封剂118的顶面约30μm至约100μm之间的距离。其他距离也有可能。导电材料122的顶面可以是凹的、基本平坦的、凸的或者具有其他形状。
在图8中，根据一些实施例，执行载体衬底去接合，以将第一载体衬底102从再分布结构112(例如，介电层106)分离(或“去接合”)。去接合可以包括将诸如激光或UV光的光投射到释放层103上，使得释放层103在光的热量下分解，并且可以去除第一载体衬底102。然后，该结构可以翻转并附接到第二载体衬底130上方。第二载体基底130可以是类似于上述第一载体基底102的载体基底。释放层132可以形成在第二载体衬底130上，以便于将该结构附接到第二载体衬底130。释放层132可以类似于前面描述的释放层103。例如，在一些实施例中，释放层132可以是DAF等。
在图9中，根据一些实施例，导电连接件134形成在再分布结构112上。导电连接件134与再分布结构112的底部金属化图案(例如，金属化图案105)进行物理接触和电接触。介电层104可以例如使用合适的蚀刻工艺来去除。在其他实施例中，在形成导电连接件134之后，保留介电层104的部分。在一些实施例中，通过形成穿过介电层104的开口以暴露金属化图案105的部分来形成导电连接件134。例如，可以使用激光钻孔、蚀刻等来形成开口。然后在介电层104的开口中形成导电连接件134。介电层104的保留部分可以留在再分布结构112上，或者可以在形成导电连接件134之后去除。在一些实施例中，介电层104在形成导电连接件134之前被去除。介电层104或其部分可以使用例如合适的蚀刻工艺来去除。
在一些实施例中，在金属化图案105上形成导电连接件134之前，可以对金属化图案105执行预焊料印刷工艺。导电连接件134可以是例如球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍钯浸金(ENEPIG)形成的凸块等。导电连接件134包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。在一些实施例中，通过蒸发、电镀、印刷、焊料转移、焊球放置首先形成焊料层来形成导电连接件134。一旦在结构上形成焊料层之后，就可执行回流以便将材料成形为期望的凸块形状。在一些实施例中，导电连接件134包括助焊剂，并且例如使用助焊剂浸渍工艺形成。在一些实施例中，导电连接件134包括诸如焊膏、银浆等导电膏，并且在印刷工艺中进行分配。在另一实施例中，导电连接件134包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属保护层。金属保护层可包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等，或其组合，并且可通过镀工艺形成。在一些实施例中，导电连接件134以类似于连接件113的方式形成，并且可以由与连接件113类似的材料形成。其他材料或技术也是可能的。
在图10中，根据一些实施例，一个或多个集成器件136附接到导电连接件134。集成器件136通过导电连接件134电连接到再分布结构112。集成器件136可以是例如半导体器件、电子元件或包括一个或多个无源器件(例如，电容器、电阻器、电感器等)的其他器件。在一些实施例中，集成器件136可以是IPD、MLCC、表面安装器件(SMD)等。附接到再分布结构112的集成器件136可以是相似的器件或者可以是不同类型的器件，并且可以具有相似的尺寸或者不同的尺寸。图10示出了七个集成器件136的放置，但是在其他实施例中可以附接更多或更少的集成器件136。集成器件136可以通过例如将集成器件136的连接件(例如，导电凸块或焊盘)顺序浸入助焊剂中，然后使用拾取和放置工具以将集成器件136的连接件与相应的导电连接件134物理对准来进行附接。在一些情况下，可以执行回流工艺以将集成器件136的连接件接合到导电连接件134。
在一些实施例中，可选的底部填料(未示出)形成在每个集成器件136和再分布结构112之间，围绕集成器件136的连接件和相应的导电连接件134。可选的底部填料可以减少应力，保护接头免受回流工艺造成的损坏。可选的底部填料可以例如通过集成器件136附接后的毛细流动工艺来形成，或者通过集成器件136附接前的合适沉积方法来形成。在一些使用助焊剂来附接集成器件136的实施例中，助焊剂可以充当可选的底部填料。
在图11中，第二密封剂138形成在再分布结构112上方，以封装集成器件136。第二密封剂138可以是模塑料，例如树脂、环氧树脂、聚酰亚胺、PPS、PEEK、PES、底部填料，另一种材料等，或其组合。在一些实施例中，第二密封剂138可以使用压缩模制、传递模制等来施加，尽管其他施加技术也是可能的。在一些实施例中，第二密封剂138被固化。在一些实施例中，第二密封剂138是类似于第一密封剂118的材料，并且可以使用类似的技术形成。
在一些实施例中，第二密封剂138的热膨胀系数(CTE)在约10ppm/K和约80ppm/K之间的范围内。然而，第二密封剂138可以具有在该示例范围之内或之外的任何合适的CTE。在一些实施例中，第二密封剂138的材料的CTE可以被选择为能够减小或最小化封装结构(例如图13A-图13C所示的封装结构150)的翘曲。例如，第二密封剂138的材料的CTE可以被选择为接近一个或多个集成器件136的CTE。以这种方式，第二密封剂138具有与集成器件136相似的成比例的热膨胀，并且可以减小破裂或翘曲的风险。在一些情况下，这可以减少再分布结构112或封装结构150的翘曲(参见图13A-图13C)。在一些情况下，在再分布结构的第一侧上具有与在再分布结构的相对侧上的结构不同地扩展的结构会导致翘曲，因为第一侧上的横向应力可能不同于相对侧上的横向应力。以这种方式，在再分布结构112的两侧上具有相似的密封剂和器件的CTE可以减少翘曲。在一些情况下，基于第一密封剂118的材料的CTE，可以选择第二密封剂138的材料以具有特定的CTE。例如，可以选择第二密封剂138的材料，使得第二密封剂138和集成器件136的整体CTE更类似于第一密封剂118、器件114和半导体器件116的整体CTE。第一密封剂118的材料可以以类似的方式选择，以更紧密地匹配第二密封剂138和集成器件136的整体CTE。
在一些实施例中，第二密封剂138被平坦化(例如，使用CMP和/或研磨工艺)，这样可以暴露至少一个集成器件136。在一些实施例中，第二密封剂138可以具有在约200μm和约700μm之间的范围内的厚度T3，尽管其他厚度也是可能的。在一些情况下，厚度T3可以基于集成器件136的高度。在一些实施例中，第一密封剂118的厚度T2和第二密封剂138的厚度T3可以具有在约1:1和约1:8之间的比值T2:T3，尽管也可以使用其他比值。在一些实施例中，可以控制第一密封剂118的厚度T2、第二密封剂138的厚度T3或厚度比T2：T3，以减少封装结构的翘曲，例如图13A-图13C所示的封装结构150。在一些情况下，可以基于第一密封剂118和/或第二密封剂138的CTE来选择厚度T2或T3或厚度比T2：T3，从而以这种方式减少翘曲。例如，具有最大CTE的密封剂(例如，118或138)可以形成为比其他密封剂更薄，以减少由于更大的热膨胀引起的翘曲效应。作为另一个实例，可以选择第一密封剂118和第二密封剂138的厚度，使得第一密封剂118和第二密封剂138的绝对膨胀在某个温度或某个温度范围内更相似。在一些情况下，第一密封剂118和/或第二密封剂138的厚度或材料可以基于分别密封的元件(例如，集成器件114、半导体器件116或集成器件138)的特性(例如，尺寸、数量、组分)来选择。例如，可以选择第一密封剂118和/或第二密封剂138的材料，以匹配或抵消分别密封的元件的热膨胀。
在图12中，执行载体衬底去接合，以将第二载体衬底130从例如第一密封剂118的结构上分离(或“去接合”)。根据一些实施例，去接合包括在释放层132上投射诸如激光或UV光等光，使得释放层132在光的热量下分解并且可以去除第二载体衬底130。然后将该结构翻转并放置在载体140上方，载体140可以是例如胶带、框架等。可以执行清洁工艺(例如，湿清洁)以去除残留物，例如来自释放层132的残留物。
在图13A-图13C中，根据一些实施例，在导电材料122上形成焊料材料142，从而形成封装结构150。除了半导体器件116由图13A中的第一密封剂118覆盖并且半导体器件116在图13B中暴露之外，图13B中示出的封装结构150类似于图13A中示出的封装结构150。除了在图13C中半导体器件116被暴露并且一个或多个集成器件114被暴露之外，图13C中示出的封装结构150类似于图13A中示出的封装结构150。在一些情况下，覆盖半导体器件116和/或集成器件114可以为半导体器件116和/或集成器件114提供额外的保护。
在一些实施例中，图13B或图13C的半导体器件116可以通过在密封半导体器件116之后对第一密封剂118执行平坦化工艺来暴露(见图5)。可以包括CMP和/或研磨工艺的平坦化工艺可以使第一密封剂118变薄，直到暴暴露半导体器件116的顶面为止。在一些实施例中，平坦化工艺还可以使半导体器件116变薄。在平坦化之后，半导体器件116的顶面可以在第一密封剂118的表面之下，约与第一密封剂118的表面齐平，或者突出在第一密封剂118的表面之上。在半导体器件116从第一密封剂118突出的一些实施例中，邻近暴露的半导体器件116的第一密封剂118可以具有厚度T4，厚度T4在半导体器件116的厚度T1的约80％至约100％之间。在一些情况下，如图13B-图13C所示暴露半导体器件116可以允许改善的散热、更薄的封装结构150，或者允许半导体器件116更少的受限热膨胀，从而可以减少翘曲。暴露半导体器件116还可以允许对半导体器件116的顶面执行后续工艺，例如标记顶面或将其他部件附接到顶面。
如图13C所示，暴露的集成器件114从第二密封剂138突出，但是在其他实施例中，集成器件114的暴露表面与第二密封剂138共面。在一些实施例中，可以通过首先将第二密封剂138沉积至小于一个或多个集成器件114的厚度来暴露一个或多个集成器件114。在一些实施例中，在密封集成器件114之后，可以通过对第二密封剂138执行平坦化工艺和/或蚀刻工艺来暴露图13C的集成器件114。蚀刻工艺可以包括例如湿蚀刻工艺和/或干蚀刻工艺。在一些情况下，如图13C所示，暴露集成器件114可以允许改善的散热、更薄的封装结构150，或者允许集成器件114更少的受限热膨胀，从而可以减少翘曲。在一些实施例中，集成器件114可以包括传感器(例如，光传感器)，并且暴露集成器件114暴露传感器，使其可以根据需要感测环境。
参照图13A-图13C，焊料材料142和导电材料122一起形成互连件144，互连件144延伸穿过第一密封剂118并电连接到封装结构150的再分布结构112。互连件144可以用于例如将外部元件或结构连接到封装结构150。在图13A-图13C所示的实施例中，封装结构150包括在再分布结构112的第一侧上的第一密封剂118、穿过第一密封剂118延伸到再分布结构112的第一侧的互连件144、以及在再分布结构112的第二侧上的第二密封剂138。在一些情况下，封装结构150可以被认为是例如系统级封装(SiP)结构、扇出型封装件等。
焊料材料142形成在导电材料122上以形成互连件144。根据一些实施例，通过最初在导电材料122上形成预焊膏或焊料层来形成焊料材料142。但是，可以使用任何合适的工艺(例如，蒸发、电镀、印刷、焊料转移、焊球放置等)在导电材料122上形成预焊膏或焊料。在一些实施例中，焊料材料142可以是微凸块。然而，焊料材料142也可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、化学镀镍钯浸金(ENEPIG)形成的凸块等。焊料材料142可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。焊料材料142和导电材料122可以具有相同的成分或者可以具有不同的组分。在一些实施例中，可以在形成焊料材料142之后执行回流工艺。在其他实施例中，不使用焊料材料142。
在一些实施例中，焊料材料142可以在第一密封剂118的顶面上方突出约50μm和约100μm之间的范围内的高度H3，尽管其他高度也是可能的。互连件144可以具有在约100μm和约1600μm之间的范围内的总高度H4，尽管其他高度也是可能的。在一些情况下，焊料材料142可以在第一密封剂118的顶面上方和/或第一密封剂118的顶面下方延伸。在一些实施例中，焊料材料142可以具有在约50μm和约400μm之间的范围内的宽度D3，尽管其他宽度也是可能的。宽度D3可以大于、约等于或小于开口120的顶部宽度D2(见图6)。互连件144可以具有在约1:8和约1:10之间的范围内的高宽比(H4:D3)，尽管其他高宽比也是可能的。在一些情况下，本文描述的技术允许形成具有较小间距的封装结构的互连件144，而不会增加桥接的风险。这可以允许互连件144具有更大的密度，因此可以允许更大的设计灵活性、更多数量的互连件、更小的尺寸或封装结构的改进性能。在一些实施例中，互连件144可以形成为具有在约80μm和约1000μm之间的范围内的间距P2，尽管其他间距也是可能的。间距P2可以与开口120的间距P1大致相同(见图6)。
在一些实施例中，多个封装结构150可以形成在同一载体(例如，载体102、130和/或140)上，然后被分割以形成单独的封装结构150。图14A和图14B示出了根据一些实施例的示例性分割工艺。图14A示出了一起形成在单个载体140上的封装结构150A和150B。在图14B中，通过沿着划线区域(例如，在封装结构150A和封装结构150B之间)进行锯切来执行分割工艺。锯切将封装结构150A与封装结构150B分割。在一些实施例中，在形成互连件144之后执行分割工艺。
图15A、图15B和图15C示出了根据一些实施例的封装结构150的截面图。图15A示出了类似于图14A的封装结构150的截面图。图15B示出了穿过图15A中标记为“B-B”的截面的示意性截面图，图15C示出了穿过图15A中标记为“C-C”的截面的示意性截面图。如图15A-图15C所示，本文所述的封装结构150可以是多层再分布结构上的不对称双面模制封装件。如图15B所示，封装结构150可以包括多个集成器件114(例如，IPD或之前描述的其他器件)、多个半导体器件116(例如之前描述的SoC器件或其他器件)、以及连接到再分布结构112的第一侧并被第一密封剂118包围的多个互连件144。以这种方式，互连件144在某些情况下可以用作贯穿模制通孔(TMV)。这里描述的技术允许形成具有更细间距的互连件144，而不会增加桥接或其他缺陷的风险。如图15C所示，封装结构150可以包括多个集成器件136(例如SMD或先前描述的其他器件)，其连接到再分布结构112的第二侧并被第二密封剂138包围。在一些实施例中，附接到再分布结构112的第一侧的元件的类型与附接到再分布结构112的第二侧的元件的类型不同。图15A-图15C中示出的封装结构150和相关的截面图旨在作为说明性示例，并且图15A-图15C中示出的封装结构150或本文描述的其他封装结构可以具有其他布局、其他元件或器件、其他元件或器件布置、具有其他尺寸的元件或器件、其他间距或互连件布置等，并且所有这些变化都应落入本公开的范围内。
转到图16，根据一些实施例，每个分割的封装结构150可以附接到外部元件。图16示出了封装结构150附接到封装衬底300的实例。其他外部元件可以包括衬底、有机核心、封装件、印刷电路板(PCB)等。在一些实施例中，封装结构150被放置在外部元件上，使得封装结构150的互连件144与外部元件的相应导电部件(例如，接合焊盘)对准，然后互连件144被回流以将封装结构150附接到外部元件。互连件144将封装结构150(包括在再分布结构112中的金属化层)电耦合和/或物理耦合到外部元件。
封装衬底300包括衬底核心302和衬底核心302上方的接合焊盘304。衬底核心302可由诸如硅、锗、金刚石等半导体材料制成。可选地，也可使用复合材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化镓铟和其组合。另外，衬底核心302可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、SGOI或其组合。在一个可选的实施例中，衬底核心302基于绝缘芯，例如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂，例如FR4。芯材料的替代材料包括双马来酰亚胺三嗪BT树脂或可选地其他PCB材料或薄膜。诸如ABF或其他层压材料的堆积膜可用于衬底核心302。衬底核心302可包括有源器件和无源器件(未示出)。诸如晶体管、电容器、电阻器、其组合等广泛多种器件可用于产生器件堆叠的设计的结构和功能要求。可使用任何合适方法来形成器件。
衬底核心302还可以包括金属化层和通孔(未示出)，其中，接合焊盘304物理耦合和/或电耦合到金属化层和通孔。金属化层可以形成在有源器件和无源器件上方，并且被设计成连接各种器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)的交替层以及将导电材料层互连件的通孔形成，并且可以通过任何合适的工艺(例如，沉积、镶嵌、双镶嵌等)形成。在一些实施例中，衬底核心302基本上不含有源器件和无源器件。
在一些实施例中，互连件144被回流以将封装结构150附接到接合焊盘304。互连件144将封装衬底300(包括衬底核心302中的金属化层)电耦合和/或物理耦合到封装结构150。互连件144在回流之前可以具有形成在其上的环氧助焊剂(未示出)，在封装结构150附接到封装衬底300之后，环氧助焊剂的至少一些环氧部分保留下来。该保留的环氧树脂部分可以充当底部填料，以减小应力并保护由互连件144的回流产生的接头。在一些实施例中，底部填料308可以形成在封装结构150和封装衬底300之间并围绕互连件144。底部填料308可以在封装结构150附接之后通过毛细流动工艺形成，或者可以在封装结构150附接之前通过合适的沉积方法形成。
图17至图26A-图26B示出了根据一些实施例的形成封装结构250(见图25)的中间步骤的截面图。除了在通过第一密封剂118进行密封之前形成互连件(例如，互连件244)的导电材料(例如，第一导电材料222)之外，封装结构250类似于封装结构150。形成封装结构250的一些特征和步骤可以类似于图1至图16中描述的形成封装结构150的特征或步骤，并且同样地，这些类似的细节中的一些可以在以下描述中省略。
转到图17，根据一些实施例，示出了具有附接的集成器件114和半导体器件116的再分布结构112。图17所示的结构可以类似于先前图4所示的结构，并且可以用类似于图1-图4所述的方式形成。
在图18中，根据一些实施例，在再分布结构112上形成第一导电材料222。第一导电材料222与再分布结构112的最上面的金属化图案(例如，金属化图案111)或UBM(如果存在)进行物理接触和电接触。根据一些实施例，第一导电材料222通过最初在再分布结构112上形成预焊膏或焊料层来形成。然而，任何合适的工艺(例如，蒸发、电镀、印刷、焊料转移、焊球放置等)可用于在再分布结构112上形成预焊膏或焊料。在一些实施例中，第一导电材料222可以是微凸块。然而，第一导电材料222也可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、化学镀镍化学镀钯浸金(ENEPIG)形成的凸块等。第一导电材料222可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。在一些实施例中，可以在形成第一导电材料222之后执行回流工艺。
在一些实施例中，第一导电材料222可以具有在约80μm和约250μm之间的范围内的高度H5，尽管其他高度也是可能的。在一些实施例中，第一导电材料222可以具有在约100μm和约450μm之间的范围内的底部宽度D4，尽管其他宽度也是可能的。第一导电材料222可以具有在约120μm和约600μm之间的范围内的最大宽度D5，尽管其他宽度也是可能的。在一些实施例中，底部宽度D4可以约等于最大宽度D5，或者底部宽度D4可以小于最大宽度D5。在一些实施例中，D4:D5的比值可以在约0.75：1和约0.85：1之间，尽管其他比值也是可能的。在一些实施例中，第一导电材料222可以形成为具有在约150μm和约700μm之间的范围内的间距P3，尽管其他间距也是可能的。
在图19中，根据一些实施例，在再分布结构112上方形成第一密封剂118，以密封第一导电材料222、集成器件114和半导体器件116。第一密封剂118可以是类似于前面参考图5描述的材料，并且可以以类似的方式形成。在一些实施例中，第一密封剂118被平坦化(例如，使用CMP和/或研磨工艺)，这样可以暴露至少一个半导体器件116。图19至图25示出了半导体器件116被暴露的实施例，但是在其他实施例中，半导体器件116可以保持被第一密封剂118覆盖。在一些实施例中，第一导电材料222的高度H5与第一密封剂118的厚度T2的比值(例如，比值H5:T2)可以在约0.5:1和约0.7:1之间，尽管其他比值也是可能的。在一些实施例中，第一导电材料222的底部宽度D4与第一密封剂118的厚度T2的比值(例如，比值D4:T2)可以在约0.4:1和约0.56:1之间。在一些情况下，形成具有更小尺寸(例如，更小的高度H5、更小的底部宽度D4和/或更小的最大宽度D5)的第一导电材料222可以允许第一导电材料222的间距P3更小，并且因此允许互连件244的间距P5更小(参见图25)。
在图20中，根据一些实施例，在第一密封剂118中形成开口220以暴露第一导电材料222。在一些实施例中，可以使用激光钻孔工艺来形成开口120，其可以类似于之前参考图6描述的激光钻孔工艺。在一些实施例中，激光钻孔工艺可以包括使用在约0.1mJ和约0.2mJ之间的范围内的能量。可以使用其他能量。在一些实施例中，可以在激光钻孔工艺之后执行清洁工艺(例如，湿清洁)以去除残留物。可以使用其他技术来形成开口220。
如图20所示，开口220可以具有基本垂直的轮廓或者可以具有锥形轮廓。例如，在一些实施例中，开口220可以具有与顶部宽度D7大致相同的底部宽度D6，或者底部宽度D6可以小于顶部宽度D7。在一些实施例中，开口220可以具有在约50μm和约500μm之间的范围内的底部宽度D6，以及在约55μm和约550μm之间的范围内的顶部宽度D7，尽管其他宽度也是可能的。在一些实施例中，D6:D7的比值可以在约1：1.1和约1：1.3之间，尽管其他比值也是可能的。在一些情况下，形成具有垂直或锥形轮廓的开口220可以允许通过第二导电材料224改善开口220的填充(见图21A至图21B)。在一些实施例中，底部宽度D7小于或约等于第一导电材料222的最大宽度D5。在一些情况下，较大的底部宽度D7可以暴露第一导电材料222的更多表面区域，并减小导电材料和随后形成的第二导电材料224之间的电阻(见图21A-图21B)。
在一些实施例中，开口220可以具有在约50μm和约500μm之间的范围内的高度H6，尽管其他高度也是可能的。开口220可以具有在约0.4:1和约1:1之间的范围内的高宽比D6:H6，尽管其他高宽比也是可能的。在一些实施例中，开口220的高度H6与第一密封剂118的厚度T2的比值(例如，比值H6:T2)可以在约0.5:1和约0.7:1之间，尽管其他比值也是可能的。在一些情况下，形成具有较小顶部宽度D7或较高高宽比D6:H6(例如，具有相对较大的H6)的开口220可以允许形成具有较小间距P4的开口220。在一些实施例中，开口220可以形成为具有在约150μm和约500μm之间的范围内的间距P4，尽管其他间距也是可能的。以这种方式，随后形成的互连件244(见图25)可以形成为具有更小的宽度或更小的间距，因此本文的技术可以允许形成更大密度的互连件244。其他宽度、尺寸、高宽比或轮廓也是可能的。
转到图21A和图21B，根据一些实施例，在开口220中形成第二导电材料224。图21A示出了第二导电材料224包括导电膏的实施例，并且图21B示出了第二导电材料224包括焊球的实施例。随后的附图示出了由图21A的实施例形成的结构，尽管类似的结构可以由图21B的实施例或未具体示出的其他实施例形成。开口220中的第二导电材料224与第一导电材料222物理接触和电接触。这样，第一导电材料222和第二导电材料224一起形成单个互连件堆叠件226，该互连件堆叠件226部分或全部延伸穿过第一密封剂118以连接到再分布结构112。在一些情况下，互连件堆叠件226可以被认为是贯穿模制通孔(TMV)。
第二导电材料224的顶面可以在第一密封剂118的顶面之下，可以与第一密封剂118的顶面大致齐平，或者可以突出到第一密封剂118的顶面之上。例如，第二导电材料224的顶面可以低于第一密封剂118的顶面约30μm至约50μm之间的距离，或者第二导电材料224的顶面可以高于第一密封剂118的顶面约30μm至约50μm之间的距离。其他距离也有可能。
在一些实施例中，第二导电材料224可以具有在约50μm和约300μm之间的范围内的高度H7，尽管其他高度也是可能的。以这种方式，互连件堆叠件226的总高度可以是约H5+H7。在一些实施例中，第二导电材料224的高度H7与第一导电材料222的高度H5的比值(例如，比值H7:H5)可以在约0.7:0.3和约0.5:0.5之间，尽管其他比值也是可能的。在一些实施例中，第二导电材料224的高度H7与第一密封剂118的厚度T2的比值(例如，比值H7:T2)可以在约0.5:1和约0.7:1之间，尽管其他比值也是可能的。在一些实施例中，第二导电材料224的质量与第一导电材料222的质量的比值可以在约1:1至约1:1.5之间，尽管其他比值也是可能的。
图21A示出了一个实施例，其中，第二导电材料224包括导电膏，例如焊膏、银膏或粘合剂等，或其组合。第二导电材料224可以使用例如合适的分配工艺或印刷工艺来沉积。可以在沉积第二导电材料224之后进行回流。第二导电材料224可以是与前述导电材料122相似的材料，或者可以是不同的材料。第二导电材料224的顶面可以是凹的、基本平坦的、凸的或者具有其他形状。
图21B示出了一个实施例，其中，第二导电材料224包括焊料球等，例如焊料凸块、微凸块、球栅阵列(BGA)连接件、金属柱、可控塌陷芯片连接(C4)凸块、化学镀镍钯浸金(ENEPIG)形成的凸块等。第一导电材料222可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。在一些实施例中，可以在形成第一导电材料222之后执行回流工艺。
在图22中，根据一些实施例，执行载体衬底去接合，以将第一载体衬底102从再分布结构分离(或“去接合”)。然后，该结构可以翻转并附接到第二载体衬底130上方。释放层132可以形成在第二载体衬底130上，以便于将该结构附接到第二载体衬底130。第一载体衬底102的分离和第二载体衬底130的附接可以类似于先前参照图8所述的步骤。
在图23中，根据一些实施例，导电连接件134形成在再分布结构112上，并且集成器件136附接到导电连接件134。导电连接件134可以类似于前面参照图9描述的导电连接件134，并且可以以类似的方式形成。集成器件136可以类似于前面参照图10描述的集成器件136，并且可以以类似的方式附接。
在图24中，根据一些实施例，在再分布结构112上方形成第二密封剂138，以封装集成器件136。第二密封剂138可以是类似于前面参照图11描述的材料，并且可以以类似的方式形成。在一些实施例中，第二密封剂138被平坦化(例如，使用CMP和/或研磨工艺)，这样可以暴露至少一个集成器件136。
在图25中，执行载体衬底去接合，以将第二载体衬底130从例如第一密封剂118的结构上分离(或“去接合”)。然后，该结构可以翻转并放置在载体140上方，载体140可以是例如胶带、框架等。第二载体衬底130的分离以及到载体140的附接可以类似于先前参照图12所描述的步骤。在将该结构附接到载体140之后，焊料材料242可以形成在互连件堆叠件226上以形成互连件244。根据一些实施例，以这种方式，可以形成封装结构250。
焊料材料242、第一导电材料222和第二导电材料224一起形成互连件244，互连件244延伸穿过第一密封剂118，并且电连接到封装结构250的再分布结构112。在图25所示的实施例中，封装结构250包括在再分布结构112的第一侧上的第一密封剂118、穿过第一密封剂118延伸到再分布结构112的第一侧的互连件244，以及在再分布结构112的第二侧上的第二密封剂138。焊料材料242可以是与前述焊料材料142类似的材料，并且可以以类似的方式形成。焊料材料242、导电材料122和/或第二导电材料224具有相同的组分或者可以具有不同的组分。在一些实施例中，可以在形成焊料材料242之后执行回流工艺。在其他实施例中，不使用焊料材料242。
在一些实施例中，焊料材料242可以在第一密封剂118的顶面上方突出约50μm和约100μm之间的范围内的高度H8，尽管其他高度也是可能的。互连件244可以具有在约150μm和约1050μm之间的范围内的总高度H9，尽管其他高度也是可能的。在一些情况下，焊料材料242可以在第一密封剂118的顶面上方和/或第一密封剂118的顶面下方延伸。在一些实施例中，焊料材料242可以具有在约80μm和约450μm之间的范围内的宽度D8，尽管其他宽度也是可能的。宽度D8可以大于、约等于或小于开口220的顶部宽度D7(见图20)。互连件244可以具有在约1.5:1和约2:1之间的范围内的高宽比(例如，H9:D5)，尽管其他高宽比也是可能的。在一些情况下，本文描述的技术允许形成具有较小间距的封装结构的互连件244，而不会增加桥接的风险。这可以允许互连件244具有更大的密度，因此可以允许更大的设计灵活性、更多数量的互连件、更小的尺寸或封装结构的改进性能。在一些实施例中，互连件244可以形成为具有在约150μm和约700μm之间的范围内的间距P5，尽管其他间距也是可能的。间距P5可以与开口220的间距P4大致相同(见图20)。在一些实施例中，多个封装结构250可以形成在同一载体(例如，载体102、130和/或140)上，然后被分割以形成单独的封装结构250。以这种方式，可以形成具有互连件244的封装结构250，互连件244包括延伸穿过第一密封剂118以连接到再分布结构112的互连件堆叠件226。
转到图26A-图26B，根据一些实施例，每个分割的封装结构250可以附接到外部元件。图26A-图26B示出了封装结构250附接到封装衬底300的实例，封装衬底300可以类似于之前图16所示的封装衬底300。例如，封装衬底300可以包括衬底核心302和衬底核心302上方的接合焊盘304。图26A示出了互连件244的第二导电材料224包括导电膏(参见图21A)的一个实施例，而图26B示出了互连件244的第二导电材料224包括焊球(参见图21B)的一个实施例。另外，图26B示出了不使用焊料材料242的实施例，但是在图26A-图26B的任一实施例中或在本文中讨论的其他实施例中，可以使用或不使用焊料材料242。
在一些实施例中，封装结构150被放置在封装衬底300上，使得封装结构150的互连件244与封装衬底的焊盘304对准，然后互连件244被回流以将封装结构150附接到封装衬底300。互连件244将封装结构150(包括再分布结构112中的金属化层)电耦合和/或物理耦合到封装衬底300。在一些实施例中，底部填料308可以形成在封装结构150和封装衬底300之间并围绕互连件144。
参考图26A，在一些实施例中，焊料材料242首先形成在互连件244的第二导电材料224上(参见图25)，然后焊料材料242被放置在封装衬底300的接合焊盘304上并回流。在其他实施例中，焊料材料242首先形成在封装衬底300的接合焊盘304上，然后第二导电材料224(例如，导电膏)被放置在焊料材料242上并回流。参考图26B，在一些实施例中，第二导电材料224(例如，焊球)首先形成在互连件244的第一导电材料222上(参见图21B)，然后第二导电材料224被放置在封装衬底300的接合焊盘304上并被回流。在其他实施例中，第二导电材料224首先形成在封装衬底300的接合焊盘304上，然后第一导电材料222被放置在第二导电材料224上并回流。
根据本文公开的实施例，封装系统(SiP)器件可以使用异质器件和多层再分布层(RDL)结构上的不对称双面模制来制造，使用延伸穿过一侧模制的互连件来连接到RDL结构。互连件可以形成为贯穿模制通孔(TMV)。本文公开的实施例可以允许形成具有更精细间距的互连件，从而增加连接密度并改善器件性能。例如，封装结构的输入/输出连接的数量或密度可以增加，从而提高封装结构或连接的器件的性能。互连件可以形成为具有更精细的间距，而不会增加桥接或其他缺陷的风险，因此可以提高良率。在一些实施例中，每个互连件可以形成为包括例如导电膏的单个互连结构。在其他实施例中，每个互连件可以形成为包括导电材料堆叠件的互连结构，例如另一个焊球上的焊球或形成在焊球上的导电膏。此外，本文描述的技术允许灵活选择模制材料(例如，每侧上的模制件的CTE)和模制厚度(例如，每侧上的模制件的厚度)，这样可以进行控制以减少最终器件的翘曲。
还可能包括其他功能和流程。例如，可以包括测试结构以辅助3D封装件或3DIC器件的验证测试。测试结构可以包括诸如形成在再分布层中或衬底上的测试焊盘，其允许测试3D封装件或3DIC，使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上执行。另外，本文公开的结构和方法可以与结合了已知良好管芯的中间验证的测试方法结合使用，以增加良率并降低成本。
根据一个实施例，方法包括：形成包括金属化图案的再分布结构；将半导体器件附接到再分布结构的第一侧；用第一密封剂密封半导体器件；在所述第一密封剂中形成开口，所述开口暴露所述再分布结构的金属化图案；在开口中形成导电材料，包括用导电膏至少部分地填充开口；在形成导电材料之后，将集成器件附接到再分布结构的第二侧；用第二密封剂密封集成器件；以及在密封集成器件之后，在导电材料上形成预焊料材料。在一个实施例中，第一密封剂的热膨胀系数(CTE)不同于第二密封剂的CTE。在一个实施例中，在密封集成器件之后，集成器件从第二密封剂突出。在一个实施例中，在第一密封剂中形成开口包括执行激光钻孔工艺。在一个实施例中，导电膏是银膏。在一个实施例中，集成器件包括表面安装器件(SMD)。在一个实施例中，该方法包括对第一密封剂执行平坦化工艺以暴露半导体器件。在一个实施例中，在第一密封剂中形成开口包括执行激光钻孔工艺。
根据一个实施例，方法包括：形成包括第一金属化图案和第二金属化图案的再分布结构；将第一组集成器件连接到第一金属化图案；在第一金属化图案上方形成导电连接件；在第一金属化图案、第一组集成器件和导电连接件上沉积第一模制材料；使用激光钻孔工艺在第一模制材料中形成开口，其中，每个开口均暴露导电连接件；在每个开口内和每个导电连接件上形成导电材料；将第二组集成器件连接到第二金属化图案；以及在第二金属化图案和第二组集成器件上方沉积第二模制材料。在一个实施例中，形成导电材料包括在每个开口内沉积焊膏。在一个实施例中，形成导电材料包括在每个开口内放置焊球。在一个实施例中，在沉积第二模制材料之后，暴露第二组集成器件中的至少一个集成器件。在一个实施例中，导电连接件包括焊球。在一个实施例中，第一模制材料具有与第二模制材料不同的组分。
根据一个实施例，器件包括：包括第一侧和第二侧的再分布结构；附接到所述再分布结构的第一侧的第一器件；在所述再分布结构的第一侧上并围绕所述第一器件的第一模制材料；第一模制材料中的开口；开口中的导电互连件，其中，每个导电互连件电连接到再分布结构的第一侧，其中，每个导电互连件包括至少部分填充相应开口的焊膏；连接到再分布结构的第二侧的第二器件；以及在再分布结构的第二侧上并围绕第二器件的第二模制材料，其中，第二模制材料不同于第一模制材料。在一个实施例中，每个导电互连件的高宽比在1:8和1:10之间的范围内。在一个实施例中，导电互连件的间距在100μm和250μm之间的范围内。在一个实施例中，每个导电互连件包括焊球，其中，每个焊球在各自的开口内，其中，每个焊球物理接触和电接触第一再分布结构的第一侧，其中，导电互连件的焊膏设置在每个焊球上。在一个实施例中，该器件包括导电互连件上的预焊料材料。在一个实施例中，第一模制材料的厚度与第二模制材料的厚度之比在1:1和1:8之间的范围内。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成包括多个金属化图案的再分布结构；
将半导体器件附接到所述再分布结构的第一侧；
用第一密封剂密封所述半导体器件；
在所述第一密封剂中形成开口，所述开口暴露所述再分布结构的金属化图案；
在所述开口中形成导电材料，包括用导电膏至少部分地填充所述开口；
在形成所述导电材料之后，将集成器件附接到所述再分布结构的第二侧；
用第二密封剂密封所述集成器件；以及
在密封所述集成器件之后，在所述导电材料上形成预焊料材料。
2.根据权利要求1所述的方法，其中，所述第一密封剂的热膨胀系数(CTE)不同于所述第二密封剂的热膨胀系数。
3.根据权利要求1所述的方法，其中，在密封所述集成器件之后，所述集成器件从所述第二密封剂突出。
4.根据权利要求1所述的方法，其中，在所述第一密封剂中形成开口包括执行激光钻孔工艺。
5.根据权利要求1所述的方法，其中，所述导电膏是银膏。
6.根据权利要求1所述的方法，其中，所述集成器件包括表面安装器件(SMD)。
7.根据权利要求1所述的方法，还包括，对所述第一密封剂执行平坦化工艺以暴露所述半导体器件。
8.根据权利要求1所述的方法，其中，在所述第一密封剂中形成开口包括执行激光钻孔工艺。
9.一种制造半导体器件的方法，包括：
形成包括第一金属化图案和第二金属化图案的再分布结构；
将第一组集成器件连接到所述第一金属化图案；
在所述第一金属化图案上形成导电连接件；
在所述第一金属化图案、所述第一组集成器件和所述导电连接件上方沉积第一模制材料；
使用激光钻孔工艺在所述第一模制材料中形成开口，其中，每个开口暴露导电连接件；
在每个开口内和每个导电连接件上形成导电材料；
将第二组集成器件连接到所述第二金属化图案；以及
在所述第二金属化图案和所述第二组集成器件上方沉积第二模制材料。
10.一种半导体器件，包括：
再分布结构，包括第一侧和第二侧；
第一多个器件，附接到所述再分布结构的所述第一侧；
第一模制材料，在所述再分布结构的所述第一侧上并围绕所述第一多个器件；
多个开口，在所述第一模制材料中；
多个导电互连件，在所述多个开口中，其中，所述多个导电互连件中的每个导电互连件电连接到所述再分布结构的所述第一侧，其中，所述多个导电互连件中的每个导电互连件包括至少部分填充所述多个开口的相应开口的焊膏；
第二多个器件，附接到所述再分布结构的所述第二侧；以及
第二模制材料，在所述再分布结构的所述第二侧上并围绕所述第二多个器件，其中，所述第二模制材料不同于所述第一模制材料。
CN202110336426.4A 2020-03-30 2021-03-29 半导体器件及其制造方法 Active CN113178392B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063001912P 2020-03-30 2020-03-30
US63/001,912 2020-03-30
US17/097,301 US11410982B2 (en) 2020-03-30 2020-11-13 Semiconductor devices and methods of manufacturing
US17/097,301 2020-11-13

Publications (2)

Publication Number Publication Date
CN113178392A true CN113178392A (zh) 2021-07-27
CN113178392B CN113178392B (zh) 2024-03-29

Family

ID=76922704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110336426.4A Active CN113178392B (zh) 2020-03-30 2021-03-29 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US20220359485A1 (zh)
CN (1) CN113178392B (zh)
TW (1) TWI777467B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180033771A1 (en) * 2016-07-29 2018-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US20180269188A1 (en) * 2017-03-15 2018-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
CN109786267A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件和方法
CN109786268A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件中的金属化图案及其形成方法
US20190295972A1 (en) * 2018-03-23 2019-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
CN110660753A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体封装件和方法
US20200075562A1 (en) * 2018-09-05 2020-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Fan-Out Packages and Methods of Forming the Same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8680647B2 (en) * 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9437566B2 (en) * 2014-05-12 2016-09-06 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
KR101672622B1 (ko) * 2015-02-09 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10872879B2 (en) * 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
US10763239B2 (en) * 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
US20190244943A1 (en) * 2018-02-08 2019-08-08 Powertech Technology Inc. Semiconductor package and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180033771A1 (en) * 2016-07-29 2018-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US20180269188A1 (en) * 2017-03-15 2018-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
CN109786267A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件和方法
CN109786268A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件中的金属化图案及其形成方法
US20190295972A1 (en) * 2018-03-23 2019-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
CN110660753A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体封装件和方法
US20200075562A1 (en) * 2018-09-05 2020-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Fan-Out Packages and Methods of Forming the Same

Also Published As

Publication number Publication date
US20220359485A1 (en) 2022-11-10
CN113178392B (zh) 2024-03-29
US20230387100A1 (en) 2023-11-30
TW202137350A (zh) 2021-10-01
TWI777467B (zh) 2022-09-11

Similar Documents

Publication Publication Date Title
US11664323B2 (en) Semiconductor package and method
US10157852B2 (en) Multi-stacked package-on-package structures
CN107665887B (zh) 封装结构及其形成方法
CN108987380B (zh) 半导体封装件中的导电通孔及其形成方法
US20240203907A1 (en) Semiconductor package and method
US11410982B2 (en) Semiconductor devices and methods of manufacturing
US11145614B2 (en) Semiconductor device and method of manufacture
US20210098353A1 (en) Semiconductor Package and Method of Manufacture
US20220302009A1 (en) Semiconductor package and method of manufacture
CN111261608B (zh) 半导体器件及其形成方法
US11121089B2 (en) Integrated circuit package and method
TWI771870B (zh) 半導體封裝及其形成方法
US20230386866A1 (en) Semiconductor Package and Method of Forming Thereof
US20220359489A1 (en) Semiconductor Devices and Methods of Manufacturing
TW202310299A (zh) 半導體結構、裝置及其形成方法
US20240194611A1 (en) Semiconductor package and method
CN113178392B (zh) 半导体器件及其制造方法
KR102358285B1 (ko) 반도체 패키지 디바이스 및 그 제조 방법
US11133283B2 (en) Integrated fan-out device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant