KR20140111546A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 더미 다이를 구비함으로써 반도체 다이에서 발생하는 열을 빠르게 방출하여 반도체 디바이스의 성능을 향상시킬 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일례로, 제1면과 상기 제1면의 반대면인 제2면을 갖는 더미 다이를 준비하고, 상기 더미 다이의 제1면에 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계; 상기 더미 다이의 제1면에 다수의 관통 전극이 형성된 제 1 반도체 다이를 부착하는 제 1 반도체 다이 부착 단계; 상기 제 1 도전성 필러와 상기 제 1 반도체 다이를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계; 상기 제 1 반도체 다이와 상기 제 1 인캡란트의 일부를 그라인딩하여, 상기 제 1 도전성 필러와 상기 관통 전극을 외부로 노출시키는 제 1 그라인딩 단계; 상기 제 1 도전성 필러에 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계; 상기 제 1 반도체 다이에 제 2 반도체 다이를 부착하는 제 2 반도체 다이 부착 단계; 상기 제 2 도전성 필러와 상기 제 2 반도체 다이를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계; 상기 제 2 반도체 다이와 상기 제 2 인캡슐란트의 일부를 그라인딩하여, 상기 제 2 도전성 필러를 외부로 노출시키는 제 2 그라인딩 단계; 및 상기 제 2 도전성 필러에 도전성 범프를 형성하는 도전성 범프 형성 단계를 포함하고, 상기 더미 다이는 상기 제 1 반도체 다이에서 발생하는 열을 외부로 방출하는 것을 특징으로 하는 반도체 디바이스의 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor device and fabrication method thereof}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로 인터포저(interposer)에 반도체 다이(die)가 탑재된 후, 상기 인터포저가 또 다른 반도체 다이 또는 기판에 스택(stack)되는 반도체 디바이스(device)를 2.5D 패키지(package)라 부른다. 통상 3D 패키지는 인터포저없이 반도체 다이가 직접 또 다른 반도체 다이 또는 기판에 스택된 것을 의미한다.
상기와 같은 반도체 패키지는 다수의 반도체 다이가 적층되어 형성되므로, 외부로 노출되지 않은 반도체 다이에서 발생하는 열을 방출하기가 어려우므로, 이에 따른 성능저하가 우려된다.
본 발명은 더미 다이를 구비함으로써 반도체 다이에서 발생하는 열을 빠르게 방출하여 반도체 디바이스의 성능을 향상시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명에 의한 반도체 디바이스의 제조 방법은 제1면과 상기 제1면의 반대면인 제2면을 갖는 더미 다이를 준비하고, 상기 더미 다이의 제1면에 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계; 상기 더미 다이의 제1면에 다수의 관통 전극이 형성된 제 1 반도체 다이를 부착하는 제 1 반도체 다이 부착 단계; 상기 제 1 도전성 필러와 상기 제 1 반도체 다이를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계; 상기 제 1 반도체 다이와 상기 제 1 인캡란트의 일부를 그라인딩하여, 상기 제 1 도전성 필러와 상기 관통 전극을 외부로 노출시키는 제 1 그라인딩 단계; 상기 제 1 도전성 필러에 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계; 상기 제 1 반도체 다이에 제 2 반도체 다이를 부착하는 제 2 반도체 다이 부착 단계; 상기 제 2 도전성 필러와 상기 제 2 반도체 다이를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계; 상기 제 2 반도체 다이와 상기 제 2 인캡슐란트의 일부를 그라인딩하여, 상기 제 2 도전성 필러를 외부로 노출시키는 제 2 그라인딩 단계; 및 상기 제 2 도전성 필러에 도전성 범프를 형성하는 도전성 범프 형성 단계를 포함하고, 상기 더미 다이는 상기 제 1 반도체 다이에서 발생하는 열을 외부로 방출하는 것을 특징으로 한다.
또한, 상기 제 1 도전성 필러 형성 단계에서는 상기 더미 다이의 제1면에 재배선층을 형성할 수 있다.
또한, 상기 재배선층은 상기 더미 다이의 내측에 위치한 열방출용 재배선층과 상기 더미 다이의 가장 자리에 위치한 신호전달용 재배선층을 포함하고, 상기 제 1 도전성 필러는 상기 신호전달용 재배선층에 형성될 수 있다.
또한, 상기 제 1 반도체 다이 부착 단계에서는 상기 재배선층에 상기 제 1 반도체 다이를 부착할 수 있다.
또한, 상기 제 1 그라인딩 단계에서 상기 제 1 도전성 필러와 상기 관통 전극은 동일한 면을 이룰 수 있다.
또한, 상기 제 2 도전성 필러 형성 단계에서는 상기 제 1 그라인딩 단계에 의해 외부로 노출된 면의 제 1 반도체 다이에 도전성 패드를 형성할 수 있다.
또한, 상기 제 2 반도체 다이 부착 단계에서는 상기 도전성 패드에 상기 제 2 반도체 다이를 부착할 수 있다.
또한, 상기 도전성 범프 형성 단계에서는 상기 제 2 그라인딩 단계에 의해 외부로 노출된 면의 제 2 반도체 다이에 UBM을 형성하고, 상기 UBM에 도전성 범프를 부착할 수 있다.
또한, 상기 도전성 범프 형성 단계 이후에 상기 반도체 디바이스를 회로 기판에 부착하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이는 로직 IC이고, 상기 제 2 반도체 다이는 메모리 칩 일 수 있다.
상기 제 1 반도체 다이는 상기 제 2 반도체 다이에 비해 열이 더 많이 발생할 수 있다.
더불어, 본 발명에 의한 반도체 디바이스는 제1면과 상기 제1면의 반대면인 제2면을 갖는 더미 다이; 상기 더미 다이의 제1면에 형성된 제 1 도전성 필러; 상기 더미 다이의 제1면에 부착되며, 내부에 다수의 관통 전극이 형성된 제 1 반도체 다이; 상기 제 1 도전성 필러와 상기 제 1 반도체 다이를 인캡슐레이션하는 제 1 인캡슐란트; 상기 제 1 도전성 필러에 형성된 제 2 도전성 필러; 상기 제 1 반도체 다이의 상부에 부착된 제 2 반도체 다이; 상기 제 2 도전성 필러와 상기 제 2 반도체 다이를 인캡슐레이션하는 제 2 인캡슐란트; 및 상기 제 2 도전성 필러에 형성된 도전성 범프를 포함하고, 상기 더미 다이는 상기 제 1 반도체 다이에서 발생하는 열을 외부로 방출하는 것을 특징으로 한다.
또한, 상기 더미 다이의 제1면에는 재배선층이 형성되고, 상기 재배선층은 상기 더미 다이의 내측에 위치한 열방출용 재배선층과 상기 더미 다이의 가장 자리에 위치한 신호전달용 재배선층을 포함할 수 있다.
또한, 상기 제 1 도전성 필러는 상기 신호전달용 재배선층에 형성될 수 있다.
또한, 상기 제 1 반도체 다이는 상기 재배선층에 전기적으로 연결될 수 있다.
또한, 상기 제 1 도전성 필러와 상기 관통 전극은 동일한 면을 이룰 수 있다.
또한, 상기 제 2 도전성 필러와 상기 제 2 반도체 다이의 일면은 상기 제 2 인캡슐란트의 외부로 노출될 수 있다.
또한, 상기 제 2 인캡슐란트의 외부로 노출된 제 2 반도체 다이에는 UMB이 형성되고, 상기 UMB에는 도전성 범프가 형성될 수 있다.
또한, 상기 반도체 디바이스가 안착되는 회로 기판을 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이는 로직 IC이고, 상기 제 2 반도체 다이는 메모리 칩 일 수 있다.
또한, 상기 제 1 반도체 다이는 상기 제 2 반도체 다이에 비해 열이 더 많이 발생할 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 더미 다이를 구비함으로써, 반도체 다이에서 발생하는 열을 빠르게 방출하여 성능을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 더미 다이에 제 1 도전성 필러 및 제 2 도전성 필러를 형성함으로써, 제 1 반도체 다이의 신호를 외부로 전달할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다. 도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 제 1 도전성 필러 형성 단계(S1), 제 1 반도체 다이 부착 단계(S2), 제 1 인캡슐레이션 단계(S3), 제 1 그라인딩 단계(S4), 제 2 도전성 필러 형성 단계(S5), 제 2 반도체 다이 부착 단계(S6), 제 2 인캡슐레이션 단계(S7), 제 2 그라인딩 단계(S8) 및 도전성 범프 형성 단계(S9)를 포함한다. 이하에서는 도 1의 각 단계들을 도 2a 내지 도 2i를 참조하여 설명하도록 한다.
상기 제 1 도전성 필러 형성 단계(S1)는 더미 다이(110)에 제 1 도전성 필러(120)를 형성하는 단계이다.
도 2a를 참조하면, 상기 제 1 도전성 필러 형성 단계(S1)에서는 먼저, 기본적으로 실리콘 재질로 구성된 더미 다이(110)를 준비한다. 상기 더미 다이(110)는 평평한 제1면(111)과 상기 제1면(111)의 반대면으로서 평평한 제2면(112)을 갖는다.
다음으로, 상기 더미 다이(110)의 제1면에 다수의 재배선층(113)을 형성한다. 상기 재배선층은 니켈/금(Ni/Au)으로 형성될 수 있다. 또한, 상기 재배선층(113)은 열방출용 재배선층(113a)과 신호전달용 재배선층(113b)을 포함한다. 상기 열방출용 재배선층(113a)은 주로 더미 다이(110)의 내측에 위치하며, 이후 상기 더미 다이(110)에 부착되는 제 1 반도체 다이(130)에서 발생하는 열을 방출시키는 역할을 한다. 상기 신호전달용 재배선층(113b)은 주로 더미 다이(110)의 가장자리에 위치하며, 이후 상기 더미 다이(110)에 부착되는 제 1 반도체 다이(130)로부터 전달된 신호가 흐르는 통로 역할을 한다.
다음으로, 상기 재배선층(113)에 제 1 도전성 필러(120)를 형성한다. 상기 제 1 도전성 필러(120)는 상기 다수의 재배선층(113) 중에서 상기 신호전달용 재배선층(113b)에 형성되며, 상기 더미 다이(110)의 가장자리에 형성된다. 이는, 상기 더미 다이(110)의 내측에 후술되는 제 1 반도체 다이(130)가 부착되기 때문이다. 상기 제 1 도전성 필러(120)는 다수개가 형성될 수 있으나, 본 발명에서 그 개수를 한정하는 것은 아니다. 상기 제 1 도전성 필러(120)는 구리(Cu) 필러로 형성될 수 있다.
상기 제 1 반도체 다이 부착 단계(S2)는 상기 더미 다이(110)의 제1면(111)에 제 1 반도체 다이(130)를 부착하는 단계이다.
도 2b를 참조하면, 상기 제 1 반도체 다이 부착 단계(S2)에서는 상기 더미 다이(110)의 제1면(111)에 형성된 재배선층(113)에 제 1 반도체 다이(130)를 부착한다. 여기서, 상기 제 1 반도체 다이(130)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되며, 제1면(131)과 제1면(131)의 반대면인 제2면(132)을 갖는다. 또한, 상기 제 1 반도체 다이(130)는 상기 제2면(132)으로부터 제 1 반도체 다이(130)의 내부로 형성된 다수의 관통 전극(133, TSV)과, 상기 제2면(132)에 형성된 다수의 UBM(134, under bump metal)과 상기 UBM(134)에 용착된 도전성 범프(135)를 포함한다. 상기 관통 전극(133)은 금, 은 등과 같은 도전성 물질로 형성된다. 또한, 상기 UBM(134)은 니켈/금(Ni/Au)으로 형성될 수 있으며, 상기 도전성 범프(135)는 주석/납, 납 없는 주석 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다.
즉, 상기 제 1 반도체 다이 부착 단계(S2)에서는 상기 제 1 반도체 다이(130)의 도전성 범프(135)가 상기 재배선층(113)에 전기적으로 연결되도록 상기 제 1 반도체 다이(130)를 상기 더미 다이(110)에 부착한다. 이때, 상기 제 1 반도체 다이(130)는 상기 제 1 도전성 필러(120)의 내측에 위치하도록 부착된다. 더불어, 상기 제 1 반도체 다이(130)는 로직IC 일 수 있다. 따라서, 후술되는 제 2 반도체 다이(160)에 비해 열이 많이 발생할 수 있다.
상기 제 1 인캡슐레이션 단계(S3)는 상기 제 1 도전성 필러(120)와 상기 제 1 반도체 다이(130)를 제 1 인캡슐란트(140)로 인캡슐레이션하는 단계이다.
도 2c를 참조하면, 상기 제 1 인캡슐레이션 단계(S3)에서는 상기 더미 다이(110)의 제1면(111)에 위치한 제 1 도전성 필러(120)와 제 1 반도체 다이(130)를 제 1 인캡슐란트(140)로 인캡슐레이션한다. 따라서, 상기 제 1 인캡슐란트(140)는 상기 더미 다이(110)의 제1면(111)에 형성되며, 상기 제 1 도전성 필러(120)와 상기 제 1 반도체 다이(130)를 인캡슐레이션한다. 여기서, 상기 제 1 인캡슐란트(140)는 에폭시 계열의 수지로 형성될 수 있다.
상기 제 1 그라인딩 단계(S4)는 상기 제 1 반도체 다이(130)와 상기 제 1 인캡슐란트(140)의 일부를 그라인딩하는 단계이다.
도 2d를 참조하면, 상기 제 1 그라인딩 단계(S4)에서는 그라인더(미도시)를 이용해 상기 제 1 반도체 다이(130)의 제1면(131)과 상기 제 1 인캡슐란트(140)를 그라인딩한다. 이때, 상기 제 1 그라인딩 단계(S4)에서는 상기 제 1 반도체 다이(130)에 형성된 관통 전극(133)과 상기 제 1 도전성 필러(120)가 외부로 노출되도록 그라인딩한다. 따라서, 상기 관통 전극(133)과 상기 제 1 도전성 필러(120)는 동일한 면을 이루게 된다.
상기 제 2 도전성 필러 형성 단계(S5)는 상기 제 1 도전성 필러(120)에 제 2 도전성 필러(150)를 형성하는 단계이다.
도 2e를 참조하면, 상기 제 2 도전성 필러 형성 단계(S5)에서는 상기 제 1 그라인딩 단계(S4)에 의해 외부로 노출된 제 1 도전성 필러(120)에 제 2 도전성 필러(150)를 형성한다. 상기 제 2 도전성 필러(150)는 상기 제 1 도전성 필러(120)와 동일하게 구리(Cu) 필러로 형성되며, 그 크기도 동일하게 형성될 수 있다. 또한, 상기 제 2 도전성 필러(150)는 상기 제 1 도전성 필러(120)의 개수와 동일하게 형성된다.
또한, 상기 제 2 도전성 필러 형성 단계(S5)에서는 상기 제 1 그라인딩 단계(S4)에 의해 외부로 노출된 제 1 반도체 다이(130')에 도전성 패드(136)를 형성한다. 상기 도전성 패드(136)는 상기 관통 전극(133)과 전기적으로 연결된다. 상기 도전성 패드(136)는 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제 2 반도체 다이 부착 단계(S6)는 상기 제 1 반도체 다이(130')에 제 2 반도체 다이(160)를 부착하는 단계이다.
도 2f를 참조하면, 상기 제 2 반도체 다이 부착 단계(S6)에서는 상기 도전성 패드(136)에 제 2 반도체 다이(160)를 부착한다. 여기서, 상기 제 2 반도체 다이(160)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되며, 제1면(161)과 제1면(161)의 반대면인 제2면(162)을 갖는다. 또한, 상기 제 2 반도체 다이(160)는 상기 제2면(162)에 형성된 필러(163)와 상기 필러(163)에 형성된 솔더캡(164)을 포함한다. 상기 필러(163)는 구리(Cu) 필러로 형성될 수 있으며, 상기 솔더캡(164)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
즉, 상기 제 2 반도체 다이 부착 단계(S6)에서는 상기 제 2 반도체 다이(160)의 솔더캡(164)이 상기 도전성 패드(136)에 전기적으로 연결되도록 상기 제 2 반도체 다이(160)를 상기 제 1 반도체 다이(130')에 부착한다. 또한, 상기 제 2 반도체 다이(160)는 상기 제 1 반도체 다이(130')의 크기보다 작게 형성될 수 있다. 더불어, 상기 제 2 반도체 다이(160)는 메모리 칩일 수 있다. 따라서, 상기 제 2 반도체 다이(160)는 로직 IC로 형성되는 제 1 반도체 다이(130')에 비해 열이 덜 발생한다.
상기 제 2 인캡슐레이션 단계(S7)는 상기 제 2 도전성 필러(150)와 상기 제 2 반도체 다이(160)를 제 2 인캡슐란트(170)로 인캡슐레이션하는 단계이다.
도 2g를 참조하면, 상기 제 2 인캡슐레이션 단계(S7)에서는 상기 제 1 도전성 필러(120)에 형성된 제 2 도전성 필러(150)와 상기 제 1 반도체 다이(130')에 부착된 제 2 반도체 다이(160)를 제 2 인캡슐란트(170)로 인캡슐레이션한다. 즉, 상기 제 2 인캡슐란트(170)는 상기 제 1 인캡슐란트(140')의 상부에 형성되며, 상기 제 2 도전성 필러(150)와 상기 제 2 반도체 다이(160)를 인캡슐레이션한다. 여기서, 상기 제 2 인캡슐란트(170)는 상기 제 1 인캡슐란트(140')와 동일하게 에폭시 계열의 수지로 형성될 수 있다.
상기 제 2 그라인딩 단계(S8)는 상기 제 2 반도체 다이(160)와 상기 제 2 인캡슐란트(170)의 일부를 그라인딩하는 단계이다.
도 2h를 참조하면, 상기 제 2 그라인딩 단계(S5)에서는 그라인더를 이용해 상기 제 2 반도체 다이(160)의 제1면(161)과 상기 제 2 인캡슐란트(170)를 그라인딩한다. 이때, 상기 제 2 그라인딩 단계(S8)에서는 상기 제 2 도전성 필러(150)가 외부로 노출되도록 그라인딩한다.
상기 도전성 범프 형성 단계(S9)는 상기 제 2 도전성 필러(150)에 도전성 범프(180)를 형성하는 단계이다.
도 2i를 참조하면, 상기 도전성 범프 형성 단계(S9)에서는 상기 제 2 도전성 필러(150)와 전기적으로 연결되도록 도전성 범프(180)를 형성한다. 여기서, 상기 제 2 도전성 필러(150)에 UBM(181)을 형성하고 나서, 상기 UBM(181)에 도전성 범프(180)를 부착할 수 있다. 상기 도전성 범프(180)는 상기 제 1 도전성 필러(120) 및 제 2 도전성 필러(150)를 통해서 상기 제 1 반도체 다이(130') 및 제 2 반도체 다이(160')에 전기적으로 연결된다. 상기 도전성 범프(180)는 주석/납, 납 없는 주석 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다.
또한, 상기 도전성 범프 형성 단계(S9)에서는 상기 제 2 그라인딩 단계(S8)에 의해 외부로 노출된 제 2 반도체 다이(160')에도 도전성 범프(180)를 더 형성할 수 있다. 여기서, 상기 제 2 반도체 다이(160')에 UBM(181)을 형성하고 나서 상기 UBM(181)에 도전성 범프(180)를 부착할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 완성된다.
상기와 같은 방법으로 형성된 반도체 디바이스(100)는 더미 다이(110), 상기 더미 다이(110)의 재배선층(113)에 형성된 제 1 도전성 필러(120), 상기 더미 다이(110)에 부착된 제 1 반도체 다이(130'), 상기 제 1 도전성 필러(120)와 제 1 반도체 다이(130)를 인캡슐레이션하는 제 1 인캡슐란트(140'), 상기 제 1 도전성 필러(120)에 형성된 제 2 도전성 필러(150), 상기 제 1 반도체 다이(130')에 부착된 제 2 반도체 다이(160'), 상기 제 2 도전성 필러(150)와 제 2 반도체 다이(160')를 인캡슐레이션하는 제 2 인캡슐란트(170') 및 상기 제 2 도전성 필러(150)에 형성된 도전성 범프(180)를 포함한다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 더미 다이(110)를 구비함으로써, 제 1 반도체 다이(130')에서 발생하는 열을 빠르게 방출하여 반도체 디바이스(100)의 성능을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 더미 다이(110)에 제 1 도전성 필러(120) 및 제 2 도전성 필러(150)를 형성함으로써, 제 1 반도체 다이(130')의 신호를 외부로 전달할 수 있다.
도 3a 및 도 3b는 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)를 회로 기판(290)에 부착하여 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 완성할 수 있다.
상기 회로 기판(290)은 일반적인 PCB 기판일 수 있다. 상기 회로 기판(290)은 절연층(291), 상기 절연층(291)의 상면에 형성된 제1배선 패턴(292), 상기 절연층(291)의 하면에 형성된 제2배선 패턴(293), 상기 절연층(291)의 상면에 형성되며 제1배선 패턴(292)의 일부를 노출시키는 제1패시베이션층(294), 상기 절연층(291)의 하면에 형성되며 제2배선 패턴(293)의 일부를 노출시키는 제2배선 패시베이션층(295), 상기 절연층(291)을 관통하여 형성되며 제1배선 패턴(292)과 제2배선 패턴(293)을 전기적으로 연결하는 관통 비아(296) 및 상기 제2배선 패턴(293)에 용착된 솔더볼(297)을 포함한다. 여기서, 상기 제 2 도전성 필러(150)에 형성된 도전성 범프(180)는 상기 제1배선 패턴(292)에 전기적으로 연결된다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200: 반도체 디바이스 110: 더미 다이
120: 제 1 도전성 필러 130: 제 1 반도체 다이
140: 제 1 인캡슐란트 150: 제 2 도전성 필러
160: 제 2 반도체 다이 170: 제 2 인캡슐란트
180: 도전성 범프 290: 회로 기판

Claims (21)

  1. 제1면과 상기 제1면의 반대면인 제2면을 갖는 더미 다이를 준비하고, 상기 더미 다이의 제1면에 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계;
    상기 더미 다이의 제1면에 다수의 관통 전극이 형성된 제 1 반도체 다이를 부착하는 제 1 반도체 다이 부착 단계;
    상기 제 1 도전성 필러와 상기 제 1 반도체 다이를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계;
    상기 제 1 반도체 다이와 상기 제 1 인캡란트의 일부를 그라인딩하여, 상기 제 1 도전성 필러와 상기 관통 전극을 외부로 노출시키는 제 1 그라인딩 단계;
    상기 제 1 도전성 필러에 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계;
    상기 제 1 반도체 다이에 제 2 반도체 다이를 부착하는 제 2 반도체 다이 부착 단계;
    상기 제 2 도전성 필러와 상기 제 2 반도체 다이를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계;
    상기 제 2 반도체 다이와 상기 제 2 인캡슐란트의 일부를 그라인딩하여, 상기 제 2 도전성 필러를 외부로 노출시키는 제 2 그라인딩 단계; 및
    상기 제 2 도전성 필러에 도전성 범프를 형성하는 도전성 범프 형성 단계를 포함하고,
    상기 더미 다이는 상기 제 1 반도체 다이에서 발생하는 열을 외부로 방출하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전성 필러 형성 단계에서는 상기 더미 다이의 제1면에 재배선층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 재배선층은
    상기 더미 다이의 내측에 위치한 열방출용 재배선층과
    상기 더미 다이의 가장 자리에 위치한 신호전달용 재배선층을 포함하고,
    상기 제 1 도전성 필러는 상기 신호전달용 재배선층에 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 2 항에 있어서,
    상기 제 1 반도체 다이 부착 단계에서는 상기 재배선층에 상기 제 1 반도체 다이를 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 그라인딩 단계에서 상기 제 1 도전성 필러와 상기 관통 전극은 동일한 면을 이루는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 도전성 필러 형성 단계에서는 상기 제 1 그라인딩 단계에 의해 외부로 노출된 면의 제 1 반도체 다이에 도전성 패드를 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 2 반도체 다이 부착 단계에서는 상기 도전성 패드에 상기 제 2 반도체 다이를 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 도전성 범프 형성 단계에서는 상기 제 2 그라인딩 단계에 의해 외부로 노출된 면의 제 2 반도체 다이에 UBM을 형성하고, 상기 UBM에 도전성 범프를 부착하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 도전성 범프 형성 단계 이후에 상기 반도체 디바이스를 회로 기판에 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 로직 IC이고, 상기 제 2 반도체 다이는 메모리 칩 인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 상기 제 2 반도체 다이에 비해 열이 더 많이 발생하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제1면과 상기 제1면의 반대면인 제2면을 갖는 더미 다이;
    상기 더미 다이의 제1면에 형성된 제 1 도전성 필러;
    상기 더미 다이의 제1면에 부착되며, 내부에 다수의 관통 전극이 형성된 제 1 반도체 다이;
    상기 제 1 도전성 필러와 상기 제 1 반도체 다이를 인캡슐레이션하는 제 1 인캡슐란트;
    상기 제 1 도전성 필러에 형성된 제 2 도전성 필러;
    상기 제 1 반도체 다이의 상부에 부착된 제 2 반도체 다이;
    상기 제 2 도전성 필러와 상기 제 2 반도체 다이를 인캡슐레이션하는 제 2 인캡슐란트; 및
    상기 제 2 도전성 필러에 형성된 도전성 범프를 포함하고,
    상기 더미 다이는 상기 제 1 반도체 다이에서 발생하는 열을 외부로 방출하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 더미 다이의 제1면에는 재배선층이 형성되고,
    상기 재배선층은
    상기 더미 다이의 내측에 위치한 열방출용 재배선층과
    상기 더미 다이의 가장 자리에 위치한 신호전달용 재배선층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 1 항에 있어서,
    상기 제 1 도전성 필러는 상기 신호전달용 재배선층에 형성된 것을 특징으로 하는 반도체 디바이스.
  15. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 상기 재배선층에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스.
  16. 제 1 항에 있어서,
    상기 제 1 도전성 필러와 상기 관통 전극은 동일한 면을 이루는 것을 특징으로 하는 반도체 디바이스.
  17. 제 1 항에 있어서,
    상기 제 2 도전성 필러와 상기 제 2 반도체 다이의 일면은 상기 제 2 인캡슐란트의 외부로 노출되는 것을 특징으로 하는 반도체 디바이스.
  18. 제 1 항에 있어서,
    상기 제 2 인캡슐란트의 외부로 노출된 제 2 반도체 다이에는 UMB이 형성되고, 상기 UMB에는 도전성 범프가 형성된 것을 특징으로 하는 반도체 디바이스.
  19. 제 1 항에 있어서,
    상기 반도체 디바이스가 안착되는 회로 기판을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 로직 IC이고, 상기 제 2 반도체 다이는 메모리 칩 인 것을 특징으로 하는 반도체 디바이스.
  21. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 상기 제 2 반도체 다이에 비해 열이 더 많이 발생하는 것을 특징으로 하는 반도체 디바이스.
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