CN111106096B - 半导体封装结构及其制作方法 - Google Patents

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Abstract

一种半导体封装结构，包括一线路增层基板、一芯片、多个导电柱、一模封层及至少一内存模块；线路增层基板包括第一表面及第二表面，分别暴露出多个覆晶焊垫、多个第一焊垫及多个第二焊垫；芯片的第一面与这些覆晶焊垫电性连接；导电柱设于线路增层基板的第一表面，并分别与对应的第一焊垫电性连接；模封层设于线路增层基板的第一表面，且覆盖芯片及导电柱；芯片的第二面及各导电柱的第一端是暴露于模封层；内存模块设于模封层上，并与暴露于模封层的导电柱的第一端电性连接。本发明提供一种半导体封装结构及其制作方法，能够增加芯片的散热能力以及避免因导电线路良率问题而造成芯片的陪葬耗损。

Description

半导体封装结构及其制作方法
技术领域
本发明是有关于一种封装结构及其制作方法，且特别是有关于一种堆栈式封装层叠的半导体封装结构及其制作方法。
背景技术
芯片封装主要提供集成电路（IC）保护、散热、电路导通等功能。随着晶圆工艺技术发展，集成电路密度、传输速率及降低信号干扰等效能需求提高，使得集成电路芯片封装的技术要求逐渐增加。
为了整合多数的组件于一封装体中，一种堆栈式层叠封装（stacked package onpackage, PoP）技术于是被开发出来。堆栈式层叠封装技术是将两个或更多的组件，以垂直堆栈或是背部搭载的方式，在底层（基础）封装中整合高密度的多位或混合信号逻辑组件，而在顶层（堆栈的）封装中整合高密度或组合内存。相较于传统并排排列方式的封装，堆栈式层叠封装占用更少的印刷电路板（printed circuit board,，PCB）的版面并简化电路板设计，可通过内存与逻辑电路的直接连接改善频率效能表现。
再随着技术的演进，又再发展出一种扇出型晶圆级封装（Fan-out wafer levelpackage, FOWLP）技术，或称之为整合型扇出封装（Integrated Fan-out, InFO）技术，其优势在于可省去载板，因而成本可较传统的PoP封装更为低廉，大幅节省芯片封装的成本，并可应用于行动通信装置的处理器芯片（application processor, AP）或其他射频（RF）、电源管理IC等大宗应用市场。
请搭配图1A至图1K所示，一种现有的整合型扇出封装10的制作方法包括下列步骤。如图1A，步骤S01将一芯片11放置于一玻璃基板12上。如图1B，步骤S02形成一模封层13于玻璃基板12以及芯片11上，以覆盖芯片11。如图1C，步骤S03于模封层13形成多个开孔131。如图1D，步骤S04于开孔131中形成导电柱14。如图1E，步骤S05将一载板15设置于模封层13以及导电柱14上。如第1F，步骤S06将玻璃基板12移除而形成一半导体封装半成品10a，并翻转半导体封装半成品10a，使得芯片11的一主动面111朝上。
再如图1G，步骤S07于半导体封装半成品10a上形成重分布层（redistributionlayer, RDL）16，其依据所需的层数而分别执行下述子步骤：形成介电层，接着在介电层形成开孔，再接着在开孔中形成金属层，最后研磨上表面。如图1G所示的重分布层16共包括十层金属层，因此，其必须执行十次上述的子步骤，最后暴露于最上层表面的金属层则作为连接焊垫161。
如图1H，步骤S08于连接焊垫161上形成导电凸块17a。如图1I，步骤S09移除载板15以暴露出导电柱14的一端。如图1J，步骤S10，接着提供一内存模块18，并通过导电凸块17b而与导电柱14电性连接。最后如图1K，步骤S11于导电凸块17b周围的空隙中形成介电层19，以完成整合型扇出封装10。
承上所述，现有的整合型扇出封装具有下列缺点：（1）芯片无法裸露，因而其散热效果将被限制。（2）先设置芯片后，再于半导体封装半成品上制作重分布层。倘若在制作重分布层的过程中因为失误而导致产生不良品，则芯片将可能随之报废，或需要进行费时与费工的重工程序。
发明内容
本发明的一目的是提供一种半导体封装结构及其制作方法，能够增加芯片的散热能力以及避免因导电线路良率问题而造成芯片的陪葬耗损。
本发明的另一目的在于提供一种半导体封装结构及其制作方法，能够优化工艺及封装结构而将内存各自独立模块化，因此可以仅针对有异常的内存模块进行重工更换，而无需将整组封装件完全报废，故可节省重工时所需的时间及成本。
为达上述目的，本发明提供的一种半导体封装结构，包括一线路增层基板、一芯片、多个导电柱、一模封层以及至少一内存模块。线路增层基板包括相对的一第一表面及一第二表面，其中，第一表面暴露出多个覆晶焊垫及多个第一焊垫，而第二表面暴露出多个第二焊垫。芯片包括相对的一第一面及一第二面，且芯片以第一面面对于线路增层基板的第一表面，而与这些覆晶焊垫电性连接。导电柱包括相对的一第一端及一第二端，且以第二端设置于线路增层基板的第一表面，并分别与对应的第一焊垫电性连接。模封层设置于线路增层基板的第一表面上，而覆盖芯片及导电柱，芯片的第二面及各导电柱的一第一端暴露于模封层。内存模块设置于模封层上，并与暴露于模封层的导电柱的第一端电性连接。
于本发明的一实施例，半导体封装结构还包括一导电黏着层，其设置于导电柱的第二端与第一焊垫之间。
于本发明的一实施例，半导体封装结构还包括一散热组件，其设置于内存模块上。
于本发明的一实施例，半导体封装结构还包括一散热组件，其设置于芯片的第二面上。
于本发明的一实施例，其中芯片与内存模块于一正投影方向不重叠的。
于本发明的一实施例，其中线路增层基板包括至少一线路增层结构。线路增层结构包括一导线层、一导电柱层及一介电层，且导线层及导电柱层系相互叠接，并嵌设于介电层中。
于本发明的一实施例，其中线路增层基板之这些第一焊垫位于这些覆晶焊垫的周围。
另外，为达上述目的，本发明提供的一种半导体封装结构的制作方法，其包括下列步骤。提供一线路增层基板，其包括一第一表面，且第一表面暴露出多个覆晶焊垫及位于这些覆晶焊垫周围的多个第一焊垫。形成一嵌埋有一芯片及多个导电柱的导电基板于该线路增层基板的该第一表面，该芯片的一第一面对应于这些覆晶焊垫设置，这些导电柱以第二端分别对应于这些第一焊垫设置，而该芯片的一第二面及各导电柱的一第一端是暴露于该导电基板的一上表面。将至少一内存模块对应于这些导电柱的第一端，而设置于导电基板上。
于本发明制作方法的一实施例，形成嵌埋有芯片及这些导电柱的导电基板的步骤，包括将这些导电柱以第二端对应于这些第一焊垫，而设置于线路增层基板的第一表面。将芯片的第一面对应于这些覆晶焊垫，而设置于线路增层基板的第一表面。形成一模封层于线路增层基板的第一表面上，以覆盖这些导电柱及芯片，并暴露出各导电柱的第一端及芯片的第二面。
于本发明的一实施例，其中各导电柱为一导电柱体（例如为铜柱），是以第二端通过一导电黏着层而与对应的各第一焊垫电性连接。
于本发明制作方法的一实施例，其中，设置这些导电柱的步骤还包括形成一图案化光阻层于线路增层基板的第一表面，并形成多个盲孔以暴露这些第一焊垫。形成一金属层于这些盲孔及暴露的这些第一焊垫上。移除该图案化光阻层，以形成这些导电柱及暴露出这些覆晶焊垫。
于本发明制作方法的一实施例，其中，形成嵌埋有芯片及这些导电柱的导电基板的步骤，包括将芯片的第一面对应于这些覆晶焊垫，而设置于线路增层基板的第一表面。形成一模封层于线路增层基板的第一表面上，以覆盖芯片。于模封层对应于这些第一焊垫形成多个开孔。于开孔中形成多个导电柱，与对应的这些第一焊垫电性连接。使模封层暴露出这些导电柱的一第一端及该芯片的一第二面。
于本发明制作方法的一实施例，半导体封装结构的制作方法还包括设置一散热组件于芯片的第二面及/或内存模块上。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1A至图1K绘示的是现有一种整合型扇出封装的工艺示意图。
图2A至图2F绘示的是依据本发明第一实施例的半导体封装结构的工艺示意图。
图3绘示的是本发明第一实施例的半导体封装结构的俯视示意图。
图3-1绘示的是本发明另一实施例的半导体封装结构的俯视示意图。
图4A至图4G是本发明第二实施例的半导体封装结构的工艺示意图。
图5A至图5D是本发明第三实施例的半导体封装结构的工艺示意图。
附图标记说明
10 整合型扇出封装
10a 半导体封装半成品
11 芯片
111 主动面
12 玻璃基板
13 模封层
131 开孔
14 导电柱
15 载板
16 重分布层
161 连接焊垫
17a、17b 导电凸块
18 内存模块
19 介电层
20、30、40 半导体封装结构
21、31、41 线路增层基板
211、311、411 第一表面
212、312、412 第二表面
213、313、413 覆晶焊垫
214、314、414 第一焊垫
215、315、415 第二焊垫
21a、21b、21c 线路增层结构
21a1 导线层
21a2 导电柱层
21a3 介电层
22、32、42 导电柱
221、321、421 第一端
222、322 第二端
223 导电黏着层
23、33、43 芯片
231、431 第一面
232、332、432 第二面
24、34、44 模封层
27、37、47 导电基板
25、35、45 内存模块
261、262、263、361、362、363 散热组件
341 开孔
46 图案化光阻层
461 盲孔
462 金属层
D1 投影方向。
具体实施方式
关于本发明的优点与精神可以通过以下发明详述及附图得到进一步的了解。本发明较佳实施例的制造及使用详细说明如下。必须了解的是本发明提供了许多可应用的创新概念，在特定的背景技术之下可以做广泛的实施。此特定的实施例仅以特定的方式表示，以制造及使用本发明，但并非限制本发明的范围。
以下，请参照图2A至图2F，以说明本发明第一实施例的半导体封装结构20的制作方法，其包括步骤S21至步骤S28。
步骤S21如图2A所示，提供一线路增层基板21。线路增层基板21包括一第一表面211及一第二表面212。第一表面211暴露出多个覆晶焊垫213及多个第一焊垫214，而第二表面212暴露出多个第二焊垫215。其中，线路增层基板21的这些第一焊垫214位于这些覆晶焊垫213的周围。
在本实施例中，线路增层基板21包括线路增层结构21a、21b、21c。线路增层结构21a包括一导线层21a1、一导电柱层21a2及一介电层21a3。导线层21a1及导电柱层21a2相互叠接以电性连接，并嵌设于介电层21a3之中。
导线层21a1及导电柱层21a2包括导电金属材料，例如铜、银、镍或其组成的合金。利用微影蚀刻技术，配合额外的光阻层（图中未显示）执行曝光显影工序，并执行电镀工序以完成。
另外，线路增层结构21b、21c可与线路增层结构21a具有类似的结构组成，并且可通过微影蚀刻以及金属电镀技术而完成，于此不再赘述。值得一提的是，在线路增层结构中，暴露出的导线层或导电柱层，则分别可成为覆晶焊垫213、第一焊垫214及第二焊垫215。
步骤S22如图2B所示，将多个材料为铜的导电柱22以第二端222对应于这些第一焊垫214，而设置于线路增层基板21的第一表面211。在本实施例中，导电柱22先行制作成形，再分别以第二端222通过例如为导电胶的导电黏着层223设置并与对应的第一焊垫214电性连接。
步骤S23如图2B所示，将一芯片23的一第一面231对应于这些覆晶焊垫213，而设置于线路增层基板21的第一表面211。芯片23可以是处理器芯片（application processor,AP），其中第一面231为其主动面，而与第一面231相对的一第二面232为其背面。芯片23的第一面231通过多个焊球（导电凸块或导电胶等）而与覆晶焊垫213电性连接。在本实施例中，步骤S22以及步骤S23的执行顺序可相互调换，换句话说，在其他实施例中，可以先设置芯片23之后，再设置导电柱22。
值得一提的是，上述步骤S21开始的线路增层基板21为一大版面形式的线路增层基板。于传统的晶圆型式（wafer type）的工艺中，仅能对于形成于单一晶圆内的晶粒或芯片同时进行封装工艺，其较为耗时且具有工艺上的诸多限制。相较于传统的晶圆型式的封装工艺，本发明采用大版面型式（panel type）的封装工艺；其中，如图2A，本发明的线路增层基板21的面积为单一晶圆面积的数倍。据此，本发明的大尺寸线路增层基板21能够对于切割自多个晶圆的全部晶粒或芯片在经过步骤S23的工艺后，同时进行后续封装工艺，而能有效节省制造时间。
接着，步骤S24如图2C所示，形成一模封层24于线路增层基板21的第一表面211上，以覆盖这些导电柱22及芯片23。模封层24的材料例如为酚醛基树脂、环氧基树脂或硅基树脂的绝缘材料。另外，模封层24还可以是高填料含量介电材，例如为铸模化合物，其以环氧树脂（epoxy）为主要基质，其占铸模化合物的整体比例约为8％～12％，并掺杂占整体比例约70％～90％的填充剂而形成。其中，填充剂可以包括二氧化硅及氧化铝，以达到增加机械强度、降低线性热膨胀系数、增加热传导、增加阻水及减少溢胶的功效。
步骤S25如图2D所示，研磨模封层24的顶面，以暴露出各导电柱22的一第一端221及芯片23的第二面232。步骤至此，导电柱22、芯片23及模封层24构成嵌埋有芯片23及导电柱22的导电基板27。
步骤S26如图2E所示，将内存模块25设置于模封层24上，并且通过焊球（导电胶或导电凸块等）而与对应的导电柱22的第一端221电性连接。由于导电柱22对应于线路增层基板21的第一焊垫214而设置，而第一焊垫214位于覆晶焊垫213的周围，因此内存模块25与芯片23于一正投影方向D1，可以如图3所示不重叠的。据此，芯片23可直接暴露而达到较佳的散热效果。
在其他实施例中，内存模块25还可以如图3-1所示的配置设置。其中，内存模块25在俯视方向围设于芯片23的周围，且于正投影方向D1也不重叠。此外，内存模块25的配置方式并无限制，主要以能够暴露出芯片23为重点。
步骤S27如图2E所示，将焊球（导电胶或导电凸块等）设置并与第二焊垫215电性连接。根据不同的工艺设备及技术，此步骤可与步骤S26中设置焊球的步骤同时执行。
步骤S28如图2F所示，将散热组件261、262、263选择性地设置于内存模块25以及芯片23的第二面232上，进一步增加散热效率，并完成半导体封装结构20。
承上所述，散热组件261、262、263选择性地设置，倘若散热效果已经足够，则不需要再设置散热组件。
接着，请再参照图4A至图4G，以说明依据本发明第二实施例的半导体封装结构30的制作方法，其包括步骤S31至步骤S38。
步骤S31如图4A所示，提供一线路增层基板31，并于线路增层基板31上设置一芯片33。线路增层基板31包括一第一表面311、第二表面312，且第一表面311暴露出多个覆晶焊垫313及多个第一焊垫314，而第二表面312暴露出多个第二焊垫315。其中，线路增层基板31与芯片33的材料及结构皆与第一实施例的线路增层基板21与芯片23相同，于此不再赘述。
步骤S32如图4B所示，形成一模封层34于线路增层基板31的第一表面311上，以覆盖芯片33及线路增层基板31的第一表面311。
步骤S33如图4C所示，利用雷射钻孔（laser drilling）技术、机械钻孔技术或其他钻孔技术，于模封层34对应于这些第一焊垫314的位置形成多个开孔341。
步骤S34如图4D所示，于开孔341中填入（或电镀）金属材料以形成多个导电柱32，以第二端322与对应的这些第一焊垫314电性连接。
步骤S35如图4E所示，研磨模封层34的顶面，以暴露出这些导电柱32的第一端321及芯片33的第二面332。步骤至此，导电柱32、芯片33及模封层34系构成嵌埋有导电柱32及芯片33的导电基板37。
步骤S36如图4F所示，将内存模块35设置于模封层34上，并且通过焊球（导电胶或导电凸块等）而与于对应的导电柱32的第一端321电性连接。
步骤S37如图4G所示，将焊球（导电胶或导电凸块等）设置并与第二焊垫315电性连接。根据不同的工艺设备及技术，此步骤可与步骤S36中设置焊球的步骤同时执行。
步骤S38如图4G所示，将散热组件361、362、363选择性地设置于内存模块35以及芯片33的第二面332上，进一步增加散热效率，并完成半导体封装结构30。
承上所述，散热组件361、362、363选择性地设置，倘若散热效果已经足够，则不需要再设置散热组件。
接着，请再参照图5A至图5D，以说明依据本发明第三实施例的半导体封装结构40的制作方法，其包括步骤S41至步骤S51。
步骤S41如图5A所示，提供一线路增层基板41。线路增层基板41包括一第一表面411及一第二表面412。第一表面411暴露出多个覆晶焊垫413及多个第一焊垫414，而第二表面412暴露出多个第二焊垫415。其中，线路增层基板41的这些第一焊垫414位于这些覆晶焊垫413的周围。
步骤S42，于线路增层基板41的第一表面411形成一图案化光阻层46。图案化光阻层46上并形成多盲孔461以暴露出这些第一焊垫414。
步骤S43如图5B所示，形成一金属层462于暴露的这些第一焊垫414上。其中，金属层462可通过电镀工序而形成。
接着请参照图5C所示，步骤S44移除图案化光阻层46，以使这些金属层462形成为多个导电柱42及暴露出这些覆晶焊垫413。
步骤S45，将一芯片43的一第一面431对应于这些覆晶焊垫413，而设置于线路增层基板41的第一表面411。芯片43可以与前述的芯片23类似，于此不再加以赘述。
接着请参照图5D，步骤S46形成一模封层44于线路增层基板41的第一表面411上，并包覆住这些导电柱42与芯片43，而后再研磨模封层44的顶面，以暴露出各导电柱42的一第一端421及芯片43的第二面432。步骤至此，导电柱42、芯片43及模封层44构成嵌埋有导电柱42及芯片43的导电基板47。
步骤S47，将内存模块45设置于模封层44上，并且通过焊球（导电胶或导电凸块等）而与于对应的导电柱42的第一端421电性连接，以形成半导体封装结构40（也可再于芯片43的第二面432及/或内存模块45上选择性地设置散热组件）。
综上所述，相较于现有技术，本发明的半导体封装结构具有下列特点：
（1）芯片与内存模块于投影方像是不重叠的，因此芯片可以暴露出来，而不被内存模块等组件覆盖，具有较佳的散热效果。
（2）芯片的第二面及/内存模块上可以选择性地设置散热组件，而可进一步的增加散热效果。
（3）内存模块分别设置于模封层上，当部分的内存模块异常时，可仅针对有异常的内存模块重工更换处理，而无需将整组的封装件报废，因此可以节省成本与工时。
（4）相较于整合型扇出封装结构及制作方法是芯片前置（Die First）的特征而言，本发明是芯片后置（Die Last）的特征，所以本发明可以减省因为导电结构工艺合格率所造成的芯片陪葬率，因此能有效降地生产成本与提升产品合格率。
显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

Claims (11)

1.一种半导体封装结构，其特征在于，包括：
一线路增层基板，包括相对的一第一表面及一第二表面，该第一表面暴露出多个覆晶焊垫及多个第一焊垫，该第二表面暴露出多个第二焊垫；
一芯片，包括相对的一第一面及一第二面，以该第一面面对于该线路增层基板的该第一表面，而与这些覆晶焊垫电性连接；
多个导电柱，具有相对的第一端及第二端，设置于该线路增层基板的该第一表面，并以第二端与对应的这些第一焊垫分别电性连接；
一模封层，设置于该线路增层基板的该第一表面上，而覆盖该芯片及这些导电柱，该芯片的该第二面及各导电柱的一第一端是暴露于该模封层；以及
多个内存模块，相互独立地设置于该模封层上的不同位置而于一纵向投影方向互不重叠，并分别与暴露于该模封层的对应的该导电柱的该第一端电性连接，
其中，该芯片与这些内存模块于该纵向投影方向互不重叠，并且该芯片嵌埋于该模封层内部而与这些内存模块于一横向投影方向互不重叠。
2.如权利要求1所述的半导体封装结构，其特征在于，还包括：
一导电黏着层，设置于这些导电柱与这些第一焊垫之间。
3.如权利要求1所述的半导体封装结构，其特征在于，还包括一散热组件，其设置于该内存模块及/或该芯片的该第二面上。
4.如权利要求1所述的半导体封装结构，其特征在于，该线路增层基板包括至少一线路增层结构，该线路增层结构包括一导线层、一导电柱层及一介电层，该导线层及该导电柱层相互叠接，并嵌设于该介电层中。
5.如权利要求1所述的半导体封装结构，其特征在于，该线路增层基板的这些第一焊垫位于这些覆晶焊垫的周围。
6.一种半导体封装结构的制作方法，其特征在于，包括：
提供一线路增层基板，该线路增层基板包括一第一表面，且该第一表面暴露出多个覆晶焊垫及位于这些覆晶焊垫周围的多个第一焊垫；
形成一嵌埋有一芯片及多个导电柱的导电基板于该线路增层基板的该第一表面，该芯片的一第一面对应于这些覆晶焊垫设置，这些导电柱以第二端分别对应于这些第一焊垫设置，而该芯片的一第二面及各导电柱的一第一端暴露于该导电基板的一上表面；以及
将多个内存模块分别对应于这些导电柱的该第一端，而相互独立地设置于该导电基板上的不同位置，以使得这些内存模块于一纵向投影方向互不重叠，
其中，该芯片与这些内存模块于该纵向投影方向互不重叠，并且该芯片嵌埋于该导电基板内部而与这些内存模块于一横向投影方向互不重叠。
7.如权利要求6所述的半导体封装结构的制作方法，其特征在于，形成该嵌埋有该芯片及这些导电柱的导电基板的步骤，包括：
将这些导电柱以第二端对应于这些第一焊垫，而设置于该线路增层基板的该第一表面；
将该芯片的该第一面对应于这些覆晶焊垫，而设置于该线路增层基板的该第一表面；以及
形成一模封层于该线路增层基板的该第一表面上，以覆盖这些导电柱及该芯片，并暴露出各导电柱的该第一端及该芯片的该第二面。
8.如权利要求7所述的半导体封装结构的制作方法，其特征在于，各导电柱以第二端通过一导电黏着层而与对应的各第一焊垫电性连接。
9.如权利要求7所述的半导体封装结构的制作方法，其特征在于，设置这些导电柱的步骤，还包括：
形成一图案化光阻层于该线路增层基板的该第一表面，并形成多个盲孔以暴露这些第一焊垫；
形成一金属层于这些盲孔内及暴露的这些第一焊垫上；以及
移除该图案化光阻层，以使这些金属层形成为这些导电柱及暴露出这些覆晶焊垫。
10.如权利要求6所述的半导体封装结构的制作方法，其特征在于，形成嵌埋有该芯片及这些导电柱的导电基板的步骤，包括：
将该芯片的该第一面对应于这些覆晶焊垫，而设置于该线路增层基板的该第一表面；
形成一模封层于该线路增层基板的该第一表面上，以覆盖该芯片；
于该模封层对应于这些第一焊垫形成多个开孔；
于该开孔中形成多个导电柱与对应的这些第一焊垫电性连接；以及
使该模封层暴露出这些导电柱的该第一端及该芯片的该第二面。
11.如权利要求6所述的半导体封装结构的制作方法，其特征在于，还包括设置一散热组件于该内存模块及/或该芯片的该第二面上。
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