KR101677125B1 - 핀 그리드 인터포저 - Google Patents

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니콜라스 알 와츠
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인텔 코포레이션
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Abstract

패키지 기판에 본딩된 하부 칩 주위에 프레임을 형성하고, 하부 칩의 간격을 위해 상부 칩을 이격시키기 위한 인터포저. 인터포저는 감소된 인터포저 z-높이를 위해 패키지 기판에 솔더링되는 제 1 면 상에 배열된 핀과, 상부 패키지(칩)가 본딩되는 제 2면 상에 배열된 패드를 갖는다. 조립되는 동안, 인터포저 핀은 프리-솔더 패드에 대항하여 가압될 수 있고, 솔더는 리플로우되어 인터포저를 패키지 기판에 연결할 수 있다. 다음, 상부 패키지(칩)은 인터포버의 반대 면에 연결되어 제 1 및 제 2 칩을 집적한다.
훌륭한 조절을 위한 패키지 기판에 남땜된다.

Description

핀 그리드 인터포저{PIN GRID INTERPOSER}
개시된 실시예들은 일반적으로 적층 패키지 조립체에 관한 것이며, 보다 상세하게 멀티-칩 패키지 조립체용 인터포저에 관한 것이다.
회로의 모놀리식 집적(monolithic integration)이 계속 발달하는 동안, 별개의 집적 회로(IC)의 집적은 유리한 제품 유연성(product flexibility)을 제공한다. 보통 더 낮은 가격과 더 높은 컴포넌트 밀도를 포함하는 일반적인 목표 아래, 메모리 칩과 같은 제 1 IC 칩과 로직 또는 프로세서 칩과 같은 제 2 IC 칩을 집적하기 위해 많은 기술이 채용된다. 하나의 기술은, 하나의 칩이 다른 것의 위에 적층되고, 이 두 개의 다이(die)가 기판 상에서 함께 패키징 되는 "적층-다이(stacked-die)" 이다. 다른 기술은, 두 개의 볼 그리드 어레이(ball grid array: BGA) 패키지가 인터페이스로 서로 맨 위에 인스톨되어 그들간 신호를 라우팅하는 "패키지-온-패키지"(PoP)이다.
종래의 PoP가 패키징된 칩을 서로 분리시키는 기능의 이점을 제공하는 반면, PoP는 하부 패키지(PoPb)의 z-높이의 제한을 부과한다. 이러한 제한은 하부 패키지(105) 상에 적층된 상부 패키지(101)을 포함하는 종래의 PoP 조립체(100)를 도시하는 도 1에 나타나 있다. 도시된 바와 같이, BGA 인터커넥트(BGA interconnet)(115)가 하부 패키지(105)의 z-높이를 H 1 으로 제한한다.
표준화된 솔더 볼의 크기의 수는 한정되어 있고, 상부 및 하부 패키지(칩) 사이의 인터피어런스(interference)는 BGA 인터커넥트(115)에 의한 전기적 상호 접속을 저해하므로, 가능한 최대의 BGA 인터커넥트에 의해 제공되는 H 1 를 초과하는 z-높이 H 2 를 갖는 패키징된 칩은 하부 패키지(칩)으로 이용될 수 없다. 하부 패키지(105)가 마이크로프로세서 칩과 같은 최대의 칩인 플립-칩(flip-chip)을 포함한다고 하여도, z-높이 H 2 가 H 1 을 초과하게 하는 두께를 가질 수 있다. 이와 같이, 유리한 패키지-레벨 칩 집적은 종래의 PoP 아키텍처(architecture)에 의해 저해된다.
하부 패키지가 더 큰 z-높이를 갖게 하고 z-높이의 더 큰 해결을 가능하게 하는 PoP 아키텍처와 기술은 임의의 z-높이를 갖는 하부 패키지를 수용하기에 유리한 유연성을 제공한다.
본 발명의 실시예는 예로서 설명되는 것이고, 발명의 범위를 제한하는 것은 아니며, 도면에 대한 설명과 관련하여 고려될 때 다음의 상세한 설명에 의해 더욱 충분히 이해될 수 있다.
도 1은 종래의 PoP 조립체를 도시한다.
도 2는 본 발명의 일 실시예에 따른, 핀 그리드 인터포저(PGI)의 하측 평면도이다.
도 3a는 본 발명의 일 실시예에 따른, 도 1에 도시된 PGI를 채용하는 적층-패키지 조립체를 통한 측단면도이다.
도 3b는 본 발명의 일 실시예에 따른, 도 3a에 도시된 조립체를 통한 확되된 측단면도이다.
도 4는 본 발명이 일 실시예에 따른, 조립 전의 패키지 기판과 PGI를 통한 측단면도이다.
도 5는 본 발명의 실시예에 따른, PGI와 PGI를 포함하는 조립체를 제작하기 위한 작업을 도시한 흐름도(flow diagram)이다.
도 6은 본 발명의 일 실시예에 따른, 적층-패키지 조립체(200)를 채용하는 모바일 컴퓨팅 플랫폼(700)의 기능 구성도(functional block diagram)이다.
이하에서 많은 세부사항이 설명될 것이나, 본 발명은 이러한 구체적인 세부사항 없이 실시될 수 있다는 것은 본 기술분야의 당업자에게 명백할 것이다. 다른 경우에서, 잘 알려진 방법이나 장치는, 본 발명을 모호하게 만들지 않도록 하기 위해, 상세히 설명되기보다는 구성도 형태로 보여진다. 본 명세서 전체에서 "실시예"는 실시예와 관련하여 기재된 특정한 특징(feature), 구조, 기능 또는 특질(characteristic)이 본 발명의 적어도 한 실시예에 포함된다는 의미이다. 따라서, 본 명세서 전체의 다양한 곳에서 "한 실시예에서" 라는 문구의 등장은 반드시 발명의 동일한 실시예만을 나타내는 것은 아니다. 나아가, 특정한 특징, 구조, 기능 또는 특질은 임의의 적절한 방법에 의해 하나 또는 그 이상의 실시예에서 결합될 수 있다. 예컨대, 제 1 실시예는 제 2 실시예는 이 두 실시예가 상호 배타적이지 않은 임의의 개소에서 결합될 수 있다.
여기에서 사용되는, 그들의 파생물과, "결합된(coupled)" 및 "연결된(connected)" 이라는 용어는, 구성요소 사이에 기능적 또는 구조적 관계를 기술하는 것이다. 이들은 서로 동의어로 의도된 것은 아님이 이해되어야 한다. 그보다는, 특정 실시예에서, "연결된" 은 두 개 이상의 요소가 서로 직접적인 물리적, 광학적 또는 전기적 접촉하는 것을 나타내기 위해 사용될 수 있다. "결합된" 은 두 개 이상의 요소가 서로 직접적 또는 간접적으로(그들 사이에 다른 개입(intervening)되는 요소를 통해) 물리적, 광학적 또는 전기적으로 접촉하는 것 및/또는 두 개 이상의 요소가 서로 협력하거나, 상호작용하는(예컨대, 인과관계와 같이) 것을 나타내기 위해 사용될 수 있다.
본 명세서에서 사용되는 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어는, 그러한 물리적 관계가 주목할 만한 경우, 다른 구성요소 또는 층(layer)과의 관계에서 하나의 구성요소 또는 층의 상대적 위치를 나타내기 위해 사용된다. 예컨대, 물질 층(material layer)의 경우, 다른 층의 위에(over) 또는 아래에(under) 위치하는 하나의 층은 다른 층과 서로 직접 접촉하거나, 하나 이상의 개입 층을 포함할 수 있다. 무엇보다, 두 개의 층 사이에 위치한 하나의 레이어는 두 레이어와 직접 접촉할 수 있고, 하나 이상의 개입층을 포함할 수 있다. 반면, 제 2 층 "상에(on)" 있는 제 1 층은 제 2 층과 직접 접촉한다. 구성요소 조립체에 관해서도 비슷한 차이가 형성될 수 있다.
이하에서, 패키지 기판에 본딩된(bonded to) 하부(제 1) 칩 주위에 프레임 또는 링을 형성하고, 하부 칩의 간격(clearance)을 위해 상부(제 2) 패키지 또는 칩을 이격(stansoff)시키기 위한 인터포저의 실시예를 설명한다. 여기서, 인터포저는 "핀 그리드 인터포저(PGI)"라고 지칭되며 그 이유는, 인터포저가 예시적인 실시예에서 그리드 패턴으로 정렬되는 제 1 면에 핀을 갖기 때문이다. 핀은, 볼 그리드 어레이(BGA) 인터커넥트 아키텍처의 붕괴된 높이(collapsed height)와 관련하여, 감소된 인터포저 z-높이 및 z-높이의 더 훌륭한 조절을 위한 패키지 기판에 솔더링된다. 플립-칩 또는 붕괴 제어형 칩 접속(Controlled Collapse Chip Connection, C4) 공정에서 채용되는 칩 상의 포스트(post) 또는 범프와 유사하게, 인터포저 핀의 실시예는 플레이트-업(plate-up)되기 때문에, 핀 z-높이는 초미세 정밀(sub-micron precision) 제어될 수 있고, C4를 위해 개발된 많은 조립체 기술은 인터포저의 제 2 면 상의 패드에 제 2 패키지(칩)을 본딩하기 위한 준비로 인터포저를 기판에 부착하기 위해 이용될 수 있다. 예를 들어, 조립되는 동안, 인터포저 핀은, 플레이트 핀(plated pin) 높이 또는 프리-솔더 두께인, 하나 이상의 솔더 마스크 두께에 의해 제어되는 붕괴를 위한 패키지 기판 상의 프리-솔더(pre-soldered) 패드에 대항하여 가압될 수 있다.
도 2는 일 실시예에 따른 핀 그리드 인터포저(PGI)(210)의 평면도를 나타낸다. 도 2는, 여기서 PGI 하면(210B)을 나타내는, PGI(210)가 본딩되는 패키지 기판(205)를 통하여 보이는 PGI 제 1 면(210)의 모습을 제공한다. PGI(210)는 패키지 기판(205)에 본딩되는 하부 칩(206)이 들어가 위치하는 컷-아웃(216)을 포함한다. 일반적으로 하부 칩(206)은 기능적으로 임의의 타입의 IC일 수 있으나, 비제한적인 예시적인 실시예에서, 마이크로프로세서, 디지털 신호 프로세서, 또는 그래픽 프로세서와 같은 로직 칩이다. 따라서, PGI(210)의 레이아웃 치수는 밀리미터 단위이며 적절한 얼라인먼트 공차(alignment tolerance)를 제공하기 위한 충분한 길이의 PGI(210)의 면과 하부 칩(206) 영역(area)의 기능에 따라 바뀔 수 있다.
PGI(210)는 하부 칩(206)의 에지를 둘러싸는 인접 프레임(contiguous frame)을 형성하고, 예시적인 실시예에서, 컷-아웃(216) 대체적으로 사각형 창(substantially square window)을 형성한다. 도시되어 있듯이, PGI 하면(210B)은 복수의 핀(217)을 포함한다. 예시적인 실시예에서, 다른 핀의 수(count)와 배열(예컨대, 스태거드(staggered))은 디자인 선택과 PGI 하면(210B)의 표면 영역에 따라 가능하더라도, 핀(217)은 PGI(210)의 각 면을 따라 2 xN 핀 그리드 어레이를 형성한다.
도 3a는 일 실시예에 따른, 도 2에 도시된 PGI(210)를 채용하는 적층-패키지 조립체(300)의 한 면을 통한 측단면도를 나타낸다. 도시되어 있듯이, 하부 칩(206)은, 여기서 패키지 기판 상면(205A)로 나타나는 패키지 기판(205)의 제 1 면 상에 위치하는 제 1 인터커넥트 패드(306)에 전기적으로 결합된다. 패키지 기판(205)은 하나 이상의 레벨의 플레이트 인터커넥트(plated interconnect)(예컨대, 6-레벨의 인터커넥트가 도 3a에 도시됨)와 함께, 레진 코어의 반대측 면 상에 위치한 복수의 오가닉 빌드-업 층(organic build-up layer)와 같은 임의의 종래의 패키지 기술을 포함할 수 있다. 다른 실시예에서, 패키지 기판(205)은 오가닉 층이 접착 바인더 상 및/또는 직접 하부 칩(206) 상에 빌드-업 되는 코어리스 아키텍쳐(coreless architecture)를 포함할 수 있다. 본 발명에 따르면, 패키지 기판(205)은 인쇄 회로 기판(PCB) 또는 공지의 다른 기판에 부착될 수 있다.
제 1 인터커넥트 패드(306)는 임의의 공지된 방법으로 하부 칩(206)에 결합될 수 있다. 예시적인 실시예에서, 하부 칩(206)은 제 1 인터커넥트 패드(306)에 솔더링된 하부 칩(206)의 상면(즉, 프론트 사이드 액티브(front side active), 박막 사이드, IC 사이드 등)으로부터 돌출하는 범프(도시되지 않음)로 패키지 기판(205)에 본딩된 플립-칩이다. 예시적인 상면 범프는 75μm와 100μm의 사이이다. 다른 실시예에서, 하부 칩은 BGA 인터커넥트를 통해 패키지 기판(205)에 결합될 수 있다.
PGI(210)는 제 2 인터커넥트 패드에 전기적으로 결합되고, 하부 칩(206)의 측벽 근방에 위치한다. 도시된 실시예에서, 제 2 인터커넥트 패드(307)는 패키지 기판 상면(205A) 상에 위치하여, 핀(217)의 레이아웃에 대응하기 위해 배열된 제 2 인터커넥트 패드(307)와 제 1 인터커넥트 패드(306)을 둘러싸는 외주면(outer perimeter)을 형성한다.
PGI(210)는, 여기서 PGI 상면(210A)이라고 나타내는, 패키지 기판의 다른 쪽의 면을 가지며, 이는 패키지 기판 상면(205A)으로부터 측정하여 PGI z-높이 H 3 를 규정한다. PGI z-높이 H 3 는 또한 PGI(210)와 패키지 기판(205) 사이의 인터커넥트의 붕괴와 PGI(210)의 두께의 함수(function)이다. 예시적인 실시예에서, PGI z-높이 H 3 는 하부 칩(206)의 뒷면에서부터 패키지 기판 상면(205A)까지 측정한 z-높이 H 4 보다 작다. 유리하게, z-높이 H 3 와 z-높이 H 4 의 차이는 PGI(210)와 상부(제 2) 칩(335) 사이의 인터커넥트에 충분하다. 플립-칩이 본딩된 하부 칩(206)을 이용하는 예시적인 실시예에서, z-높이 H 3 는 하부 칩(206)과 상부 패키지(335) 사이의 간격을 위한 최소한의 이격을 제공하기 위해 축소된다. 하부 칩(206)의 두께에 따라, H 4 는 80μm와 150μm의 사이일 수 있다. 이같은 특정 실시예에서, PGI(210)는 150μm 미만이고, 유리하게는 90μm와 125μm 사이인 대응하는 z-높이 H 3 를 제공할 수 있다.
예시적인 실시예에서, 상부 패키지(335)는 인터커넥트(315)를 통해 PGI(210)에 전기적으로 결합된다. 하부 칩(206)과 마찬가지로, 상부 패키지(335)는 기능적으로 임의의 타입의 IC 칩을 포함할 수 있지만, 하부 칩(206)이 로직 장치(예컨대, 마이크로프로세서)인 예시적인 실시예에서는, 상부 패키지(335)는 비제한적인 예로 스태틱 랜덤 액세스 메모리(static random access memory, SRAM), 다이나믹 액세스 메모리(dynamic access memory, DRAM), 비휘발성 메모리(nonvolatile memory, NVM), 상 변화 메모리(phase change memory, PCM) 등과 같은 메모리 칩을 포함한다. 예시적인 실시예에서, 상부 패키지(335)는 몰드(mold)를 더 포함하고, 멀티플 칩(multiple chip) 또한 상부 패키지(335)에 포함될 수 있다.
일반적으로, 상부 패키지(335)는 임의의 공지된 방법으로 PGI(210)에 결합될 수 있다. 실시(implementation)에 따라, 상부 패키지(335)는 독립된(separate) 패키지 기판을 포함하거나, PGI(210)에 조립되기 전의 언패키지드 다이(unpackaged die)일 수 있다. 도시된 실시예에서, 인터커넥트(315)는 상부 패키지(335)(예컨대, 상면)가 하부 칩(206)(예컨대, 하면)에 접촉할 때까지 PGI(210) 상의 패드와 접촉하여 붕괴하는 상부 패키지(335) 상에 위치하는 솔더 볼(예컨대 상부 패키지(335)의 패키지 기판 상에 위치한)로 BGA를 포함한다. 대안적인 실시예에서, 상부 패키지(335)는 PGI(210) 상에 위치한 패드에 솔더링된 상부 패키지(335)의 상면으로부터 돌출하는 범프로 PGI(210)에 본딩된 플립-칩이다.
도 3b는 한 실시예에 따른, 도 3a에 도시된 점선으로 된 사각형 구역의 확장 측면도를 나타낸다. 도시되어 있듯이, PGI(210)은 상부 패키지(335)가 결합되는 PGI 상면(210A) 상의 제 3 인터커넥트 패드(320)를 포함한다. 유전층(dielectric layer)(311A)이 제 3 인터커넥트 패드(320)을 둘러싸는 PGI 기판(312) 위에 위치한다. 실시예에서, PGI 기판(312)은 종래의 오가닉 패키지 레진 코어이다(organic package resin core). 유전층(311A)은 임의의 종래의 박막 또는 공지의 오가닉 빌드 업 층일 수 있지만, 예시적인 실시예에서는, 유전층(311A)은 제 3 인터커넥트 패드(320) 주위에 솔더 마스크(solder mask)를 형성하는 솔더 레지스트(solder resist)이다.
도 3b는 PGI 하면(210B)으로부터 돌출하는 핀(217)의 하나를 더 도시한다. 이하의 목적으로, 모든 핀(217)은 여기에서 강조되는 구조적 특징과 관련해서는 실질적으로 동일하다. 도시되어 있듯이, 핀(217)은 PGI 기판(312)을 통해 제 3 인터커넥트 패드(320)에 전기적으로 결합되어있다. 예시적인 실시예에서, 핀(217)은 구리가 채워진 관통 비아(through via)(314)와 전기적으로 열결된 구리를 포함한다. 핀(217)의 주위에 위치한 것은 PGI 기판(312) 위에 위치한 유전층(311B)이다. 유전층(311B)은 또 임의의 공지된 종래의 오가닉 빌드 업 층일 수 있지만, 예시적인 실시예에서는, 유전층(311B)은 핀(217)의 주위에 솔더 마스크를 형성하는 솔더 레지스트이다. 제 3 인터커넥트 패드(320)와 달리, 핀(217)은 유전층(322B)과 핀(217) 사이에 간극 G로 금속-디파인(metal-defined)된다. 간극 G가 실시에 따라 달라지겠지만, 예시적인 실시예에서 간극 G는 50 과 125μm의 사이이다.
도 3b는 핀(217)이 솔더(309)에 의해 제 2 인터커넥트 패드(307)에 물리적으로 연결되고 전기적으로 결합되는 솔더 리플로우(reflow)를 따르는 적층-패키지 조립체(300)를 도시한다. 솔더(309)는 핀(217)을 잡아 세워(wick up) 연결부가 핀(217)의 측벽을 둘러싸고 간극 G를 채우는 얇은 포스트(post)를 형성하여 예컨대, BGA 솔더 볼에 대한 z-차원(z-dimension)의 추가적인 붕괴를 가능하게 한다.
도 4는 한 실시예에 따른, PGI(210)와 패키지 기판(205)의 일부를 통한 측단면도를 나타내며, 조립체(400)를 형성하기 위해 부착되기 전을 나타낸다. 예시적인 실시예에서, PGI(210)는 각 인터커넥트 패드(320)를 핀(217)의 대응하는 하나에 직접 연결하는 관통 비아(314)를 포함한다. 더 큰 이격이 요구되는/허용되는 다른 실시예에서는, PGI(210) 내의 추가적인 인터커넥트 층이 인터커넥트 패드(320) 및/또는 핀(217) 사이의 라우팅을 제공할 수 있다.
도 4에 도시되어 있듯이, 핀(217)은 직경 D 1 을 갖고, z-차원에서 PGI 기판(312)부터 z-높이 H Pin (즉, 핀 측벽 z-높이) 만큼 연장된다. 특히, H Pin 은 플레이팅의 기능으로서 제대로 제어될 수 있다(예를 들어, 주어진 z-높이의 기둥 또는 구리 스터드(stud)를 형성하기 위해서 또, 솔더(309)로 선택된 합금과 호환될 원하는 표면 마무리(surface finish)를 형성하기 위해서). 실시에 따라 핀(217)의 치수가 달라지지만, 예시적인 실시예에서 D 1 은 150μm와 300μm 사이(C4 플레이트 범프 또는 하부 칩(206)의 제 1 인터커넥트 패드(306)로의 인터커넥트에 사용되는 포스트 보다 약간 큰)이고, H Pin 은 20μm와 50μm 사이이다.
핀(217)의 근방에는 두께(즉, 측벽 높이) H5 를 갖는 유전층(311B)이 있다. 패키지 기판(205)상에는, 유전층(325)이 유전층(311B)의 반대측 맞춤면(opposing mating surface)(305A)을 형성한다. 실시예에서, 하나 이상의 유전층(311B), 유전층(325) 및 핀(217)이 PGI(210)와 패키지 기판(205) 사이의 연결부의 붕괴된 z-높이를 규정한다. 예시적인 실시예에서(도 3b에 도시됨), 유전층(311B, 325) 사이의 접촉부(contact)는 인터커넥트의 붕괴된 z-높이를 제어하여, PGI(210)가 제대로 제어되고, 언더필(underfill)을 필요로 하지 않는 최소의 z-높이를 제공한다. 이러한 붕괴 제어는 플레이트시(as plate) 제대로 제어되는 z-높이인 핀(217)과 미리결정된 증착시 두께, PGI 부착시 압축률(compressibility) 및 솔더 리플로우시(두께 H5 예견 가능한 붕괴를 야기하는) 수축률(shrinkage)을 갖는 유전층(311B 및 325)에 의해 가능해진다.
도 4에 도시된 예시적인 실시예에서, 패키지 기판(205)은 PGI(210)와 조립되기 전 솔더(309)를 포함한다. 프리-솔더(pre-solder)의 두께는 유전층(325)에 의해 형성되는 오목부 내에 위치한다. 프리-솔더 두께가 실시에 따라 변하지만, 유리한 실시예에서, 솔더(309)는 유전층(325)의 상면 너머(beyond)까지 연장되는 최대 z-높이(예컨대, 조립 전 솔더 마스크 너머로 5-35μm)를 갖는다. 따라서, 조립시 핀(217)과 솔더(309) 사이의 충분한 접촉을 보장하기 위해, 유전층(311B)은 프리-솔더 두께와 H Pin 에 따른 두께 H5 가질 수 있다.
예시적인 실시예에서, 유전층(325)(예컨대, 솔더 레지스트)은 직경 D 2 를 갖는 제 2 인터커넥트 패드(307)의 노출 부분을 규정한다. 일반적으로, 직경 D 2 는 핀의 직경 D 1 보다 크다. 예컨대, 직경 D 2 는 직경 D 1 보다 30% 내지 60% 더 크다. 비슷하게, 유전층(311A)(예컨대, 솔더 레지스트)은 패드 직경 D 3 를 갖는 제 3 인터커넥트 패드(320)의 노출 부분을 규정한다. 실시에 따라, 제 3 인터커넥트 패드(320)의 표면 마감 또한 패드 직경 D 3 를 가질 수 있다. 상부 패키지(335)를 PGI(210)에 연결하기 위해 채용되는 인터커넥트 기술에 기초하여 패드 직경 D 3 은 변하지만, 예시적인 실시예에서, 패드 직경 D 3 은 대략(예컨대, 15%로) D 2 와 같거나, 약간 더 크다(예컨대, 25% 미만으로 크다). 도시된 실시예에서 제 3 인터커넥트 패드(320) 상에 솔더가 위치하지 않아, PGI(210)는 조립 전에 솔더가 없다(solder-free). 따라서, 도 3a에 도시되어 있듯이, 인터커넥트(315)는 상부 패키지(335)로부터 솔더를 공급받는다(source).
도 5는 본 실시예에 따라 적층-패키지 조립체(300)와 PGI를 제작하는 방법(500)의 작업을 도시한 흐름도이다. 도 5에 도시된 작업이 유리한 실시예를 강조하지만, 도시된 작업은 다른 작업을 배제하는 것은 아니며 일반적으로 많은 다른 공정을 포함한다. 명백히 언급되거나 작업의 입력(input) 및 출력(output) 사이의 관계를 통해 시사(imply)하는 경우를 제외하고는, 흐름도의 작업의 상대적인 위치나 번호에 의해 순서가 시사되는 것은 아니다.
방법(500)은 패키지 기판의 제 1 면 상에 패드를 프리-솔더링 하는 작업(501)로 시작한다. 예컨대, 도 4를 참조하면, 솔더(309)가 제 2 인터커넥트 패드(307) 상에 위치된다. 다음 실시예에서, 솔더(309)는 예컨대, 하부 칩(206) 상의 범프가 구리 포스트와 표면 마감을 포함하여, 제 1 인터커넥트 패드(306)에 또한 공급될 수 있다. 다른 실시예에서, 예컨대, 하부 칩(206) 상의 범프가 솔더를 포함하여, 프리-솔더는 제 1 인터커넥트 패드(306)를 제외하고 제 2 인터커넥트 패드(307) 상에만 수행된다.
도 5를 계속하여 보면, 작업(505)에서, 제 1 칩이 패키지 기판의 제 1 면 상의 제 1 인터커넥트 패드에 본딩된다. 예컨대, 작업(505)의 한 실시예에서, 하부 칩(206)(도 3a)은 제 1 인터커넥트 패드(306)에 본딩된 플립-칩이다. 다음 작업(510)에서, PGI의 제 1 면 상의 핀을 프리-솔더 인터커넥트 패드와 정렬하기 위해 PGI가 패키지 기판에 대해 위치된다. 이렇게 정렬됨에 따라, 제 1 칩은 PGI 내의 컷-아웃 내에 위치하도록 정렬된다. 도 4에 도시되어 있듯이, 정렬 후에, 플립-칩 조립에 이용되는 기술에 의해 PGI(210)은 핀(217)이 PGI 부착을 위한 프리-솔더(예컨대, 솔더(309))와 접촉하도록 패키지 기판(205)을 향해 옮겨진다. 예를 들어, 비도전성막(non-conductive film, NCF)이 PGI(210)(또는 패키지 기판(205))에 공급될 수 있고, 자동화된 본더(bonder)가 PGI(210)를 패키지 기판(205)에 부착한다. 바람직하게는, PGI 부착하는 동안, 자동화된 본더가 충분한 압력을 제공하여 핀(217)을 솔더(309) 안으로 민다. 다른 비제한적인 대안은, PGI(210)와 패키지 기판(205) 사이에 언더필(UF) 또는 몰드 컴파운드(mold compound)를 배치한다.
작업(510)이 입력으로서 PGI를 받지만, 본 발명의 실시예는 PGI의 제작도 포함한다. 일반적으로 PGI는 종래의 첨가물과 공지의 기초를 이루는(substrate) 패키지 기판 공정 기술을 이용하여 제작될 수 있다. 예시적인 실시예에서, PGI(예컨대, 핀(217))의 핀은 종래의 구리 도금 장비와 수 미크론 내의 PGI 핀의 두께를 제어하는 기술을 이용하여 플레이트 업 될 수 있다. 여기의 다른 곳에서 기술된 아키텍추어럴(architectural)/구조적 특질을 달성하기 위해서, 공지의 표면 마감 기술 뿐만 아니라, 공지의 금속 데피니션(definition) 및 솔더 마스크 데피니션 기술이 사용될 수 있다.
도 5로 돌아가서, 작업(515)에서, PGI와 패키지 기판에 함께 압력을 가하는 동안, 프리-솔더는 PGI를 패키지 기판에 연결하도록 리플로우 된다. 예컨대, 도 3a에 도시되어 있듯이, 작업(510)에서 핀(217)은 NCF에 의해 가압되고 솔더(309)의 리플로우에 의해 제 2 인터커넥트 패드(307)에 연결된다. 여기에서, 적층-패키지 조립체(300)는 상부 패키지(335)만 없고, 상부 패키지(335)의 조립은 예컨대, 마이크로프로세서로 공급하기 위한 메모리의 양을 커스터마이즈(cutomize)하는 공급 체인의 하류에서 수행될 수 있다.
방법(500)은 작업(540)에서 제 2 칩을 PGI의 제 2 면 상에 위치한 패드에 탑재함으로써(mount) 조립이 완성된다. 작업(540)에서 PGI가 패키지 기판에 연결됨으로서, PGI는 실질적으로 제 1 칩이 연결되는 패키지 기판 상에서와 실질적으로 같은 특징을 갖는 제 3 인터커넥트 패드를 제시하므로, 종래의 PoPb 조립의 관점에서 조립체는 종래의 PoPb 조립체와 기능적으로 구분된다. 이로서, PGI는 하부 칩(PoPb)의 간격을 수용하기 위해 패키지 기판의 외주면을 최소한으로 빌드 업 하는 수단을 제공한다. 따라서, 작업(540)에서 탑재하는 것은 종래의 임의의 방법으로 진행될 수 있다. 한 실시예에서, 솔더 볼은 상부 칩에 부착되고, 솔더 볼은 PGI 상의 패드와 접촉하고, 솔더는 상부 칩을 PGI로 연결하기 위해 리플로우된다. 다른 실시예에서, 솔더는 상부 칩의 전면 상에 위치하는 범프에 부착되고, 솔더 범프는 PGI 상의 패드에 접촉한다. 다음, 솔더는 플립-칩 공정에서 상부 칩을 PGI에 연결하기 위해 리플로우된다.
작업(550)에서, 조립체의 패키징이 완성된다. 예를 들어, 공지된 바와 같이 하나 이상의 언더필 디플럭스(deflux), 스크린 프린팅 등이 방법(500)을 완료하기 위해 수행된다.
도 6은 본 발명의 일 실시예에 따른, 적층-패키지 조립체(300)를 채용하는 모바일 컴퓨팅 플랫폼(700)의 기능 구성도(functional block diagram)이다. 모바일 컴퓨팅 플랫폼(700)은 전자 데이터 디스플레이, 전자 데이터 처리 및 무선 전자 데이터 전송 각각을 위해 구성된 임의의 휴대용 기기일 수 있다. 예컨대, 모바일 컴퓨팅 플랫폼(700)은 타블렛, 스마트폰, 랩탑 컴퓨터 등의 어느 하나일 수 있고, 예시적인 실시예에서 터치스크린(용량성(capatitive), 유도성(inductive), 저항성(resistive) 등)인 디스플레이 스크린(705), 보드-레벨 집적 시스템(board-level integrated system)(710) 및 배터리(713)를 포함할 수 있다. 도시되어 있듯이, 훌륭한 플랫폼 기능을 위해, 보드-레벨 집적 시스템(710)의 집적의 레벨이 클수록, 배터리(713) 또는 솔리드 스테이트 드라이브(solid state drive)와 같은 비휘발성 스토리지(storage)가 차지할 수 있는 모바일 컴퓨팅 플랫폼(700)의 부분이 더 커진다. 이와 같이, 여기에 설명되었듯이 프로세서 칩의 z-높이에 따른 최소의 z-높이로 프로세서 칩 패키지의 바로 위에 메모리 칩을 적층하는 능력은 더 나은 성과와 모바일 컴퓨팅 플랫폼(700)의 형태 인자 향상(form factor improvement)을 가능하게 한다.
보드-레벨 집적 시스템(710)은 확장된 도면(720)으로도 도시되어 있다. 예시적인 실시예에서, 적층-패키지 조립체(300)는 적어도 하나의 메모리 칩(예컨대, RAM), 적어도 하나의 프로세서 칩(예컨대, 멀티-코어 마이크로프로세서 및/또는 그래픽 프로세서) 및 그 사이에 위치한 PGI를 포함하고, 이들은 모두 패키지 기판을 통해 보드(260)에 결합되어 있다. 실시예에 따라, 적층-패키지 조립체(300)에 더하여 하나 이상의 전력 관리 집적 회로(power management integrated circuit, PMIC)(715), RF 송신기 및/또는 수신기를 포함하는 RF 집적 회로(RF integrated circuit, RFIC)(725)가 PCB상에 있다. 기능적으로, PMIC(715)는 배터리 전력 제어, 직류-직류 전환(DC-to-DC conversion) 등을 수행하고, 배터리(713)과 결합된 입력을 가지고, 적층-패키지 조립체(300)를 포함한 다른 모든 기능 모듈에 전류 공급을 제공하는 출력을 갖는다. 더욱 도시되어 있듯이, 예시적인 실시예에서, RFIC(725)는 약 2GHz(예컨대, 3G 또는 GSM 무선 통신을 위해 디자인된 RFIC(725)에서 1.9GHz)의 반송 주파수(carrier frequency)를 제공하기 위해 안테나에 결합된 출력을 가지고, RF 아날로그 및 디지털 베이스밴드 모듈(baseband module)(도시되지 않음)과 같은 통신 모듈(communication module)에 결합된 인풋을 더 가질 수 있다.
RFIC(725)는 3G, 4G, 5G와 그 이상의 것로서 지정된 임의의 다른 무선 프로토콜뿐만 아니라, 비제한적인, 많은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE, 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(long term evolution, LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth와 이들로부터 파생된것들 중 어떤 것도 실행할 수 있다. 플랫폼(725)은 복수의 통신 칩을 포함할 수 있다. 예컨대, 제 1 통신 칩은 Wi-Fi와 Bluetooth와 같은 단거리 무선 통신용일 수 있고, 제 2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선통신용일 수 있다.
이상의 기재는 설명적인 것이며, 제한적인 것은 아님이 이해되어야 한다. 예컨대, 도면의 흐름도가 발명의 특정 실시예에 의해 수행되는 특정한 작업 순서를 도시하더라도, 이러한 순서는 반드시 필요한 것은 아니라고(예컨대, 대안적인 실시예가 다른 순서로, 특정 작업을 연동하여, 특정 작업과 오버랩되어 수행할 수 있다) 이해되어야 한다. 나아가, 본 명세서를 읽고 이해하자마자 당업자에게 많은 다른 실시예가 명백할 것이다. 본 발명이 특정한 예시적인 실시예와 관련하여 기재되었음에도 불구하고, 본 발명은 기재된 실시예에만 제한되는 것이 아니라, 첨부된 특허청구범위의 영역 사상의 범위 내에서 수정 및 변화되어 실시될 수 있다. 따라서, 본 발명의 범위는 첨부된 특허청구범위와 연관하여, 균등한 모든 범위에 따라 결정되어야 한다.

Claims (23)

  1. 집적 회로(IC) 패키지로서,
    하부 패키지 기판의 제 1 면 상의 제 1 인터커넥트 패드에 탑재된 제 1 칩을 포함하는 하부 패키지와,
    상기 제 1 칩에 대응하는 부분이 관통하도록 절결(cut-out)되어, 상기 하부 패키지 상에 적층되었을 때 상기 제 1 칩 주위에 프레임을 형성하고 제 1 면으로부터 돌출하는 핀을 갖는 핀 그리드 인터포저(PGI)를 포함하고,
    상기 핀은 상기 하부 패키지 기판의 상기 제 1 면 상에 위치한 제 2 인터커넥트 패드에 솔더링되고, 제 1 유전층은 상기 제 2 인터커넥트 패드 주위에 배치되고 제 2 유전층은 상기 핀 주위에 배치되며, 상기 제 2 유전층은 상기 핀 중 적어도 하나의 측벽으로부터 간극(G)만큼 이격되어 있고, 상기 제 1 유전층은 상기 제 2 유전층에 접촉하는
    집적 회로 패키지.
  2. 제 1 항에 있어서,
    상기 PGI와 상기 하부 패키지 기판 사이의 z-높이 붕괴는 상기 핀의 z-높이, 상기 제 2 인터커넥트 패드 주위에 위치한 상기 제 1 유전층의 두께 또는 상기 핀의 주위에 위치한 상기 제 2 유전층의 두께 중 적어도 하나에 근거하여 결정되는
    집적 회로 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 유전층은 제 1 솔더 레지스트를 포함하고, 상기 제 2 유전층은 제 2 솔더 레지스트를 포함하는
    집적 회로 패키지.
  4. 제 3 항에 있어서,
    상기 제 1 솔더 레지스트는 상기 핀 각각을 위한 상면 영역보다 큰 상기 제 2 인터커넥트 패드를 위한 표면 영역을 규정하는
    집적 회로 패키지.
  5. 제 2 항에 있어서,
    상기 PGI는 상기 제 1 칩의 z-높이보다 작은 z-높이만큼 상기 하부 패키지 기판을 이격시키는
    집적 회로 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 칩은 상기 제 1 인터커넥트 패드에 솔더링된 상기 제 1 칩의 상면으로부터 돌출하는 범프를 포함하고, 상기 제 2 인터커넥트 패드는 상기 제 1 인터커넥트 패드를 둘러싸는 외주면을 형성하는
    집적 회로 패키지.
  7. 제 1 항에 있어서,
    상기 PGI는 제 2 면 상에 위치한 제 3 인터커넥트 패드를 더 포함하고, 상기 제 3 인터커넥트 패드는 제 3 유전층에 의해 규정되는 영역을 갖고, 상기 제 3 인터커넥트 패드 중 하나가 상기 핀 중 하나에 전기적으로 결합되는
    집적 회로 패키지.
  8. 제 7 항에 있어서,
    상기 제 3 인터커넥트 패드에 탑재된 제 2 칩을 포함하는 상부 패키지를 더 포함하는
    집적 회로 패키지.
  9. 제 8 항에 있어서,
    상기 상부 패키지는 BGA를 통해서 상기 제 3 인터커넥트에 탑재된
    집적 회로 패키지.
  10. 제 8 항에 있어서,
    상기 제 1 칩은 마이크로프로세서이고, 상기 제 2 칩은 메모리 칩인
    집적 회로 패키지.
  11. 핀 그리드 인터포저(PGI)로서,
    제 1 칩의 면의 주위에 외주 스페이서(perimeter spacer)를 형성하기 위해 크기설정된(dimensioned) 인접 프레임(contiguous frame)을 형성하기 위해 상기 PGI를 관통하여 형성되는 컷-아웃을 갖는 기판;
    상기 기판의 제 1 면으로부터 돌출하는 복수의 핀; 및
    상기 기판의 제 2 면 위에 위치하는 인터커넥트 패드를 포함하고,
    상기 인터커넥트 패드 중 하나는 상기 기판을 통해 상기 핀 중 하나에 전기적으로 결합되고, 제 1 유전층은 상기 기판의 상기 제 2 면 위에 위치하여 상기 인터커넥트 패드 중 적어도 하나의 표면 영역을 규정하고, 제 2 유전층은 상기 기판의 상기 제 1 면 위에 위치하고 상기 핀 중 적어도 하나의 측벽으로부터 간극(G)만큼 이격되어 위치하는
    핀 그리드 인터포저.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 인터커넥트 패드 중 적어도 하나를 위한 상기 표면 영역은 상기 핀 중 적어도 하나의 상면 영역보다 큰
    핀 그리드 인터포저.
  14. 제 11 항에 있어서,
    상기 핀은 상기 제 1 면으로부터 상기 제 2 유전층의 상면 너머 적어도 10μm 돌출하는
    핀 그리드 인터포저.
  15. 제 11 항에 있어서,
    상기 핀은 250μm 미만의 직경을 갖는
    핀 그리드 인터포저.
  16. 패키지 기판과 이에 적층되는 핀 그리드 인터포저(PGI)를 포함하는 집적 회로(IC) 패키지의 조립 방법으로서,
    상기 PGI를 관통하여 형성되는 컷-아웃 내에, 상기 패키지 기판의 제 1 면 상의 제 1 인터커넥트 패드에 결합되는 제 1 칩을 위치시키는 단계와,
    상기 PGI의 제 1 면으로부터 상기 패키지 기판의 상기 제 1 면 상에 위치하는 제 2 인터커넥트 패드에 돌출하는 핀을 솔더링 하는 단계를 포함하고,
    제 1 유전층은 상기 제 2 인터커넥트 패드 주위에 배치되고 제 2 유전층은 상기 핀 주위에 배치되며, 상기 제 2 유전층은 상기 핀 중 적어도 하나의 측벽으로부터 간극(G)만큼 이격되어 있고, 솔더링 하는 단계 후에 상기 제 1 유전층은 상기 제 2 유전층에 접촉하는
    집적 회로 패키지 조립 방법.
  17. 제 16 항에 있어서,
    상기 핀을 상기 제 2 인터커넥트 패드 상에 위치한 솔더 안으로 가압하는 단계를 더 포함하는
    집적 회로 패키지 조립 방법.
  18. 제 17 항에 있어서,
    상기 솔더를 상기 제 2 인터커넥트 패드 상에 위치시키는 단계를 더 포함하는
    집적 회로 패키지 조립 방법.
  19. 제 16 항에 있어서,
    상기 제 1 칩을 상기 패키지 기판의 상기 제 1 면에 본딩하는 플립-칩을 더 포함하는
    집적 회로 패키지 조립 방법.
  20. 제 17 항에 있어서,
    제 2 칩을 상기 PGI의 제 2 면 상에 위치한 제 3 인터커넥트 패드에 탑재하는 단계를 더 포함하는
    집적 회로 패키지 조립 방법.
  21. 집적 회로(IC) 패키지 조립 방법으로서,
    제 1 칩에 대응하는 부분이 관통하도록 절결(cut-out)됨으로써 패키지 기판의 제 1 면에 결합된 상기 제 1 칩의 주위에 프레임을 형성하는 핀 그리드 인터포저(PGI)를 포함하는 조립체를 수용하는 단계; 및
    상기 PGI 상에 위치한 인터커넥트 패드에 제 2 칩을 탑재하는 단계를 포함하고,
    상기 PGI는 상기 패키지 기판의 상기 제 1 면 상에 위치한 인터커넥트 패드에 솔더링된 핀을 가지고, 제 1 유전층은 상기 패키지 기판의 상기 제 1 면 상의 상기 인터커넥트 패드 주위에 배치되고, 제 2 유전층은 상기 핀 주위에 배치되며, 상기 제 2 유전층은 상기 핀 중 적어도 하나의 측벽으로부터 간극(G)만큼 이격되어 있고, 상기 제 1 유전층은 상기 제 2 유전층에 접촉하는
    집적 회로 패키지 조립 방법.
  22. 제 21 항에 있어서,
    상기 제 2 칩을 탑재하는 단계는 BGA 공정을 더 포함하는
    집적 회로 패키지 조립 방법.
  23. 제 21 항에 있어서,
    상기 제 2 칩을 탑재하는 단계는 플립-칩 공정을 더 포함하는
    집적 회로 패키지 조립 방법.
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