JP7484479B2 - 半導体装置の製造方法 - Google Patents

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Description

本開示は、半導体装置の製造方法に関する。
半導体装置の一つとして、窒化ガリウム（ＧａＮ）系の窒化物半導体を用いた高移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）が知られている。ＧａＮ系の窒化物半導体を用いたＨＥＭＴ（以下、ＧａＮ－ＨＥＭＴということがある）のゲート電極を形成する方法として、電子線レジストを用いてリフトオフを行う方法が開示されている（特許文献１、２）。
特開２００５－１０７１１６号公報 国際公開第２００６／０８０１０９号
従来の方法で製造した半導体装置では、特性がばらつくことがある。例えば、所望の閾値電圧が得られないことがある。
本開示は、安定した特性が得られる半導体装置の製造方法を提供することを目的とする。
本開示の半導体装置の製造方法は、ＧａＮ系の半導体層の上に、塩素を含む電子線レジストを形成する工程と、前記電子線レジストに前記半導体層の表面の一部を露出させる第１開口を形成する工程と、前記第１開口の側壁面を覆うシュリンク剤の膜を形成する工程と、前記側壁面が前記シュリンク剤の膜により覆われた状態で、前記第１開口を通じて前記半導体層に接するＮｉ膜を形成する工程と、を有する。
本開示によれば、安定した特性が得られる。
図１は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図２は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図３は、実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図４は、実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図５は、実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図６は、実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図７は、実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図８は、実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図９は、実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図１０は、実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図１１は、実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図１２は、実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図１３は、第１条件で作製した試料の観察像を示す図である。 図１４は、第２条件で作製した試料の観察像を示す図である。 図１５は、第３条件で作製した試料の観察像を示す図である。
実施するための形態について、以下に説明する。
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
〔１〕 本開示の一態様に係る半導体装置の製造方法は、ＧａＮ系の半導体層の上に、塩素を含む電子線レジストを形成する工程と、前記電子線レジストに前記半導体層の表面の一部を露出させる第１開口を形成する工程と、前記第１開口の側壁面を覆うシュリンク剤の膜を形成する工程と、前記側壁面が前記シュリンク剤の膜により覆われた状態で、前記第１開口を通じて前記半導体層に接するＮｉ膜を形成する工程と、を有する。
本願発明者は、特性がばらつく原因を究明すべく鋭意検討を行った。この結果、ゲート電極に含まれるＮｉ膜に腐食が生じることがあることが判明した。また、Ｎｉ膜の腐食の原因を究明すべく鋭意検討を行ったところ、ゲート電極の形成に用いられる電子線レジストとＮｉ膜とが反応していることが明らかになった。そこで、本願発明者は、Ｎｉ膜を形成する前に電子線レジストの表面をシュリンク剤の膜で覆うことで、電子線レジストとＮｉ膜との反応を抑制できることに想到した。本開示の一態様では、第１開口の側壁面がシュリンク剤の膜により覆われた状態で、第１開口を通じて半導体層に接するＮｉ膜を形成する。従って、Ｎｉ膜は、塩素を含有する電子線レジストに接触せず、Ｎｉ膜の腐食を抑制できる。このため、Ｎｉ膜の腐食に伴う特性のばらつきを抑制し、安定した特性が得られる。
〔２〕 〔１〕において、前記シュリンク剤の膜を形成する工程は、前記第１開口を埋めるように前記シュリンク剤を塗布する工程と、ベークにより前記シュリンク剤の前記電子線レジストと接する部分を硬化させる工程と、前記シュリンク剤の未硬化の部分を除去する工程と、を有してもよい。この場合、シュリンク剤の膜を形成しやすい。
〔３〕 〔２〕において、前記ベークの温度は、１２０℃以上２５０℃以下であってもよい。この場合、電子線レジストの変質を抑制しながら、シュリンク剤を硬化させやすい。
〔４〕 〔１〕～〔３〕において、前記シュリンク剤は、ポリビニル系アルコール誘導体を含有してもよい。この場合、シュリンク剤の膜を形成しやすい。
〔５〕 〔１〕～〔４〕において、前記第１開口の幅は、１５０ｎｍ以下であってもよい。この場合、ゲート長を短縮できる。
〔６〕 〔１〕～〔５〕において、前記Ｎｉ膜を形成する工程の後に、前記Ｎｉ膜の上方にＡｕ膜を形成する工程を有してもよい。この場合、ゲート電極に優れた導電性が得やすい。
〔７〕 〔６〕において、前記Ａｕ膜を形成する工程の後に、前記電子線レジスト及び前記シュリンク剤を除去する工程を有してもよい。この場合、断面形状がＴの字型のゲート電極を形成しやすい。
〔８〕 〔１〕～〔７〕において、前記電子線レジストを形成する工程の前に、前記半導体層の上に保護膜を形成する工程を有し、前記シュリンク剤の膜を形成する工程と前記Ｎｉ膜を形成する工程との間に、前記保護膜に前記第１開口に連通する第２開口を形成する工程を有し、前記Ｎｉ膜は前記第１開口及び前記第２開口を通じて前記半導体層に接してもよい。この場合、保護膜により半導体層を保護できる。
〔９〕 本開示の他の一態様に係る半導体装置の製造方法は、ＧａＮ系の半導体層の上に保護膜を形成する工程と、前記保護膜の上に、塩素を含む電子線レジストを形成する工程と、前記電子線レジストに前記保護膜の表面の一部を露出させる第１開口を形成する工程と、前記第１開口の側壁面を覆い、ポリビニル系アルコール誘導体を含有するシュリンク剤の膜を形成する工程と、前記保護膜に前記第１開口に連通する第２開口を形成する工程と、前記側壁面が前記シュリンク剤の膜により覆われた状態で、前記第１開口及び前記第２開口を通じて前記半導体層に接するＮｉ膜を形成する工程と、前記Ｎｉ膜の上方にＡｕ膜を形成する工程と、前記Ａｕ膜を形成する工程の後に、前記電子線レジスト及び前記シュリンク剤を除去する工程と、を有し、前記第１開口の幅は、１５０ｎｍ以下であり、前記シュリンク剤の膜を形成する工程は、前記第１開口を埋めるように前記シュリンク剤を塗布する工程と、１４０℃以上１６０℃以下の温度でのベークにより前記シュリンク剤の前記電子線レジストと接する部分を硬化させる工程と、前記シュリンク剤の未硬化の部分を除去する工程と、を有する。
本開示の一態様でも、Ｎｉ膜は、塩素を含有する電子線レジストに接触せず、Ｎｉ膜の腐食を抑制できる。このため、Ｎｉ膜の腐食に伴う特性のばらつきを抑制し、安定した特性が得られる。
［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
本実施形態は、窒化物半導体を主構成材料とするＧａＮ－ＨＥＭＴを含む半導体装置の製造方法に関する。図１～図１２は、実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図１に示すように、基板１０上に、有機金属化学気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法を用いて、複数の窒化物半導体層を含む積層構造２０を成長する。基板１０は、例えば（０００１）主面を有するＳｉＣ基板であり、積層構造２０の積層方向は例えば［０００１］方向である。積層構造２０は、基板１０側から順に形成される電子走行層１２と、電子供給層１４と、キャップ層１６とを含む。電子走行層１２は、例えば厚さが１０００ｎｍのアンドープＧａＮ層である。電子供給層１４は、例えば厚さ２０ｎｍのｎ型ＡｌＧａＮ層である。キャップ層１６は、例えば厚さ５ｎｍのｎ型ＧａＮ層である。次に、積層構造２０の上面に接する保護膜２２を、プラズマＣＶＤ法を用いて成膜する。保護膜２２は、例えば厚さが１００ｎｍのＳｉＮ膜である。保護膜２２の成膜温度は、例えば２００℃～４００℃である。また、保護膜２２の原料ガスとして、例えばアンモニアガス及びシラン（ＳｉＨ４）を用いる。電子走行層１２を形成する前に基板１０の上に核形成層を形成し、核形成層の上に電子走行層１２を形成してもよい。核形成層は、例えば厚さ数十ｎｍのＡｌＮ層である。
次に、図２に示すように、保護膜２２の上に、フォトレジスト５１と、フォトレジスト５２とをこの順で塗布する。例えば、フォトレジスト５１の材料はポリメチルグルタルイミド（ＰＭＧＩ）であり、フォトレジスト５２はｉ線レジストである。次に、フォトリソグラフィにより、フォトレジスト５２に開口５２Ｘを形成し、フォトレジスト５１に開口５１Ｘを形成する。開口５２Ｘ及び５１Ｘを通じて保護膜２２が露出する。
次に、図３に示すように、フォトレジスト５１及び５２をマスクとして、反応性イオンエッチング（reactive ion etching：ＲＩＥ）により保護膜２２及び積層構造２０にソース用の開口３１と、ドレイン用の開口３２とを形成する。例えば、保護膜２２のエッチングにはフッ素（Ｆ）を含む反応性ガスが用いられ、積層構造２０のエッチングには塩素（Ｃｌ）を含む反応性ガスが用いられる。
次に、図４に示すように、蒸着法により、開口３１の内側及び開口３２の内側に金属層６１を形成する。金属層６１は、フォトレジスト５２の上面及び開口５２Ｘの側壁面にも付着する。金属層６１は、例えば、基板１０側から順に形成されるＴａ膜と、Ａｌ膜と、Ｍｏ膜とを含む。
次に、図５に示すように、フォトレジスト５１及び５２を除去する。フォトレジスト５２の除去に伴って、金属層６１のフォトレジスト５２に付着した部分も除去される。その一方で、開口３１及び３２の内側には、金属層６１が残存する。つまり、リフトオフが行われる。次いで、熱処理によって金属層６１を合金化（アロイ）する。これにより、積層構造２０にオーミックコンタクトするソース電極４１が開口３１内に形成され、積層構造２０にオーミックコンタクトするドレイン電極４２が開口３２内に形成される。
次に、図６に示すように、保護膜２２、ソース電極４１及びドレイン電極４２の上に、電子線レジスト５３と、電子線レジスト５４と、電子線レジスト５５とをこの順で塗布する。電子線レジストは、電子線によって露光されるレジストである。電子線レジスト５３及び５５は、例えば、α－クロロアクリレートとα－メチルスチレンとの共重合体であり、塩素を含む。例えば、電子線レジスト５３及び５５として日本ゼオン株式会社製のＺＥＰ５２０Ａが用いられ、電子線レジスト５４の材料はポリメチルグルタルイミド（ＰＭＧＩ）である。電子線レジスト５３及び５５は電子線レジスト５４よりも微細な加工が可能である。次に、電子線リソグラフィにより、電子線レジスト５５に開口５５Ｘを形成し、電子線レジスト５４に開口５４Ｘを形成し、電子線レジスト５３に開口５３Ｘを形成する。開口５３Ｘの幅、すなわちゲート長方向の寸法は、例えば１５０ｎｍ以下であり、好ましくは１２０ｎｍ以下である。開口５５Ｘ、５４Ｘ及び５３Ｘを通じて保護膜２２が露出する。開口５３Ｘは第１開口の一例である。
次に、図７に示すように、開口５５Ｘ、５４Ｘ及び５３Ｘを埋めるように電子線レジスト５３～５５の上にシュリンク剤６２を塗布する。例えば、シュリンク剤６２はポリビニル系アルコール誘導体を含有する。シュリンク剤６２としては、例えば、ｉ線又はＫｒＦエキシマレーザを用いたフォトリソグラフィにおいて、フォトレジストの開口幅を狭めるために用いられるシュリンク剤を用いることができる。一般に、このようなシュリンク剤がｉ線又はＫｒＦエキシマレーザを用いたフォトリソグラフィに用いられる場合、１００℃以下の温度でのベークが行われ、シュリンク剤が硬化させられる。なお、電子線リソグラフィでは、シュリンク剤を用いずとも十分に微細なパターンを容易に形成できるため、シュリンク剤が用いられることはない。
次に、図８に示すように、ベークによりシュリンク剤６２の電子線レジスト５３～５５と接する部分を硬化させて、開口５３Ｘ～５５Ｘの側壁面を覆うシュリンク剤の膜６３を形成する。このとき、保護膜２２の一部は、開口５３Ｘ～５５Ｘから露出したままとする。シュリンク剤の膜６３により、電子線レジスト５５の上面も覆われてよい。ベークの温度は、例えば１２０℃以上２５０℃以下とする。一般に、電子線レジストに電子線が照射されると共重合体がモノマー化してα－クロロアクリレートが生じるが、電子線照射後の電子線レジストの酸性度は、フォトレジストの酸性度よりも低い。このため、ベークの温度が低すぎると、シュリンク剤６２が重合しにくく、シュリンク剤６２を硬化させにくい。また、ベークの温度が高すぎると、電子線レジスト５３～５５が変質したり、過剰な硬化により開口５３Ｘが膜６３で塞がれたりするおそれがある。ベークの温度は、より好ましくは１４０℃以上１６０℃以下である。
次に、図９に示すように、シュリンク剤６２の未硬化の部分を除去する。すなわち、シュリンク剤６２のうち、ベークによって重合して硬化した膜６３を残しながら、ベークによっても重合せずに硬化しなかった部分を除去する。シュリンク剤６２が水溶性の場合、未硬化の部分は、例えば純水を用いて除去できる。
次に、図１０に示すように、電子線レジスト５３～５５をマスクとして、フッ素を含む反応性ガスを用いたＲＩＥにより保護膜２２にゲート用の開口３３を形成する。開口３３は第２開口の一例である。
次に、図１１に示すように、蒸着法により、開口３３の内側にＮｉ膜７１を形成する。Ｎｉ膜７１は、電子線レジスト５５の上面及び開口５５Ｘの側壁面の上で膜６３の上にも付着する。更に、蒸着法により、Ｎｉ膜７１の上にＡｕ膜７２を形成する。Ａｕ膜７２は、電子線レジスト５３の上面の上で膜６３の上に広がるように形成される。
次に、図１２に示すように、電子線レジスト５３～５５及びシュリンク剤の膜６３を除去する。電子線レジスト５３～５５及び膜６３は、例えば有機溶剤を用いて除去できる。電子線レジスト５３～５５及び膜６３の除去に伴って、Ｎｉ膜７１の電子線レジスト５５上に形成された膜６３に付着した部分と、その上のＡｕ膜７２も除去される。その一方で、開口３３の内側には、Ｎｉ膜７１が残存し、その上のＡｕ膜７２も残存する。つまり、リフトオフが行われる。これにより、Ｎｉ膜７１及びＡｕ膜７２を有し、開口３３を通じて積層構造２０にショットキーコンタクトするゲート電極４３が形成される。ゲート電極４３は、例えば断面視でＴの字型の形状を備える。
その後、必要に応じて配線等を形成する。このようにして、ＧａＮ－ＨＥＭＴを含む半導体装置を製造することができる。
本実施形態では、開口５３Ｘの側壁面がシュリンク剤の膜６３により覆われた状態で、開口５３Ｘを通じて積層構造２０に接するＮｉ膜７１を形成する。従って、Ｎｉ膜７１は、塩素を含有する電子線レジスト５３に接触せず、Ｎｉ膜７１の腐食を抑制できる。このため、Ｎｉ膜７１の腐食に伴う特性の低下及びばらつきを抑制できる。
膜６３の形成に際して、シュリンク剤６２の塗布、ベーク及び未硬化の部分の除去を行うことで、膜６３を形成しやすい。ポリビニル系アルコール誘導体を含有するシュリンク剤６２を用いることで、膜６３を形成しやすい。
開口５３Ｘの幅を１５０ｎｍ以下とすることで、ゲート長を短縮できる。開口５３Ｘの幅は、好ましくは１２０ｎｍ以下である。
Ｎｉ膜７１の形成後にＮｉ膜７１の上にＡｕ膜７２を形成することで、ゲート電極４３に優れた導電性が得られる。Ａｕ膜７２の形成後に電子線レジスト５３～５５及び膜６３を除去することで、断面形状がＴの字型のゲート電極４３を形成しやすい。
電子線レジスト５３～５５の形成前に保護膜２２を形成し、保護膜２２に開口３３を形成し、Ｎｉ膜７１は開口５３Ｘ及び開口３３を通じて積層構造２０に接するため、保護膜２２により積層構造２０を保護できる。例えば、電流コラプス等の特性の劣化を抑制できる。
次に、本願発明者が行ったＮｉ膜の腐食に関する実験について説明する。この実験では、塩素を含有する電子線レジスト（日本ゼオン株式会社製のＺＥＰ５２０Ａ）を基板上に形成し、その後、Ｎｉ膜及びＡｕ膜を蒸着法により形成した。第１条件では、電子線レジストの上にＮｉ膜を形成した。第２条件では、電子線レジストの上にポリビニル系アルコール誘導体を含有するシュリンク剤を塗布し、１３０℃で９０秒間のベークを行ってシュリンク剤を硬化させて膜を形成し、この膜の上にＮｉ膜を形成した。第３条件では、電子線レジストの上にポリビニル系アルコール誘導体を含有するシュリンク剤を塗布し、１５０℃で９０秒間のベークを行ってシュリンク剤を硬化させて膜を形成し、この膜の上にＮｉ膜を形成した。第１条件では、Ｎｉ膜の下面が電子線レジストの上面に直接接触する。第２条件及び第３条件では、電子線レジストとＮｉ膜との間にシュリンク剤の膜が介在する。
そして、各条件の試料をノマルスキー（Nomarski）顕微鏡を用いて観察した。この観察像を図１３～図１５に示す。図１３は、第１条件で作製した試料の観察像を示す図である。図１４は、第２条件で作製した試料の観察像を示す図である。図１５は、第３条件で作製した試料の観察像を示す図である。
図１３に示すように、第１条件で作製した試料では、多数の点で腐食が観察された。図１４に示すように、第２条件で作製した試料では、ほとんど腐食が観察されなかった。図１５に示すように、第３条件で作製した試料では、腐食が観察されなかった。これらの結果からも、ベークの温度は１２０℃以上が好ましく、１４０℃以上がより好ましい。
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１０：基板
１２：電子走行層
１４：電子供給層
１６：キャップ層
２０：積層構造
２２：保護膜
３１：開口
３２：開口
３３：開口
４１：ソース電極
４２：ドレイン電極
４３：ゲート電極
５１：フォトレジスト
５１Ｘ：開口
５２：フォトレジスト
５２Ｘ：開口
５３：電子線レジスト
５３Ｘ：開口
５４：電子線レジスト
５４Ｘ：開口
５５：電子線レジスト
５５Ｘ：開口
６１：金属層
６２：シュリンク剤
６３：膜
７１：Ｎｉ膜
７２：Ａｕ膜

Claims (9)

  1. ＧａＮ系の半導体層の上に、塩素を含む第１電子線レジスト、第２電子線レジストおよび塩素を含む第３電子線レジストをこの順で形成する工程と、
    前記第１電子線レジストに前記半導体層の表面の一部を露出させる第１開口を、前記第２電子線レジストに前記第１開口の幅より大きい幅を有する第２開口を、前記第３電子線レジストに前記第１開口の幅より大きく、かつ、前記第２開口の幅より小さい幅を有する第３開口を、それぞれ形成する工程と、
    前記第１開口、前記第２開口および前記第３開口のそれぞれの側壁面を覆うシュリンク剤の膜を形成する工程と、
    前記第１開口、前記第２開口および前記第３開口のそれぞれの前記側壁面が前記シュリンク剤の膜により覆われた状態で、前記第１開口を通じて前記半導体層に接するＮｉ膜を形成する工程と、
    を有する半導体装置の製造方法。
  2. 前記シュリンク剤の膜を形成する工程は、
    前記第１開口、前記第２開口および前記第３開口を埋めるように前記シュリンク剤を塗布する工程と、
    ベークにより前記シュリンク剤の前記第１電子線レジスト、前記第２電子線レジストおよび前記第３電子線レジストのそれぞれと接する部分を硬化させる工程と、
    前記シュリンク剤の未硬化の部分を除去する工程と、
    を有する請求項１に記載の半導体装置の製造方法。
  3. 前記ベークの温度は、１２０℃以上２５０℃以下である請求項２に記載の半導体装置の製造方法。
  4. 前記シュリンク剤は、ポリビニル系アルコール誘導体を含有する請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１開口の幅は、１５０ｎｍ以下である請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記Ｎｉ膜を形成する工程の後に、前記Ｎｉ膜の上方にＡｕ膜を形成する工程を有する請求項１から請求項５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記Ａｕ膜を形成する工程の後に、前記第１電子線レジスト、前記第２電子線レジスト、前記第３電子線レジスト及び前記シュリンク剤を除去する工程を有する請求項６に記載の半導体装置の製造方法。
  8. 前記第１電子線レジスト、前記第２電子線レジストおよび前記第３電子線レジストを形成する工程の前に、前記半導体層の上に保護膜を形成する工程を有し、
    前記シュリンク剤の膜を形成する工程と前記Ｎｉ膜を形成する工程との間に、前記保護膜に前記第１開口に連通する第４開口を形成する工程を有し、
    前記Ｎｉ膜は前記第１開口及び前記第４開口を通じて前記半導体層に接する請求項１から請求項７のいずれか１項に記載の半導体装置の製造方法。
  9. ＧａＮ系の半導体層の上に保護膜を形成する工程と、
    前記保護膜の上に、塩素を含む第１電子線レジスト、第２電子線レジストおよび塩素を含む第３電子線レジストを形成する工程と、
    前記第１電子線レジストに前記保護膜の表面の一部を露出させる第１開口を、前記第２電子線レジストに前記第１開口の幅より大きい幅を有する第２開口を、前記第３電子線レジストに前記第１開口の幅より大きく、かつ、前記第２開口の幅より小さい幅を有する第３開口を、それぞれ形成する工程と、
    前記第１開口、前記第２開口および前記第３開口のそれぞれの側壁面を覆い、ポリビニル系アルコール誘導体を含有するシュリンク剤の膜を形成する工程と、
    前記保護膜に前記第１開口に連通する第４開口を形成する工程と、
    前記第１開口、前記第２開口および前記第３開口のそれぞれの前記側壁面が前記シュリンク剤の膜により覆われた状態で、前記第１開口及び前記第４開口を通じて前記半導体層に接するＮｉ膜を形成する工程と、
    前記Ｎｉ膜の上方にＡｕ膜を形成する工程と、
    前記Ａｕ膜を形成する工程の後に、前記第１電子線レジスト、第２電子線レジスト、第３電子線レジスト及び前記シュリンク剤を除去する工程と、
    を有し、
    前記第１開口の幅は、１５０ｎｍ以下であり、
    前記シュリンク剤の膜を形成する工程は、
    前記第１開口、前記第２開口および前記第３開口を埋めるように前記シュリンク剤を塗布する工程と、
    １４０℃以上１６０℃以下の温度でのベークにより前記シュリンク剤の前記第１電子線レジスト、第２電子線レジストおよび第３電子線レジストと接する部分を硬化させる工程と、
    前記シュリンク剤の未硬化の部分を除去する工程と、
    を有する半導体装置の製造方法。
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