JPH03256334A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタに関し、特にドレイン
電極とゲート電極の間隔がソース電極とゲート電極の間
隔より広い電界効果トランジスタに関するものである。

〔従来の技術〕

電界効果トランジスタにおいては、ドレイン耐圧を向上
させるために、ドレイン電極とゲート電極の間隔を広げ
る方法が従来より知られている。

第５図に、この方法を用いた電界効果トランジスタの一
例を示す。この電界効果トランジスタにおいては、半導
体基板１にソース電極２、ゲート電極３、ドレイン電極
４がそれぞれ形成されている。また、基板１の表層部に
活性層５が形成されている。

この例では、トランスコンダクタンス（ｇ　　）口 を維持しながら、ドレイン耐圧を向上させるため、ドレ
イン電極４とゲート電極３の間隔が、ソース電極２とゲ
ート電極３の間隔より広い、非幻象な構造となっている
。

ところで、ショットキーバリア形ＦＥＴにおいでは、ソ
ース・ドレインのオーミック電極とゲート電極が異なる
金属材料より形成されている。そして電極形成過程では
それぞれ別々にパターンニングされる。これらの電極の
位置合せは、位置合せ専用のマークを利用して行われる
のが一般的であるが、ゲート長の短いマイクロ波ＦＥＴ
等では、オーミック電極とゲート電極との相対的な位置
関係の調整が微妙であるため、位置合せ専用のマークを
目印に荒く合わせた後、電極自身を利用して目視によっ
て微調整する場合が多い。

〔発明が解決しようとする課題〕

しかしながら、上述したドレイン耐圧の向上が図られた
電界効果トランジスタにおいては、ドレイン電極・ゲー
ト電極間とソース電極・ゲート電極間の間隔が異なって
おり、両間隔が予め定められた比率になるように目視で
正確に位置合せすることは困難であった。

〔課題を解決するための手段〕

本発明は、上述した電界効果トランジスタにおいて、ソ
ース電極・ドレイン電極・ゲート電極の各電極の一部に
電極間位置合せ部を設けるものである。この部分におい
ては、ソース電極◆ゲート電極間とドレイン電極・ゲー
ト電極間の間隔が均等になっている。

〔作用〕

電極形成過程において、電極間位置合せ部で各電極間の
間隔が均等になるように位置合せを行うと、その他の部
分でソース・ゲート電極間隔および、ドレイン・ゲート
電極間隔が正確に所望の値になる。

〔実施例〕

以下、添付図面の第１図を参照してこの発明の一実施例
を説明する。

同図は本実施例の電界効果トランジスタの構造を示す平
面図である。同図は各電極および配線パターン等の平面
的な関係のみを示したものである。

ＧａＡｓからなる半絶縁性の基板１の上にソース電極２
、ゲート電極３、ドレイン電極４が形成されている。ま
た、基板１の表層部に活性層５が形成されている。

ドレイン電極４とゲート電極３の間隔は、ソース電極２
とゲート電極３の間隔より広くなるように形成されてい
る。

ソース電極２上の斜線部は電極間位置合せ部２ａ、ゲー
ト電極３上の斜線部は電極間位置合せ部３ａ、　ドレイ
ン電極４上の斜線部は電極間位置合せ部４ａである。

電極間位置合せ部４ａはゲート電極３の方向に突起して
おり、この突起部分では各電極間位置合せ部が等間隔に
なっている。

従って本実施例では、これらの電極間位置合せ部を目印
にして、各電極間の間隔が均等になるように位置合せを
行うことによって、その他の部分でソース・ゲート電極
間隔および、ドレイン・ゲート電極間隔が正確に所望の
間隔に形成できる。

また、位置合せの手順として、ソース電極２とドレイン
電極４を先にパターンニングした後に、ゲート電極３を
パターンニングした場合も、ゲート電極３を先にパター
ンニングした後に、ソース電極２とドレイン電極４をパ
ターンニングした場合も、同様の効果が得られる。

なお、パターンニングする際の露光装置としては、コン
タクトアライナ型と、ステッパ型が主流であるが、どち
らのタイプの露光装置を使用しても、同様の効果が得ら
れる。

第２図は、ソース電極２上の電極間位置合せ部２ａを加
工することによって、第１図の実施例と同様の効果を得
ようとするものである。

第３図も、ゲート電極３上の電極間位置合せ部３ａを加
工することによって、同様の効果を得ようとするもので
ある。

第４図は、ゲート電極への給電点を複数ケ所持ったマイ
クロ波低雑音ＦＥＴに本発明を適用した例を示す平面図
である。同図は各電極および配線パターン等の平面的な
関係のみを示したもので、層間絶縁膜などは省略しであ
る。

この実施例では、複数ケ所の電極間位置合せ部を目印と
してパターンニングされるため、各電極の位置合せがよ
り正確に行える。

なお、以上に示した各実施例では、電極間位置合せ部と
活性層５は重ならないように形成されているが、ドレイ
ン耐圧に影響を与えない範囲であれば、これらが重なっ
て形成されていても問題はない。

〔発明の効果〕

以上説明したように本発明の構成によれば、電極間位置
合せ部を目印にすることにより、電極形成過程における
各電極の位置合せか、容易かつ正確に行えるようになる
。

これにより、例えば高出力のマイクロ波用パワーアンプ
が歩留まりよく実現できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電界効果トランジスタを
示す平面図、第２図および第３図は変形例を示す平面図
、第４図は一実施例であるマイクロ波低雑音ＦＥＴの平
面図、第５図は従来例を示す平面図である。 １・・・基板、２・・・ソース電極、３・・・ゲート電
極、４・・・ドレイン電極、５・・・活性層、２ａ・・
・ソース電極上の電極間位置合せ部、３ａ・・・ゲート
電極上の電極間位置合せ部、４ａ・・・ドレイン電極上
の電極間位置合せ部。 戻パ央トツ１のヌＪカ４グｊ（１） 第２図 炙党倒 第１図 莢凭４列の褒゛弔び’Ｊ（２） 第３図 災 １（ びＪ 第 図 一１８′； 牟〔 水 σ“Ｊ 第 図

Claims (1)

【特許請求の範囲】
1. ドレイン電極とゲート電極の間隔がソース電極とゲート
   電極の間隔より広い電界効果トランジスタにおいて、ド
   レイン電極・ゲート電極間とソース電極・ゲート電極間
   とが均等になる電極間位置合せ部が、前記各電極の一部
   によって構成されていることを特徴とする電界効果トラ
   ンジスタ。