KR100209705B1 - 반도체 소자 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 소자의 단차를 개선하도록 한 반도체 소자 및 제조 방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자 및 제조 방법은 커패시터의 제1전극인 제2반도체 기판상의 소정 부위에 유전체막이 형성되고, 상기 유전체막상에 커패시터의 제2전극인 제1도전층이 형성되고, 상기 제1도전층에 측벽을 구비한 콘택홀을 갖도록 상기 제2반도체 기판 전면에 절연막과 제1반도체 기판이 차례로 형성되고, 상기 콘택홀 일측의 제1반도체 기판상에 게이트가 형성되고 상기 게이트 양측의 제1반도체 기판내에 제1, 제2불순물 영역이 형성되며 상기 콘택홀내와 콘택홀에 인접한 상기 제1불순물 영역에 제2도전층이 형성됨을 특징으로 한다.
Description
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 소자의 단차를 개선하도록 한 반도체 소자 및 제조 방법에 관한 것이다.
이하 첨부된 도면을 참고하여 종래의 반도체 소자를 설명하면 다음과 같다.
제1도는 종래 기술에 따른 DRAM셀의 구조 단면도이다.
제1도에서와 같이, 셀 영역과 주변 영역을 갖는 반도체 기판(11), 상기 반도체 기판(11) 표면의 주변 영역에 형성되어 셀 영역간의 격리 역할을 하는 필드 산화막(12), 상기 반도체 기판(11)상의 셀 영역에 형성되어 게이트 산화막과 측벽을 갖는 게이트(13), 상기 게이트(13) 양측의 반도체 기판(11)내에 형성되는 제1, 제2불순물 영역(14,15), 상기 게이트(13)를 포함한 반도체 기판(11) 전면에 형성되어 상기 제1불순물 영역(14)상에 콘택홀을 갖는 절연막(16), 상기 콘택홀을 포함한 절연막(16) 상의 소정 부위에 형성되는 하부 전극(17), 상기 하부 전극(17)표면상에 형성되어 전극간의 절연 역할을 하는 유전체막(18), 상기 유전체막(18)을 포함한 절연막(16)상에 형성되는 상부전극(19)으로 종래의 DRAM셀이 형성된다.
종래의 DRAM셀은 절연막 상부에 커패시터가 존재하기 때문에 셀 영역과 주변 영역에 단차가 커지게 되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 두 개의 반도체 기판을 사용하여 버리드(Buried) 커패시터를 형성함으로 셀 영역과 주변 영역의 단차를 적게 하는 반도체 소자 및 제조 방법을 제공하는데 그 목적이 있다.
제1도는 종래 기술에 따른 DRAM셀 구조 단면도.
제2도는 본 발명의 실시예에 따른 DRAM셀의 구조 단면도.
제3a도 내지 제3f도는 본 발명의 실시예에 따른 DRAM셀을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
41 : 제1반도체 기판 43 : 제1산화막
44 : 제1다결정 실리콘 45 : 유전체막
47 : 제2반도체 기판 48 : 필드 산화막
50 : 게이트 51 : 제1불순물 영역
52 : 제2불순물 영역 55 : 금속층
본 발명의 반도체 소자는 커패시터의 제1전극인 제2반도체 기판, 상기 제2반도체 기판상의 소정 부위에 형성되어 절연 역할을 하는 유전체막, 상기 유전체막상에 형성되어 커패시터의 제2전극으로 사용되는 제1도전층, 상기 제1도전층에 측벽을 구비한 콘택홀을 갖도록 상기 제2반도체 기판 전면에 차례로 형성되는 절연막과 제1반도체 기판, 상기 콘택홀 일측의 제1반도체 기판상에 형성되는 게이트, 상기 게이트 양측의 제1반도체 기판내에 형성되는 제1, 제2불순물 영역과 상기 콘택홀내와 콘택홀에 인접한 상기 제1불순물 영역에 형성되어 상기 제1도전층과 제1불순물 영역을 전기적으로 연결시키는 제2도전층을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 반도체 소자의 제조 방법은 트렌치를 형성하도록 제1반도체 기판을 패터닝하는 단계, 상기 패터닝된 제1반도체 기판상에 절연막을 형성하는 단계, 상기 제1절연막상에 제1도전층을 형성하고 에치백하는 단계, 상기 제1도전층상에 유전체막을 형성하는 단계, 상기 제1반도체 기판을 제2반도체 기판상에 유전체막이 접하도록 본딩시키는 단계, 상기 제2반도체 기판상에 본딩된 제1반도체 기판의 주변 영역에 격리층을, 셀 영역에 게이트와 제1, 제2불순물 영역을 포함한 트랜지스터를 형성하는 단계, 상기 제1불순물 영역이 분리되고 상기 제1도전층이 노출되도록 상기 제1반도체 기판과 절연막을 패터닝하여 측벽을 구비한 콘택홀을 형성하는 단계와 상기 콘택홀 내와 상기 격리층과 게이트 사이의 제1불순물 영역상에 제2도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같이 본 발명의 기술에 따른 반도체 소자 및 제조 방법 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 실시예에 따른 DRAM셀의 구조 단면도이다.
제2도에서와 같이, 제2반도체 기판(47)으로 이루어진 상부 전극, 상기 상부 전극상의 소정 부위에 형성되어 전극간의 절연 역할을 하는 유전체막(45), 상기 유전체막(45)상에 제1다결정 실리콘(44)으로 이루어져 형성되는 하부 전극, 상기 하부전극을 포함한 전면에 상기 하부전극의 소정 부위에 질화막(54) 측벽을 구비한 콘택홀을 갖으면서 형성되는 제1산화막(43)과 p형인 제1반도체 기판(41), 상기 제1반도체 기판(41)상에 게이트 산화막(49)과 측벽(53)을 구비하여 형성되는 게이트(50), 상기 게이트(50) 일측의 제1반도체 기판(41) 내에 상기 콘택홀에 의해 격리되어 두 부위로 형성되는 n형인 제1불순물 영역(51), 상기 게이트(50)일측 제1반도체 기판(41)내에 형성되는 n형인 제2불순물 영역(52), 상기 제1, 제2불순물 영역(51,52) 일측 제1반도체 기판(41) 표면에 형성되어 소자간의 격리 역할을 하는 필드 산화막(48), 상기 제1불순물(51) 상측의 게이트(50)와 필드 산화막(48) 사이 또 콘택홀내에 형성되는 금속층(55)으로 본 발명의 DRAM셀이 구성된다.
제3a도 내지 제3f도는 본 발명의 실시예에 따른 DRAM셀을 나타낸 공정 단면도이다.
제3a도에서와 같이, p형인 제1반도체 기판(11)상에 제1감광막(42)을 도포하고, 소정 부위가 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제1감광막(42)을 마스크로 이용하여 상기 제1반도체 기판(41)을 선택적으로 등방성식각하여 트렌치를 형성한 후, 상기 제1감광막(42)을 제거한다.
제3b도에서와 같이, 상기 트렌치를 갖는 제1반도체 기판(41)에 열을 가하여 제1산화막(43)을 성장시키며, 전면에 제1다결정 실리콘(44)을 형성하고 에치백한다. 이어 전면에 차례로 유전막(45)과 제2감광막(46)을 형성한 다음, 상기 제2감광막(46)을 상기 제1다결정 실리콘(44) 상측에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제2감광막(46)을 마스크로 이용하여 상기 유전막(45)을 선택적으로 식각하고, 상기 제2감광막(46)을 제거한다.
제3c도에서와 같이, 상기 유전체막(45), 제1다결정 실리콘 (44)과 제1산화막(42)을 갖는 제1반도체 기판(41)을 제2반도체 기판(47) 상에 상기 유전체막(45)이 접하도록 본딩(Bonding) 시킨다.
제3d도에서와 같이, 상기 제2반도체 기판(47)상에 본딩된 제1반도체 기판(41)상에 초기 산화막, 질화막과 제3감광막을 형성하고, 상기 제3감광막을 주변영역 부위는 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제3감광막을 마스크로 이용하여 상기 질화막과 초기 산화막을 선택적으로 식각한 후, 상기 제3감광막을 제거한다.
이어 상기 식각된 질화막을 마스크로 이용하여 전면에 열을 가하여서 상기 주변 영역에 필드 산화막(48)을 성장 시킨 다음, 상기 질화막과 초기 산화막을 제거한다. 그리고 전면에 제2산화막, 제2다결정 실리콘과 제4감광막을 형성하고, 상기 제4감광막을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 상기 제2산화막과 제2다결정 실리콘을 선택적으로 식각하여 게이트 산화막(49)과 게이트(50)를 형성한 후, 상기 제4감광막을 제거한다.
제3e도에서와 같이, 상기 게이트(50)를 마스크로 이용하여 게이트(50) 양측의 제1반도체 기판(41)상에 n형 불순물을 주입하고 드라이브 인 확산을 통해 제1, 제2불순물 영역(51,52)을 형성한 다음, 상기 게이트(50)를 포함한 전면에 질화막(53)을 형성하고 에치백하여 상기 게이트(50) 양측에 측벽을 형성한다. 이어 전면에 제5감광막을 도포하고 상기 제1불순물 영역(51) 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제5감광막을 마스크로 이용하여 상기 제1불순물 영역(51), 제1반도체 기판(41)과 제1산화막(43)을 선택적으로 식각하므로 상기 제1다결정 실리콘(44)과 접하는 콘택홀을 형성한 다음, 상기 제5감광막을 제거한다.
제3f도에서와 같이, 전면에 제3산화막(54)을 형성하고 에치백하여 상기 콘택홀 내벽에 측벽을 형성한다. 이어 전면에 금속층(55)과 제6감광막을 형성하고, 상기 제6감광막을 상기 제1불순물 영역(51) 상측의 필드 산화막(48)과 질화막(53) 사이에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제6감광막을 마스크로 이용하여 상기 금속층(55)을 선택적으로 식각한 다음, 상기 제6감광막을 제거함으로서 본 발명의 DRAM셀을 형성한다.
여기서 상기 제2반도체 기판(47)을 상부 전극으로, 제1다결정 실리콘(44)을 하부 전극으로 커패시터를 형성한다.
본 발명의 반도체 소자 및 제조 방법은 버리드 커패시터를 형성하여 셀영역과 주변영역의 단차를 적게함으로 수율을 향상시키는 효과가 있다.
Claims (2)
- 커패시터의 제1전극인 제2반도체 기판; 상기 제2반도체 기판상의 소정 부위에 형성되어 절연역할을 하는 유전체막; 상기 유전체막상에 형성되어 커패시터의 제2전극으로 사용되는 제1도전층; 상기 제1도전층에 측벽을 구비한 콘택홀을 갖도록 상기 제2반도체 기판 전면에 차례로 형성되는 절연막과 제1반도체 기판; 상기 콘택홀 일측의 제1반도체 기판상에 형성되는 게이트; 상기 게이트 양측의 제1반도체 기판내에 형성되는 제1, 제2불순물 영역; 상기 콘택홀내와 콘택홀에 인접한 상기 제1불순물 영역에 형성되어 상기 제1도전층과 제1불순물 영역을 전기적으로 연결시키는 제2도전층을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 트렌치를 형성하도록 제1반도체 기판을 패터닝하는 단계; 상기 패터닝된 제1반도체 기판상에 절연막을 형성하는 단계; 상기 제1절연막상에 제1도전층을 형성하고 에치백하는 단계; 상기 제1도전층상에 유전체막을 형성하는 단계; 상기 제1반도체 기판을 제2반도체 기판상에 유전체막이 접하도록 본딩시키는 단계; 상기 제2반도체 기판상에 본딩된 제1반도체 기판의 주변 영역에 격리층을, 셀 영역에 게이트와 제1, 제2불순물 영역을 포함한 트랜지스터를 형성하는 단계, 상기 제1불순물 영역이 분리되고 상기 제1도전층이 노출되도록 상기 제1반도체 기판과 절연막을 패터닝하여 측벽을 구비한 콘택홀을 형성하는 단계; 상기 콘택홀 내와 상기 격리층과 게이트 사이의 제1불순물 영역상에 제2도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
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