JPH06104425A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH06104425A JPH06104425A JP24841392A JP24841392A JPH06104425A JP H06104425 A JPH06104425 A JP H06104425A JP 24841392 A JP24841392 A JP 24841392A JP 24841392 A JP24841392 A JP 24841392A JP H06104425 A JPH06104425 A JP H06104425A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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Abstract
(57)【要約】
【目的】 ＭＩＳＦＥＴのポリサイドゲートを構成する
高融点金属シリサイド膜が多結晶シリコン膜に侵入して
ゲート耐圧が低下したり、高融点金属シリサイド膜と多
結晶シリコン膜との界面にはがれが生じたりする問題を
解消する。 【構成】 半導体基板１上に多結晶シリコン膜６とタン
グステンシリサイド膜７とを順次堆積した後、タングス
テンシリサイド膜７の表面にシリコンをイオン注入し、
その後、多結晶シリコン膜６とタングステンシリサイド
膜７とをパターニングしてポリサイドゲートを形成す
る。
高融点金属シリサイド膜が多結晶シリコン膜に侵入して
ゲート耐圧が低下したり、高融点金属シリサイド膜と多
結晶シリコン膜との界面にはがれが生じたりする問題を
解消する。 【構成】 半導体基板１上に多結晶シリコン膜６とタン
グステンシリサイド膜７とを順次堆積した後、タングス
テンシリサイド膜７の表面にシリコンをイオン注入し、
その後、多結晶シリコン膜６とタングステンシリサイド
膜７とをパターニングしてポリサイドゲートを形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、多結晶シリコン膜と高融点金属
シリサイド膜との複合膜からなるポリサイド構造のゲー
トを有するＭＩＳＦＥＴに適用して有効な技術に関す
る。
製造技術に関し、特に、多結晶シリコン膜と高融点金属
シリサイド膜との複合膜からなるポリサイド構造のゲー
トを有するＭＩＳＦＥＴに適用して有効な技術に関す
る。
【０００２】
【従来の技術】従来より、シリコン基板上に形成される
ＭＩＳＦＥＴのゲート材料としては、多結晶シリコン膜
とタングステンシリサイドに代表される高融点金属シリ
サイド膜との複合膜からなる、いわゆるポリサイドが一
般的に使用されている。
ＭＩＳＦＥＴのゲート材料としては、多結晶シリコン膜
とタングステンシリサイドに代表される高融点金属シリ
サイド膜との複合膜からなる、いわゆるポリサイドが一
般的に使用されている。
【０００３】
【発明が解決しようとする課題】本発明者の検討による
と、ポリサイド構造のゲートを有するＭＩＳＦＥＴは、
高融点金属シリサイド膜が多結晶シリコン膜に侵入して
ゲート耐圧が低下したり、高融点金属シリサイド膜と多
結晶シリコン膜との界面にはがれが生じたりするという
ポリサイドゲート特有の問題点がある。
と、ポリサイド構造のゲートを有するＭＩＳＦＥＴは、
高融点金属シリサイド膜が多結晶シリコン膜に侵入して
ゲート耐圧が低下したり、高融点金属シリサイド膜と多
結晶シリコン膜との界面にはがれが生じたりするという
ポリサイドゲート特有の問題点がある。
【０００４】すなわち、ＭＩＳＦＥＴの製造工程では、
ゲート形成後、種々の酸化、アニール処理が行われる
が、ゲートの表面が酸化されると高融点金属シリサイド
膜中のシリコン原子が表面に移行し、高融点金属シリサ
イド膜内部がシリコン不足となる。このとき、多結晶シ
リコン膜中のシリコンが高融点金属シリサイドに移行
し、これに伴って高融点金属シリサイドの一部が多結晶
シリコン膜中に侵入するため、これによってゲート耐圧
の低下が引き起こされる。
ゲート形成後、種々の酸化、アニール処理が行われる
が、ゲートの表面が酸化されると高融点金属シリサイド
膜中のシリコン原子が表面に移行し、高融点金属シリサ
イド膜内部がシリコン不足となる。このとき、多結晶シ
リコン膜中のシリコンが高融点金属シリサイドに移行
し、これに伴って高融点金属シリサイドの一部が多結晶
シリコン膜中に侵入するため、これによってゲート耐圧
の低下が引き起こされる。
【０００５】さらに、多結晶シリコン膜から高融点金属
シリサイド膜へのシリコンの供給が間に合わなくなる
と、高融点金属シリサイド膜内のシリコンが急激に不足
して膜質が変化し、高融点金属シリサイド膜と多結晶シ
リコン膜との界面にはがれが生じてしまう。
シリサイド膜へのシリコンの供給が間に合わなくなる
と、高融点金属シリサイド膜内のシリコンが急激に不足
して膜質が変化し、高融点金属シリサイド膜と多結晶シ
リコン膜との界面にはがれが生じてしまう。
【０００６】そこで、本発明の目的は、上記した原因に
よるポリサイドゲートの耐圧低下や高融点金属シリサイ
ド膜と多結晶シリコン膜の界面はがれを有効に防止する
ことのできる技術を提供することにある。
よるポリサイドゲートの耐圧低下や高融点金属シリサイ
ド膜と多結晶シリコン膜の界面はがれを有効に防止する
ことのできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】(1) 本発明による半導体集積回路装置の製
造方法は、半導体基板上に多結晶シリコン膜と高融点金
属シリサイド膜とを順次堆積した後、前記高融点金属シ
リサイド膜の表面にシリコンをイオン注入し、その後、
前記多結晶シリコン膜と高融点金属シリサイド膜とをパ
ターニングしてポリサイド構造のゲートを形成する工程
を有する。
造方法は、半導体基板上に多結晶シリコン膜と高融点金
属シリサイド膜とを順次堆積した後、前記高融点金属シ
リサイド膜の表面にシリコンをイオン注入し、その後、
前記多結晶シリコン膜と高融点金属シリサイド膜とをパ
ターニングしてポリサイド構造のゲートを形成する工程
を有する。
【００１０】(2) 本発明による半導体集積回路装置の製
造方法は、半導体基板上に多結晶シリコン膜と高融点金
属シリサイド膜とを順次堆積した後、前記多結晶シリコ
ン膜と高融点金属シリサイド膜とをパターニングしてポ
リサイド構造のゲートを形成し、その後、前記ゲートの
表面を含む半導体基板の表面にシリコンをイオン注入す
る工程を有する。
造方法は、半導体基板上に多結晶シリコン膜と高融点金
属シリサイド膜とを順次堆積した後、前記多結晶シリコ
ン膜と高融点金属シリサイド膜とをパターニングしてポ
リサイド構造のゲートを形成し、その後、前記ゲートの
表面を含む半導体基板の表面にシリコンをイオン注入す
る工程を有する。
【００１１】
【作用】上記した手段によれば、高融点金属シリサイド
膜の表面にシリコンをイオン注入することにより、ゲー
トの表面酸化時に高融点金属シリサイド膜中のシリコン
がその表面に移行して高融点金属シリサイド膜内部がシ
リコン不足となることに起因するポリサイドゲートの耐
圧低下や、高融点金属シリサイド膜と多結晶シリコン膜
の界面はがれを防止することができる。
膜の表面にシリコンをイオン注入することにより、ゲー
トの表面酸化時に高融点金属シリサイド膜中のシリコン
がその表面に移行して高融点金属シリサイド膜内部がシ
リコン不足となることに起因するポリサイドゲートの耐
圧低下や、高融点金属シリサイド膜と多結晶シリコン膜
の界面はがれを防止することができる。
【００１２】また、ポリサイドゲート形成後、このゲー
トの表面を含む半導体基板の表面にシリコンをイオン注
入する製造方法によれば、このシリコンによって半導体
基板の表面がアモルファス化されるため、その後の工程
でソース、ドレイン形成用の不純物（リン、ホウ素な
ど）を半導体基板にイオン注入した際、この不純物が半
導体基板の浅い位置で停止するので、ソース、ドレイン
を浅く形成することができる。
トの表面を含む半導体基板の表面にシリコンをイオン注
入する製造方法によれば、このシリコンによって半導体
基板の表面がアモルファス化されるため、その後の工程
でソース、ドレイン形成用の不純物（リン、ホウ素な
ど）を半導体基板にイオン注入した際、この不純物が半
導体基板の浅い位置で停止するので、ソース、ドレイン
を浅く形成することができる。
【００１３】
【実施例１】本発明の一実施例である半導体集積回路装
置の製造方法を図１〜図６を用いて説明する。
置の製造方法を図１〜図６を用いて説明する。
【００１４】まず、図１に示すように、例えばｐ- 形の
シリコン単結晶からなる半導体基板１の主面のｎチャネ
ル形ＭＩＳＦＥＴ形成領域（図の左半分）にＢＦ2 を、
また、ｐチャネル形ＭＩＳＦＥＴ形成領域（図の右半
分）にヒ素をそれぞれイオン注入してｐウエル２ａおよ
びｎウエル２ｂを形成した後、ＢＦ2 のイオン注入と選
択酸化法（ＬＯＣＯＳ法）とによって厚い酸化シリコン
膜からなるフィールド絶縁膜３およびチャネルストッパ
領域４をそれぞれ形成する。
シリコン単結晶からなる半導体基板１の主面のｎチャネ
ル形ＭＩＳＦＥＴ形成領域（図の左半分）にＢＦ2 を、
また、ｐチャネル形ＭＩＳＦＥＴ形成領域（図の右半
分）にヒ素をそれぞれイオン注入してｐウエル２ａおよ
びｎウエル２ｂを形成した後、ＢＦ2 のイオン注入と選
択酸化法（ＬＯＣＯＳ法）とによって厚い酸化シリコン
膜からなるフィールド絶縁膜３およびチャネルストッパ
領域４をそれぞれ形成する。
【００１５】次に、半導体基板１を熱酸化してアクティ
ブ領域の表面に薄い酸化シリコン膜からなるゲート絶縁
膜５を形成した後、図２に示すように、例えばＣＶＤ法
を用いて半導体基板１上に多結晶シリコン膜６およびタ
ングステンシリサイド膜７を順次堆積する。なお、上記
多結晶シリコン膜６には、リンなどの不純物がドープさ
れるが、この不純物のドープは、多結晶シリコン膜６の
堆積中に行うか、堆積後のリン処理により行う。
ブ領域の表面に薄い酸化シリコン膜からなるゲート絶縁
膜５を形成した後、図２に示すように、例えばＣＶＤ法
を用いて半導体基板１上に多結晶シリコン膜６およびタ
ングステンシリサイド膜７を順次堆積する。なお、上記
多結晶シリコン膜６には、リンなどの不純物がドープさ
れるが、この不純物のドープは、多結晶シリコン膜６の
堆積中に行うか、堆積後のリン処理により行う。
【００１６】次に、図３に示すように、タングステンシ
リサイド膜７の表面にシリコンをイオン注入した後、図
４に示すように、多結晶シリコン膜６およびタングステ
ンシリサイド膜７をエッチングしてポリサイド構造のゲ
ート電極８を形成する。
リサイド膜７の表面にシリコンをイオン注入した後、図
４に示すように、多結晶シリコン膜６およびタングステ
ンシリサイド膜７をエッチングしてポリサイド構造のゲ
ート電極８を形成する。
【００１７】次に、図５に示すように、半導体基板１を
熱酸化してゲート電極８の側壁および上面に絶縁膜９を
形成した後、ｐチャネル形ＭＩＳＦＥＴ形成領域の半導
体基板１上にフォトレジスト（図示せず）を堆積し、こ
れをマスクにして半導体基板１にリンをイオン注入する
ことによりｎ- 半導体領域１０ａを形成する。
熱酸化してゲート電極８の側壁および上面に絶縁膜９を
形成した後、ｐチャネル形ＭＩＳＦＥＴ形成領域の半導
体基板１上にフォトレジスト（図示せず）を堆積し、こ
れをマスクにして半導体基板１にリンをイオン注入する
ことによりｎ- 半導体領域１０ａを形成する。
【００１８】続いて、上記フォトレジストを除去した
後、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１
上にフォトレジスト（図示せず）を堆積し、これをマス
クにして半導体基板１にＢＦ2 をイオン注入することに
よりｐ- 半導体領域１１ａを形成する。
後、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１
上にフォトレジスト（図示せず）を堆積し、これをマス
クにして半導体基板１にＢＦ2 をイオン注入することに
よりｐ- 半導体領域１１ａを形成する。
【００１９】次に、図６に示すように、ＣＶＤ法を用い
て半導体基板１上に酸化シリコン膜（図示せず）を堆積
した後、この酸化シリコン膜を反応性イオンエッチング
法でエッチングすることによりゲート電極８の側壁にサ
イドウォールスペーサ１２を形成した後、ｐチャネル形
ＭＩＳＦＥＴ形成領域の半導体基板１上にフォトレジス
ト（図示せず）を堆積し、これをマスクにして半導体基
板１にヒ素をイオン注入することによりｎ+ 半導体領域
１０ｂを形成する。
て半導体基板１上に酸化シリコン膜（図示せず）を堆積
した後、この酸化シリコン膜を反応性イオンエッチング
法でエッチングすることによりゲート電極８の側壁にサ
イドウォールスペーサ１２を形成した後、ｐチャネル形
ＭＩＳＦＥＴ形成領域の半導体基板１上にフォトレジス
ト（図示せず）を堆積し、これをマスクにして半導体基
板１にヒ素をイオン注入することによりｎ+ 半導体領域
１０ｂを形成する。
【００２０】続いて、上記フォトレジストを除去した
後、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１
上にフォトレジスト（図示せず）を堆積し、これをマス
クにしてｐチャネル形ＭＩＳＦＥＴ形成領域の半導体基
板１にＢＦ2 をイオン注入することによりｐ+ 半導体領
域１１ｂを形成する。
後、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１
上にフォトレジスト（図示せず）を堆積し、これをマス
クにしてｐチャネル形ＭＩＳＦＥＴ形成領域の半導体基
板１にＢＦ2 をイオン注入することによりｐ+ 半導体領
域１１ｂを形成する。
【００２１】その後、半導体基板１を熱酸化して上記半
導体領域１０ａ、１０ｂ、１１ａ、１１ｂを活性化する
ことにより、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）および
ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）が完成する。
導体領域１０ａ、１０ｂ、１１ａ、１１ｂを活性化する
ことにより、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）および
ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）が完成する。
【００２２】このように、本実施例の製造方法によれ
ば、タングステンシリサイド膜７の表面にシリコンをイ
オン注入することにより、ゲート８の表面酸化時にタン
グステンシリサイド膜７中のシリコンが表面に移行して
タングステンシリサイド膜７内部がシリコン不足となる
ことに起因するゲート８の耐圧低下や、タングステンシ
リサイド膜７と多結晶シリコン膜６の界面はがれを防止
することができるので、ポリサイド構造のゲート電極８
を備えたｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）およびｐチ
ャネル形ＭＩＳＦＥＴ（Ｑｐ）を有する半導体集積回路
装置の製造歩留りおよび信頼性を向上させることができ
る。
ば、タングステンシリサイド膜７の表面にシリコンをイ
オン注入することにより、ゲート８の表面酸化時にタン
グステンシリサイド膜７中のシリコンが表面に移行して
タングステンシリサイド膜７内部がシリコン不足となる
ことに起因するゲート８の耐圧低下や、タングステンシ
リサイド膜７と多結晶シリコン膜６の界面はがれを防止
することができるので、ポリサイド構造のゲート電極８
を備えたｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）およびｐチ
ャネル形ＭＩＳＦＥＴ（Ｑｐ）を有する半導体集積回路
装置の製造歩留りおよび信頼性を向上させることができ
る。
【００２３】
【実施例２】前記実施例では、タングステンシリサイド
膜７の表面にシリコンをイオン注入してからゲート電極
８を形成したが、本実施例では、図７に示すように、多
結晶シリコン膜６およびタングステンシリサイド膜７を
エッチングしてポリサイド構造のゲート電極８を形成し
た後、このゲート電極８の表面を含む半導体基板１の表
面にシリコンをイオン注入する。
膜７の表面にシリコンをイオン注入してからゲート電極
８を形成したが、本実施例では、図７に示すように、多
結晶シリコン膜６およびタングステンシリサイド膜７を
エッチングしてポリサイド構造のゲート電極８を形成し
た後、このゲート電極８の表面を含む半導体基板１の表
面にシリコンをイオン注入する。
【００２４】本実施例の製造方法によれば、前記実施例
と同様の効果が得られる他、上記シリコンのイオン注入
によって半導体基板１の表面がアモルファス化され、そ
の後の工程でソース、ドレイン形成用の不純物（リン、
ホウ素など）を半導体基板１にイオン注入する際、これ
らの不純物を半導体基板１の浅い位置で停止させること
ができるので、浅いソース、ドレインを形成することが
でき、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）およびｐチャ
ネル形ＭＩＳＦＥＴ（Ｑｐ）を微細化することができ
る。
と同様の効果が得られる他、上記シリコンのイオン注入
によって半導体基板１の表面がアモルファス化され、そ
の後の工程でソース、ドレイン形成用の不純物（リン、
ホウ素など）を半導体基板１にイオン注入する際、これ
らの不純物を半導体基板１の浅い位置で停止させること
ができるので、浅いソース、ドレインを形成することが
でき、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）およびｐチャ
ネル形ＭＩＳＦＥＴ（Ｑｐ）を微細化することができ
る。
【００２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２６】例えばポリサイドゲートの一部を構成する
高融点金属シリサイドとして、前記タングステンシリサ
イドの他、モリブデンシリサイドやチタンシリサイドな
どを使用してもよい。
高融点金属シリサイドとして、前記タングステンシリサ
イドの他、モリブデンシリサイドやチタンシリサイドな
どを使用してもよい。
【００２７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００２８】本発明によれば、高融点金属シリサイド膜
の表面にシリコンをイオン注入することにより、ゲート
の表面酸化時に高融点金属シリサイド膜中のシリコンが
表面に移行して高融点金属シリサイド膜内部がシリコン
不足となることに起因するポリサイドゲートの耐圧低下
や、高融点金属シリサイド膜と多結晶シリコン膜の界面
はがれを防止することができる。
の表面にシリコンをイオン注入することにより、ゲート
の表面酸化時に高融点金属シリサイド膜中のシリコンが
表面に移行して高融点金属シリサイド膜内部がシリコン
不足となることに起因するポリサイドゲートの耐圧低下
や、高融点金属シリサイド膜と多結晶シリコン膜の界面
はがれを防止することができる。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ａ ｐウエル ２ｂ ｎウエル ３ フィールド絶縁膜 ４ チャネルストッパ領域 ５ ゲート絶縁膜 ６ 多結晶シリコン膜 ７ タングステンシリサイド膜 ８ ゲート電極 ９ 絶縁膜 １０ａ ｎ- 半導体領域 １０ｂ ｎ+ 半導体領域 １１ａ ｐ- 半導体領域 １１ｂ ｐ+ 半導体領域 １２ サイドウォールスペーサ Ｑｎ ｎチャネル形ＭＩＳＦＥＴ Ｑｐ ｐチャネル形ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (2)
- 【請求項１】 半導体基板上に多結晶シリコン膜と高融
点金属シリサイド膜とを順次堆積した後、前記高融点金
属シリサイド膜の表面にシリコンをイオン注入し、その
後、前記多結晶シリコン膜と高融点金属シリサイド膜と
をパターニングしてポリサイド構造のゲートを形成する
工程を有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２】 半導体基板上に多結晶シリコン膜と高融
点金属シリサイド膜とを順次堆積した後、前記多結晶シ
リコン膜と高融点金属シリサイド膜とをパターニングし
てポリサイド構造のゲートを形成し、その後、前記ゲー
トの表面を含む半導体基板の表面にシリコンをイオン注
入する工程を有することを特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24841392A JPH06104425A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24841392A JPH06104425A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104425A true JPH06104425A (ja) | 1994-04-15 |
Family
ID=17177753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24841392A Pending JPH06104425A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104425A (ja) |
-
1992
- 1992-09-18 JP JP24841392A patent/JPH06104425A/ja active Pending
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