DE2641302A1 - N-kanal mis-fet in esfi-technik - Google Patents

N-kanal mis-fet in esfi-technik

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DE2641302A1 DE19762641302 DE2641302A DE2641302A1 DE 2641302 A1 DE2641302 A1 DE 2641302A1 DE 19762641302 DE19762641302 DE 19762641302 DE 2641302 A DE2641302 A DE 2641302A DE 2641302 A1 DE2641302 A1 DE 2641302A1
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Description

SIEMENS AKTIENGESELISCHAPT Unser Zeichen
Berlin und München 76 P 7 1 1 R PRJl
η-Kanal MIS-PET in ESPI-Teohnik
Die Erfindung "betrifft einen n-Kanal-Isolierschicht-Peldeffekttransistor, wie er im Oberbegriff des Patentanspruches 1 näher angegeben ist.
Integrierte Schaltungen mit MIS-Transistoren werden heute vielfach nach der Technik der epitaxialen Siliziumfilme auf isolierendem Substrat (ESPI-Technologie) aufgebaut. Dazu wird eine epitaxiale Siliziunrschicht auf einem einkristallinen, isolierenden Substrat, z.B. aus Saphir oder Spinell, abgeschieden. In dieser epitaxialen Siliziumschicht werden dann je nach Art des herzustellenden Halbleiterbauelementes dotierte Zonen erzeugt. Bei dieser Technik wirkt sich nachteilig aus, daß an der Grenzfläche zwischen der epitaxialen Siliziumschicht und dem isolierenden Substrat (z.B. Saphir oder Spinell) aufgrund von Gitterabweichungen zwischen dem Substrat und der epitaxialen Siliziumschicht positiv geladene Terme auftreten, die in der epitaxialen Siliziumschicht in Nähe der Substratoberfläche eine η-leitende Schicht influenzieren. Diese η-leitende Schicht hat die Dicke einer Debye-Länge und liegt damit in der Größenordnung von etwa 50 nm. Eine solche η-leitende Schicht an der Substratoberfläche wirkt sich beispielsweise für das elektrische Verhalten eines Peldeffekttransistors nachteilig aus, der
-f. I
aus zwei η -leitenden Source- bzw. Drain-Gebieten und einem dazwischenliegenden η-leitenden Kanalgebiet besteht, da durch diese influenzierte, η-leitende Schicht ein weiterer störender Kanal zwischen Source und Drain geschaffen ist, der zu einem SIz 17 Sti/25.8.76 809811/0452
hohen Sperrstrom des Feldeffekttransistors führt (Appl.Phys. Letters 15 (1967) S. 132 - 134; Siemens ForsChungs- und Entwicklungsberichte Bd. 1, Fr. 3 (1972), S. 263 - 268). Dieser Sperrstrom kann dadurch unterdrückt werden, daß' in die influenzierte Schicht des epitaxialen Siliziumfilms mit Ionenimplantation Dotierstoff eingebracht wird, so daß die aufgrund von Influenzladungen erzeugte Leitfähigkeit dieser Schicht herabgesetzt wird. Die Konzentration der Grenzflächenladungen, die die Influenz hervorrufen, schwankt jedoch sehr stark. Die zur Kompensation verwendete Implantationsdotierung nuß daher so groß bemessen werden, daß mit dieser auch die größten möglichen Grenzflächenladungen ausgeglichen werden können. Die Stärke der notwendigen Implantationsdotierung liegt dann aber bereits in einem Bereich, in dem die Steilheit des Feldeffekttransistors stark erniedrigt wird.
Aufgabe der Erfindung ist es, einen in einer epitaxialen SiIiziutnschicht auf isolierendem Substrat aufgebauten Isolierschicht-Feldeffekttransistor anzugeben, der einen kleinen Sperrstrom bei hoher Transistorsteilheit besitzt.
Diese Aufgabe wird bei einem wie im Oberbegriff des Patentanspruches 1 angegebenen Isolierschicht-Feldeffekttransistor nach der im kennzeichnenden Teil des Patentanspruches 1 angegebenen Weise gelöst.
Die Erfindung geht davon aus, daß es zur Herabsetzung des von den Grenzflächenladungen hervorgerufenen Sperrstroms ausreicht, den durch Influenz hervorgerufenen, an der Substratoberfläche vorliegenden, leitenden Störkanal abzuschneiden, so daß keine leitende Verbindung mehr zwischen Source und Drain durch diesen Störkanal hergestellt wird, daß es aber nicht notwendig ist, die gesamte, durch Influenz der Grenzflächenladungen hervorgerufene η-leitende Schicht durch Implantation zu kompensieren. Dementsprechend wird von der Erfindung vorgesehen, daß die mit implantierten Dotierstoffteilchen versehene Teilschicht der epitaxialen Siliziumschicht sich nicht, wie bei dem Stand
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der Technik, über die gesarate, für den Isolierschicht-Feldeffekttransistor vorgesehene Fläche erstreckt, sondern daß sie auf einen das Source-Gebiet einschließenden Bereich der epltaxialen Siliziumschicht "beschränkt ist. Die Unterbrechung des influenzierenden Störkanals erfolgt "bei dem erfind ungsgemäßen Transistor dadurch, daß in der Teilschicht die Konzentration der implantierten Dotierstoffionen so groß ist, daß zwischen dieser Teilschicht und dem η-leitenden Störkanal eine pn-Grenzschicht verläuft. Diese pn-Grenzschicht stellt die elektrische Barriere dar, durch die jetzt der ursprünglich aufgrund von Grenzflächenladungen vorhandene, an der Substratoberfläche befindliche η-leitende Störkanal abgeschnitten wird. Die Teilschicht kann auch so ausgebildet sein, daß axe das Sourcegebiet ringartig umschließt. Bei einem MOS-Transistor, der in einer inseiförmigen Halbleiterschicht aufgebaut ist, ist es ausreichend, wenn die Teilschicht bis an den Inselrand reicht und so das Source-Gebiet von dem Störkanal abtrennt. Der aus dem Stand der Technik bekannte Isolierschicht-Feldeffekttransistor kann als ein Transistor aufgefaßt werden, der neben der auf der Isolierschicht befindlichen Gateelektrode als weitere "Gateelektrode" die mit den Grenzflächenladungen besetzte Oberfläche des isolierenden Substrats besitzt. Durch die sich über die gesamte epitaxiale Schicht erstreckende Implantationsdotierung wird bei dem aus dem Stand der Technik bekannten Feldeffekttransistor praktisch' die zusätzliche Gateelektrode auf Null-Potential geschaltet, und demzufolge die Steilheit des Feldeffekttransistors herabgesetzt. Demgegenüber ist bei einem gemäß der Erfindung aufgebauten Feldeffekttransistor die Steilheit dieses Feldeffekttransistors von der Implantationsdotierung nicht wesentlich beeinträchtigt.
Gemäß einer bevorzugten Ausgestaltung des erfindungsgemäßen Transistors liegt in der mit implantierten Dotierstoffionen versehenen Teilschicht das Konzentrationsmaximum der implantierten Ionen innerhalb eines Bereiches von 100 nm von der Substratoberfläche entfernt. Vorzugsweise beträgt die Konzentration der implantierten Dotierstoffionen in diesem Bereich
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zwischen 2 . 10 und 2 . 10 Ionen pro cm . Eine in einer inselförmigen Siliziumschicht aufgebaute Ausführungsform des erfindungsgemäßen Transistors ist in Figur 2 dargestellt. Die Teilschicht verläuft äußerhalb des Source-Gebietes und trennt zusammen mit dem Inselrand das Source-Gebiet von dem Störkanal.
Ein bevorzugtes Verfahren zur Herstellung des erfindungsgemäßen Transistors ist in den Unteransprüchen angegeben. Danach ist vorgesehen, die selektive Umdotierung mittels Ionenimplantation nicht für die gesamten Halbleiterbereiche des Isolierschicht-Feldeffekttransistors durchzuführen, sondern nur für die Source-Elektrode und einen Teil des Kanals auf der Source-Seite. Die Implantationsdotierung erfolgt dabei durch eine Maske, die gerade den zu implantierenden Teil des Feldeffekttransistors, also den Source-Bereich und einen Teil des Kanalbereiches, freiläßt. Als Maske kann beispielsweise eine Fotolackmaske verwendet werden. Die Implantationsdotierung erfolgt mit einer solchen Energie, daß das Verteilungsmaximum der implantierten Dotierstoffteilchen unmittelbar über der Grenzfläche zwischen dem Siliziumfilm und dem isolierenden Substrat liegt.
Im folgenden wird beschrieben und anhand der Figuren näher erläutert, wie der erfindung3gemäße Transistor aufgebaut und wie er hergestellt wird.
Figur 1 zeigt schematisch einen erfindungsgemäßen Transistor. Figur 2 zeigt eine weitere Ausführungsform für einen in einer
inselförmigen Si-Schicht aufgebauten Transistor. Figur 3 zeigt schematisch, wie der erfindungsgemäße Transistor hergestellt werden kann.
Auf einem einkristallinen Substrat 1, das beispielsweise aus Saphir (AIpO,) besteht, befindet sich eine epitaxiale Siliziumschicht 2, die z.B. p-leitend mit einer Grunddotierung von 10^-5 . 10 pro cm dotiert ist. In dieser epitaxialen Silisiumschicht befindet sich ein hoch η-dotiertes Drain-Gebiet 3 und ein ebenfalls hoch η-dotiertes Source-Gebiet 4. Dazwischen
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befindet sich das Kanalgebiet 5. An der Grenzfläche 6 zwischen dem isolierenden Substrat 1 und der epitaxialen Siliziumschicht 2 befinden sich in dem isolierenden Substrat GrenzfIachenladungen 7, die positiv geladen sind. Aufgrund von Influenz bewirken diese positiven Ladungen 7 in der Uähe der Grenzfläche 6 in dem epitaxialen Siliziumfilm 2 einen Störkanal 8, der Leitungselektronen enthält und damit eine n-Leitfähigkeit besitzt. Das Source-Gebiet 4 und der an dieses Source-Gebiet angrenzende Teil des Kanalgebietes 5 ist von der Teilschicht 9 durchsetzt, die implantierte Dotierstoffionen, z.B. Bor-Ionen, enthält. Diese Teilschicht 9 erstreckt sich nicht bis zu dem Drain-Gebiet 3, sondern ist auf den das Source-Gebiet unmittelbar umgebenden Bereich 21 beschränkt. Dieser Bereich 21 reicht nicht weiter als etwa 3/um über das Source-Gebiet hinaus. Die Dotierstoffkonzentration dieser Teilschicht 9 ist so hoch, daß sie stark p-dotiert ist. Das Maximum der Konzentration der implantierten Ionen verläuft entlang der Linie 10 in einem Abstand von etwa 100 nm von der Substratoberfläche 6. Die Teilschicht 9 ist durch eine pn-Grenzschicht 11 sowohl von dem übrigen Teil des Source-Gebietes 4 wie auch von dem n-leitenden Störkanal 3 elektrisch getrennt. Dies hat zur Folge, daß das Source-Gebiet 4 nicht mehr leitend mit dem Störkanal 8 verbunden ist, da der Störkanal durch die pn-Grenzschicht 11 abgeschnitten ist. Auf der Oberfläche der epitaxialen Siliziumschicht befindet sich über dem Kanalgebiet 5 eine Isolierschicht 12 aus Siliciumdioxid. Weiter befindet sich auf dieser Isolierschicht 12 über dem Kanalgebiet 5 als Gateelektrode 13 eine Aluminiumschicht. In der Isolierschicht 12 sind Öffnungen, durch die Leiterbahnen 14 und 15 zu dem Souroe-Gebiet 4 bzw. dem Drain-Gebiet 3 führen und damit einen elektrischen Kontakt bilden.
Das Herstellungsverfahren für den erfindungsgemäßen Transistor ist in Figur 3 schematisch dargestellt. Auf ein isolierendes Substrat, das in dem Beispiel aus Saphir besteht, wird epitaktisch eine Siliziumschicht 2 abgeschieden. Gegebenenfalls werden aus ihr einzelne Inseln herausgeätzt. In dieser epitaktischen
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Siliziumschiebt 2 werden ein Source-Gebiet 4 und ein Drain-Gebiet 3 hoch η-dotiert, z.B. durch Eindiffundieren von Phosphor. Im Anschluß daran wird die epitaxiale Siliziumschicht 2 mit einer Isolierschicht 12, die "beispielsweise aus Siliziumdioxid oder aus Siliziumnitrid "bestehen kann, überzogen. Auf diese Siliziumdioxidschicht 12 wird sodann eine Fotolackschicht 20 abgeschieden. Diese Fotolackschicht 20 wird sodann durch eine Fotomaske "belichtet und entwickelt, so daß Fenster 31 in dieser Fotolackschicht 20 entstehen. Diese Fenster 31 liegen über dem Source-Gebiet 4 und haben eine gegenüber dem Source-Gebiet 4 vergrößerte Grundfläche. Sodann erfolgt eine Implantation von p-Dotierstoffionen 22, z.B. eine Implantation von Bor-Ionen. Dabei dient die mit den Fenstern 31 versehene Fotolackschicht 20 als Implantationsmaske. Die Energie der Ionen 22 wird so gewählt,daß in der epitaxialen Siliziumschicht 2 das Konzentrationsmaximum der implantierten Ionen entlang einer linie 10 verläuft, die einen Abstand von etv/a 0,1 /um von der Oberfläche 6 des isolierenden Substrats hat. Die Implantation erfolgt mit einer Gesamtdosis von etwa
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2 bis 5 . 10 pro cm .Im Anschluß daran wird die Fotolackschicht entfernt und es werden in der Isolierschicht 12 Fenster zum Anbringen der Source- und Drain-Kontakte 14 bzw. eingeätzt. Danach wird durch eine Maske eine Aluminiumschicht aufgedampft, so daß die Anschlüsse 14 und 15 sowie die Gateelektrode 13 herausgebildet werden.
6 Patentansprüche
3 Figuren
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Claims (6)

  1. Patentansprüche
    ( 1.1 n-Kanal-Isolierschicht-Feldeffekttransistor rait einem n dotierten Source-Gebiet, einem η -dotierten Drain-Gebiet und einem schwach p-dotierten Kanalgebiet, wobei diese Gebiete innerhalb einer epitaxialen Siliaiumschicht angeordnet sind, die sich auf einem isolierenden Substrat befindet und bei dem in der epitaxialen Siliziumschicht eine an die Substratoberfläche angrenzende und zu ihr parallel verlaufende Teilschicht vorhanden ist, die implantierte p-Dotierstoffionen enthält, dadurch gekennzeichnet , daß die Teilschicht (9) sich innerhalb eines das Source-Gebiet (4) umschließenden Bereiches (21) der epitaxialen Schicht (2) befindet, und daß das Maximum der Konzentration der implantierten Dotierstoffionen um einen Abstand von der Substratoberfläche entfernt verläuft, der ein Mehrfaches der in dem Kanalgebiet (5) vorliegenden Debye-Länge beträgt, so daß ein in der Siliziumscnicht (2) in Nähe der Substratoberfläche (6) befindlicher Störkanal (8) durch eine pn-Grenzschicht von dem Source-Gebiet (4) abgeschnitten wird.
  2. 2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Teilschicht (9 ) nicht weiter als etwa 5/Uia über die Fläche des Source-Gebietes (4) hinausreicht.
  3. 3. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß das Konzentrationsmaximum (10) der implantierten Dotierstoffionen in der Teilschicht (9) in einer Entfernung von höchstens 0,2 /um von der Substratoberfläche entfernt liegt und daß die Konzentration der Dotierstoffionen im Maximum wenigstens 5 . 10 ctd"" beträgt.
  4. 4. Verfahren zur Herstellung eines Transistors nach Anspruch 1, bei dem auf einem isolierenden Substrat eine p-leitende epitaxiale Siliziumschicht abgeschieden wird, in dieser Siliziumschicht ein η -dotiertes Source-Gebiet und ein n+-dotiertes
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    Drain-Gebiet erzeugt wird, und "bei dem unter Verwendung einer Implantationsmaske innerhalb des epitaxialen Siliziumfilms eine p-dotierte Teilschicht erzeugt wird, daduroh gekennzeichnet , daß die p-Dotierstoffionen innerhalb eines Bereiches (21) implantiert werden, der das Source-Gebiet (4) einschließt und nicht weiter als etwa 5/um über die Fläche des Source-Gebietes hinausreicht, so daß in dem übrigen Bereich (25) des Kanalgebietes (5) keine p-Dotierstoffionen implantiert v/erden.
  5. 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet , daß die Energie der implantierten Dotierstoffionen so gewählt wird, daß das Konzentrationsmaximuni der implantierten Dotierstoffionen innerhalb eines Abstandes von etwa 0,2 /Um von der Substratoberfläche (6) verläuft.
  6. 6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Konzentration der implantierten Dotierstoffionen im Maximum zwischen 2 . 10 und 2 . 10 cm beträgt.
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FR7726449A FR2364542A1 (fr) 1976-09-14 1977-08-31 Transistor mis-fet a canal n realise suivant la technique a film de silicium epitaxial sur isolant (esfi)
IT27314/77A IT1084222B (it) 1976-09-14 1977-09-07 Transistore a effitto di campo constrato isolante e canalea conduzione di tipo n, realizzato con la tecnica epitasdiale a film di silicio.
JP10832577A JPS5336186A (en) 1976-09-14 1977-09-08 Nnchannel fet transistor and method of producing same
GB38062/77A GB1543132A (en) 1976-09-14 1977-09-13 Field-effect transistors
NL7710034A NL7710034A (nl) 1976-09-14 1977-09-13 Mis-veldeffekttransistor met een n-kanaal ver- vaardigd volgens de esfi-techniek.
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NL (1) NL7710034A (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0294868A1 (de) * 1987-05-26 1988-12-14 Koninklijke Philips Electronics N.V. SOI-Halbleiteranordnung und Verfahren zu deren Herstellung
EP0309556A1 (de) * 1987-04-13 1989-04-05 One River Road Strahlungsgeschützte halbleiteranordnung und verfahren zu deren herstellung
EP0401577A1 (de) * 1989-05-20 1990-12-12 Fujitsu Limited Metalloxyd-Halbleiteranordnung und Verfahren zur Herstellung
US5238857A (en) * 1989-05-20 1993-08-24 Fujitsu Limited Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5820296B2 (ja) * 1979-02-16 1983-04-22 日本化成株式会社 気液接触装置
GB2358079B (en) * 2000-01-07 2004-02-18 Seiko Epson Corp Thin-film transistor
GB2358080B (en) * 2000-01-07 2004-06-02 Seiko Epson Corp Method of manufacturing a thin-film transistor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0309556A1 (de) * 1987-04-13 1989-04-05 One River Road Strahlungsgeschützte halbleiteranordnung und verfahren zu deren herstellung
EP0309556A4 (de) * 1987-04-13 1989-06-26 Gen Electric Strahlungsgeschützte halbleiteranordnung und verfahren zu deren herstellung.
EP0294868A1 (de) * 1987-05-26 1988-12-14 Koninklijke Philips Electronics N.V. SOI-Halbleiteranordnung und Verfahren zu deren Herstellung
EP0401577A1 (de) * 1989-05-20 1990-12-12 Fujitsu Limited Metalloxyd-Halbleiteranordnung und Verfahren zur Herstellung
US5238857A (en) * 1989-05-20 1993-08-24 Fujitsu Limited Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure

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NL7710034A (nl) 1978-03-16
FR2364542A1 (fr) 1978-04-07
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IT1084222B (it) 1985-05-25
GB1543132A (en) 1979-03-28
JPS5336186A (en) 1978-04-04

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