JPS61150375A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61150375A JPS61150375A JP27181984A JP27181984A JPS61150375A JP S61150375 A JPS61150375 A JP S61150375A JP 27181984 A JP27181984 A JP 27181984A JP 27181984 A JP27181984 A JP 27181984A JP S61150375 A JPS61150375 A JP S61150375A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- forming
- electrode
- impurity layer
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 9
- 239000002784 hot electron Substances 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 230000006837 decompression Effects 0.000 abstract 1
- 238000002513 implantation Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 230000002040 relaxant effect Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にソース、ド
レイン領域の低濃度の不純物層の形成に改良を施したＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ
）構造ＯＭ ０８ 型トランジスタに係わる。
レイン領域の低濃度の不純物層の形成に改良を施したＬ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ
）構造ＯＭ ０８ 型トランジスタに係わる。
現在、ＭＯ８型トランジスタにおいて、デバイス寸法は
素子の高集積化に伴って確実に縮小化し、これに起因し
て種々の問題が生じている。
素子の高集積化に伴って確実に縮小化し、これに起因し
て種々の問題が生じている。
−例として、ドレイン領域近傍の電界集中の影響が挙げ
られる。この現象は、デバイス寸法が小さくなるにもか
かわらず、電源電圧が低域されたために起こる。その結
果、ドレイン領域近傍で加速された電子は、ホットエレ
クトロンやホットキャリアの発生の原因の１つとなって
いる。そして、ゲート酸化膜にトラップされた電子はし
きい値変動の原因となり、ＭＯａ型トランジスタの信頼
性が低下する。
られる。この現象は、デバイス寸法が小さくなるにもか
かわらず、電源電圧が低域されたために起こる。その結
果、ドレイン領域近傍で加速された電子は、ホットエレ
クトロンやホットキャリアの発生の原因の１つとなって
いる。そして、ゲート酸化膜にトラップされた電子はし
きい値変動の原因となり、ＭＯａ型トランジスタの信頼
性が低下する。
このようなことから、ドレイン領域近傍の電界集中を緩
和させてホットエレクトロンやホットキャリアの発生を
弱め、更にはしきい値変動を減少させるために、ゲート
電極近傍に低濃度の不純物層（ドレイン領域の一部）を
設けたＬＤＤＭ造のＭＯ８型トランジスタが提案されて
いる。以下、このトランジスタの製造方法について第２
図（ａ）〜（ｅ）を参照して説明する。
和させてホットエレクトロンやホットキャリアの発生を
弱め、更にはしきい値変動を減少させるために、ゲート
電極近傍に低濃度の不純物層（ドレイン領域の一部）を
設けたＬＤＤＭ造のＭＯ８型トランジスタが提案されて
いる。以下、このトランジスタの製造方法について第２
図（ａ）〜（ｅ）を参照して説明する。
まず、ｐ型のシリコン基板１上にゲート酸化膜２を介し
てゲート電極３を形成する（第２図（ａ）図示）。つづ
いて、このゲート電極３をマスクとして基板１にｎ型不
純物を導入し、浅いＮ−型層’１＋’ｔ を形成する（
第２図（ｂ１図示）。
てゲート電極３を形成する（第２図（ａ）図示）。つづ
いて、このゲート電極３をマスクとして基板１にｎ型不
純物を導入し、浅いＮ−型層’１＋’ｔ を形成する（
第２図（ｂ１図示）。
次いで、全面にＣＶＤ法によりシリコン酸化膜５ｆ形成
しく第２図（Ｃ）図示）、この酸化膜５を反応性イオン
エツチング（ＲＩＥ）によ勺エグテバックし、ゲート酸
化膜２及びゲート電極３の近傍にのみシリコン酸化膜５
′を残存させる（第２図（ｄ）図示）。しかる後、ゲー
ト電極３及び残存するシリコン酸化膜５′をマスクとし
て基板１にｎ型不純物を導入し、深いＮ型層６１゜６！
を形成する。その結果、Ｎ″″型層４１ とＮ＋型層６
１からソース領域７が、またＮ型層４゜＋ とＮ 型層６！からドレイン領域８が形成されてＬＤＤ
構造のＭＯ８型トランジスタが製造される（第２図（Ｃ
）図示）。
しく第２図（Ｃ）図示）、この酸化膜５を反応性イオン
エツチング（ＲＩＥ）によ勺エグテバックし、ゲート酸
化膜２及びゲート電極３の近傍にのみシリコン酸化膜５
′を残存させる（第２図（ｄ）図示）。しかる後、ゲー
ト電極３及び残存するシリコン酸化膜５′をマスクとし
て基板１にｎ型不純物を導入し、深いＮ型層６１゜６！
を形成する。その結果、Ｎ″″型層４１ とＮ＋型層６
１からソース領域７が、またＮ型層４゜＋ とＮ 型層６！からドレイン領域８が形成されてＬＤＤ
構造のＭＯ８型トランジスタが製造される（第２図（Ｃ
）図示）。
しかしながら、この製造方法によれば、Ｎ−型層４．．
４．のエツジ部からＮ 型層６１ｅ６！までのエツジ部
までの長さＬｌが、ゲート電極３及びゲート酸化膜２の
側壁の残存シリコン酸化膜５′の厚みり、に依存し、こ
の厚みＬ！の制御が非常に困難なため、前記Ｎ−型層４
１ｅ４！の長さり、の制御が非常に困難である。
４．のエツジ部からＮ 型層６１ｅ６！までのエツジ部
までの長さＬｌが、ゲート電極３及びゲート酸化膜２の
側壁の残存シリコン酸化膜５′の厚みり、に依存し、こ
の厚みＬ！の制御が非常に困難なため、前記Ｎ−型層４
１ｅ４！の長さり、の制御が非常に困難である。
本発明は上記事情に鑑みてなされたもので、ソース、ド
レイン領域の一部を構成する低濃度の不純物層を逆テー
パ状のゲート電極を利用して制御性よく形成するととも
に、電界集中を緩和してこれに伴うホットエレクトロン
の発生等の減少をなし得る半導体装置の製造方法を提供
することを目的とする。
レイン領域の一部を構成する低濃度の不純物層を逆テー
パ状のゲート電極を利用して制御性よく形成するととも
に、電界集中を緩和してこれに伴うホットエレクトロン
の発生等の減少をなし得る半導体装置の製造方法を提供
することを目的とする。
本願第１、第２の発明は、共に逆テーパ状のゲート電極
を利用してソース、ドレイン領域の一部を構成する低濃
度の不純物を制御するとともに、電界集中に起因する種
々の問題点の解消を図ったことを骨子とする。両者の違
いは、前者が半導体基板上にゲート酸化膜を介して逆テ
ーノ！状のゲート電極を形成した直後に骸ゲート電極を
マスクとして高濃度の不純物層を形成したものに対し、
後者がゲート電極の形成後所定の工程を経て低濃度の不
純物層を形成し、ゲート電極をマスクとして高濃度の不
純物層を形成する点にある。
を利用してソース、ドレイン領域の一部を構成する低濃
度の不純物を制御するとともに、電界集中に起因する種
々の問題点の解消を図ったことを骨子とする。両者の違
いは、前者が半導体基板上にゲート酸化膜を介して逆テ
ーノ！状のゲート電極を形成した直後に骸ゲート電極を
マスクとして高濃度の不純物層を形成したものに対し、
後者がゲート電極の形成後所定の工程を経て低濃度の不
純物層を形成し、ゲート電極をマスクとして高濃度の不
純物層を形成する点にある。
以下、本発明をＬＤＤ構造のＭＯ８型トランジスタの製
造に適用した場合について第１図（−）〜（ｅ）及び第
４図（ａ）〜（ａｌ ｔ−参照して説明する。
造に適用した場合について第１図（−）〜（ｅ）及び第
４図（ａ）〜（ａｌ ｔ−参照して説明する。
実施例１
〔１〕まず、例えばｐ型のシリコン基板２１上に１厚さ
１００〜４００ス程度の酸化膜を介して厚さ４０００〜
６０００に程度のリンを含む多結晶シリコンＩｌ（図示
せず）を形成した。
１００〜４００ス程度の酸化膜を介して厚さ４０００〜
６０００に程度のリンを含む多結晶シリコンＩｌ（図示
せず）を形成した。
つづいて、この多結晶シリコン層を平行平板型反応性イ
オンエツチング装置にエツチングし、リンもしくはヒ素
等を含む多結晶シリコンからなる逆テーノ平状のゲート
電極２２を形成した。この際、上記装置の電極間隔は３
〜３０ｆｆｌ？ｌと比較的狭く、また反応チャンバー内
のガス圧力を５０ ”ｌ Ｔｏｒｒ以上の比較的高い圧
力に保った。これら電極間隔およびガス圧力を制御する
ことＫよシ、逆チー・平伏のゲート電極２２を制御性よ
く形成することが可能である。次いで、前記ｆｆ−）電
極２２をマスクとして前記酸化膜を選択的にエツチング
除去し、厚さ１００〜４００Ａのｆ−）酸化膜２３を形
成した（第１図（ａ）図示）。しかる後、前記ゲート電
極２２をマスクとして前記基板２１にｎ型不純物例えば
ヒ素を加速電圧５０ＫｅＶ、ドーズ量ｌＸｌ０”／ａｄ
の条件でイオン注入し、Ｎ 型の不純物層２４．．２４
．を形成した（第１図（ｂ）図示）。なお、これら不純
物層２４１．２４！は、前記ゲート電極２２の上側の寸
法に自己整合的に形成された。
オンエツチング装置にエツチングし、リンもしくはヒ素
等を含む多結晶シリコンからなる逆テーノ平状のゲート
電極２２を形成した。この際、上記装置の電極間隔は３
〜３０ｆｆｌ？ｌと比較的狭く、また反応チャンバー内
のガス圧力を５０ ”ｌ Ｔｏｒｒ以上の比較的高い圧
力に保った。これら電極間隔およびガス圧力を制御する
ことＫよシ、逆チー・平伏のゲート電極２２を制御性よ
く形成することが可能である。次いで、前記ｆｆ−）電
極２２をマスクとして前記酸化膜を選択的にエツチング
除去し、厚さ１００〜４００Ａのｆ−）酸化膜２３を形
成した（第１図（ａ）図示）。しかる後、前記ゲート電
極２２をマスクとして前記基板２１にｎ型不純物例えば
ヒ素を加速電圧５０ＫｅＶ、ドーズ量ｌＸｌ０”／ａｄ
の条件でイオン注入し、Ｎ 型の不純物層２４．．２４
．を形成した（第１図（ｂ）図示）。なお、これら不純
物層２４１．２４！は、前記ゲート電極２２の上側の寸
法に自己整合的に形成された。
ＣＤ次に、全面にヒ素またはリンを含んだ多結晶シリコ
ン膜（被膜）２５を減圧ＣＶＤ法により堆積した（第１
図（Ｃ）図示）。つづいて、前記多結晶シリコン膜２５
を酸素雰囲気中の拡散炉内で酸化し、シリコン酸化膜２
６を形成した。この際、多結晶シリフン１１！２５の不
純物が下地の基板２１゛内に拡散され、Ｎ−型の不純物
層２７．．２７．が形成された。なお、この不純物層２
７．．２７．は、ｆｆ−）電極２２の下側の寸法に自己
整合的に形成された。ここで、Ｎ型の不純物層２４．と
Ｎ″″型の不純物層２７１からソース領域２８が形成さ
れ、一方Ｎ 型の不純物層２４．とＮ′″型の不純物層
２２．からドレイン領域２９が形成された（第１図（ｄ
）図示）。しかる後、前記シリコン酸化膜ｘ ｇｔ−Ｒ
Ｉ Ｅによりエッチパックし、ゲート電極２２及びゲー
ト酸化膜２Ｊの側壁にのみ該シリコン酸化膜２６′を残
存させ、ＬＤＤ構造のＭＯａ型トランジスタを製造した
（第１図（ｅ）図示）。
ン膜（被膜）２５を減圧ＣＶＤ法により堆積した（第１
図（Ｃ）図示）。つづいて、前記多結晶シリコン膜２５
を酸素雰囲気中の拡散炉内で酸化し、シリコン酸化膜２
６を形成した。この際、多結晶シリフン１１！２５の不
純物が下地の基板２１゛内に拡散され、Ｎ−型の不純物
層２７．．２７．が形成された。なお、この不純物層２
７．．２７．は、ｆｆ−）電極２２の下側の寸法に自己
整合的に形成された。ここで、Ｎ型の不純物層２４．と
Ｎ″″型の不純物層２７１からソース領域２８が形成さ
れ、一方Ｎ 型の不純物層２４．とＮ′″型の不純物層
２２．からドレイン領域２９が形成された（第１図（ｄ
）図示）。しかる後、前記シリコン酸化膜ｘ ｇｔ−Ｒ
Ｉ Ｅによりエッチパックし、ゲート電極２２及びゲー
ト酸化膜２Ｊの側壁にのみ該シリコン酸化膜２６′を残
存させ、ＬＤＤ構造のＭＯａ型トランジスタを製造した
（第１図（ｅ）図示）。
しかして、実施例によれば、逆チー／４’状のｒ−）電
極２２を利用することにより Ｎ＋型の不純物層２４１
．２４２及びＮ−型の不純物層２７１ ＊２７ｔ を制
御性よく形成でき名。即ち、第１図（ｂｌの工程ではＮ
４型の不純物層２４． 、２４．金ケ９−ト電極２２
の上側の寸法と自己整合的に形成でき、第１図（ｄ）の
工程ではＮ−型の不純物＄２７１．２７□を多結晶シリ
コン膜２５の不純物の拡散によシグート電極２２の下側
の寸法と自己整合的に形成できる。
極２２を利用することにより Ｎ＋型の不純物層２４１
．２４２及びＮ−型の不純物層２７１ ＊２７ｔ を制
御性よく形成でき名。即ち、第１図（ｂｌの工程ではＮ
４型の不純物層２４． 、２４．金ケ９−ト電極２２
の上側の寸法と自己整合的に形成でき、第１図（ｄ）の
工程ではＮ−型の不純物＄２７１．２７□を多結晶シリ
コン膜２５の不純物の拡散によシグート電極２２の下側
の寸法と自己整合的に形成できる。
また、実施例ＩＫよれば、ＬＤＤ構造をとることにより
、従来の如くドレイン領域近傍での電界集中を緩和して
ホットエレクトロンやホットキャリアの発生を弱め、更
にはしきい値変動を減少できる。
、従来の如くドレイン領域近傍での電界集中を緩和して
ホットエレクトロンやホットキャリアの発生を弱め、更
にはしきい値変動を減少できる。
実施例２
まず、実施例１と同様にｐ型のシリコン基板２ノ上にゲ
ート酸化膜２３を介してゲート電極２２を形成した（第
４図（ａ）図示）。つづいて、全面に多結晶シリコン膜
２５ｔ−減圧ＣＶＤ法により堆積した（第４図（ｂ）図
示）。次いで、前記多結晶シリコン膜２５を酸素雰囲気
中の拡散炉内で酸化してシリコン酸化膜２６を形成する
とともに、基板２１に多結晶シリコン膜２５中の不純物
を拡散してＮ−型の不純物層２７．．２７゜全形成した
。ここで、これら不純物層２７１ 。
ート酸化膜２３を介してゲート電極２２を形成した（第
４図（ａ）図示）。つづいて、全面に多結晶シリコン膜
２５ｔ−減圧ＣＶＤ法により堆積した（第４図（ｂ）図
示）。次いで、前記多結晶シリコン膜２５を酸素雰囲気
中の拡散炉内で酸化してシリコン酸化膜２６を形成する
とともに、基板２１に多結晶シリコン膜２５中の不純物
を拡散してＮ−型の不純物層２７．．２７゜全形成した
。ここで、これら不純物層２７１ 。
２７２はゲート電場２２の下側の寸法に自己整合的であ
った（第４図（Ｃ）図示）。更に、前記シリコン酸化膜
２６をウェットエツチング法により除去した後、ゲート
電極２２″Ｆｒマスクとして＋ 基板２ノにｎ型不純物を導入し、Ｎ 型の不純物層２４
． 、 ｊ ４．を形成した。その結果、不純物層２
４．．２７Ｋによシソース領域２８が形成され、他方の
不純物層２４□ 、２７ＲＫよりドレイン領域２９が形
成されてＬＤＤ構造のＭＯ８型トランジスタが製造され
た（第４図（ｄ１図示）。
った（第４図（Ｃ）図示）。更に、前記シリコン酸化膜
２６をウェットエツチング法により除去した後、ゲート
電極２２″Ｆｒマスクとして＋ 基板２ノにｎ型不純物を導入し、Ｎ 型の不純物層２４
． 、 ｊ ４．を形成した。その結果、不純物層２
４．．２７Ｋによシソース領域２８が形成され、他方の
不純物層２４□ 、２７ＲＫよりドレイン領域２９が形
成されてＬＤＤ構造のＭＯ８型トランジスタが製造され
た（第４図（ｄ１図示）。
しかして、実施例２によれば、実施例１と同様な効果’
ｔＲることができる。
ｔＲることができる。
なお、上記実施例では、被膜として辷素もしくはリンを
含む多結晶シリコン膜を用いた場合について述べたが、
これに限らず、ヒ素もしくはリンを含むシリコン酸化膜
を用いてもよい。
含む多結晶シリコン膜を用いた場合について述べたが、
これに限らず、ヒ素もしくはリンを含むシリコン酸化膜
を用いてもよい。
上記実施例では、ＲＩＥにより単に逆チー／４’状のゲ
ート電極を形成した場合について述べたが、これに限ら
ない。例えば、多結晶シリコン層をＲＩＥによシエッチ
ング加工する際、中性ラソカルの下地ゲート酸化暎上で
の表面拡散を利用して第３図に示す如くアンダーカット
３ノの入ったゲート電極３２を形成してもよい。
ート電極を形成した場合について述べたが、これに限ら
ない。例えば、多結晶シリコン層をＲＩＥによシエッチ
ング加工する際、中性ラソカルの下地ゲート酸化暎上で
の表面拡散を利用して第３図に示す如くアンダーカット
３ノの入ったゲート電極３２を形成してもよい。
上記実施例では、ｐ型のシリコン基板を用いた場合につ
いて述べたが、Ｎ型のシリコン基板でもよい。ただし、
この場合の被膜はｐ型不純物を含むことになる。
いて述べたが、Ｎ型のシリコン基板でもよい。ただし、
この場合の被膜はｐ型不純物を含むことになる。
以上詳述し九如く本発明によれば、ソース、ドレイン領
域の一部を構成する低濃度の不純物層を制御性よく形成
し優るとともに、電界集中に起因する種々の問題点を減
少し得る信頼性の高い半導体装置の製造方法を提供でき
る。
域の一部を構成する低濃度の不純物層を制御性よく形成
し優るとともに、電界集中に起因する種々の問題点を減
少し得る信頼性の高い半導体装置の製造方法を提供でき
る。
第１図（、）〜（ｅ）は本発明の実施例に係るＬＤＤ構
造のＭＯ８型トランジスタの製造方・法を工程順に示す
断面図、第２図（ａ）〜（ｅ）は従来のＬＤＤ構造のＭ
Ｏ８型トランジスタの製造方法を工程順に示す断面図、
第３図は本発明に係るＭＯ８型トランソスダにおいてゲ
ート電極のその他の形成方法を説明するための断面図、
第４図（ａ）〜（ｄ）は本発明の実施例２に係るＬＤＤ
構造のＭＯ８型トランジスタの製造方法を工程順に示す
断面図である。 ２１・・・ｐ型のシリコン基板、２２．３２・・・ゲー
ト電極、２３・・・ゲート酸化膜、２４．．２４．。 ２７、．２１．・・・不純物層、２５・・・多結晶シリ
コン膜（被膜）、２６．２６’・・・シリコン酸化膜、
２８・・・ソース領域、２９・・・ドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 ウク
造のＭＯ８型トランジスタの製造方・法を工程順に示す
断面図、第２図（ａ）〜（ｅ）は従来のＬＤＤ構造のＭ
Ｏ８型トランジスタの製造方法を工程順に示す断面図、
第３図は本発明に係るＭＯ８型トランソスダにおいてゲ
ート電極のその他の形成方法を説明するための断面図、
第４図（ａ）〜（ｄ）は本発明の実施例２に係るＬＤＤ
構造のＭＯ８型トランジスタの製造方法を工程順に示す
断面図である。 ２１・・・ｐ型のシリコン基板、２２．３２・・・ゲー
ト電極、２３・・・ゲート酸化膜、２４．．２４．。 ２７、．２１．・・・不純物層、２５・・・多結晶シリ
コン膜（被膜）、２６．２６’・・・シリコン酸化膜、
２８・・・ソース領域、２９・・・ドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 ウク
Claims (4)
- （１）第１導電型の半導体基板上にゲート酸化膜を介し
て逆テーパ状のゲート電極を形成する工程と、このゲー
ト電極をマスクとして前記基板に不純物を導入し第２導
電型の高濃度の不純物層を形成する工程と、全面に第２
導電型の不純物を含む被膜を形成する工程と、この被膜
中の不純物を前記基板に導入して第２導電型の低濃度の
不純物層を形成し前記高濃度の不純物層とからソース、
ドレイン領域を形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - （２）被膜として多結晶シリコン膜もしくはシリコン酸
化膜を用いることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - （３）第１導電型の半導体基板上にゲート酸化膜を介し
て逆テーパ状のゲート電極を形成する工程と、全面に第
２導電型の不純物を含む被膜を形成する工程と、この被
膜中の不純物を前記基板に導入し第２導電型の低濃度の
不純物層を形成する工程と、前記被膜を除去する工程と
、前記ゲート電極をマスクとして基板に第２導電型の不
純物を導入して第２導電型の高濃度の不純物層を形成し
、前記低濃度の不純物層とからソース、ドレイン領域を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。 - （４）被膜として多結晶シリコン膜もしくはシリコン酸
化膜を用いることを特徴とする特許請求の範囲第３項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27181984A JPS61150375A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27181984A JPS61150375A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150375A true JPS61150375A (ja) | 1986-07-09 |
Family
ID=17505285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27181984A Pending JPS61150375A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150375A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338343U (ja) * | 1986-08-27 | 1988-03-11 | ||
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| KR100446302B1 (ko) * | 2002-06-05 | 2004-08-30 | 삼성전자주식회사 | 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법 |
| JP2007242754A (ja) * | 2006-03-07 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
-
1984
- 1984-12-25 JP JP27181984A patent/JPS61150375A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338343U (ja) * | 1986-08-27 | 1988-03-11 | ||
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| KR100446302B1 (ko) * | 2002-06-05 | 2004-08-30 | 삼성전자주식회사 | 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법 |
| JP2007242754A (ja) * | 2006-03-07 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7326975B2 (en) | Buried channel type transistor having a trench gate and method of manufacturing the same | |
| JPS61150375A (ja) | 半導体装置の製造方法 | |
| JP3044814B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62120082A (ja) | 半導体装置及びその製造方法 | |
| JPS61234077A (ja) | Ｍｉｓ型電界効果トランジスタ | |
| JPS62274665A (ja) | 半導体装置の製造方法 | |
| JPH02133929A (ja) | 半導体装置およびその製造方法 | |
| KR940004258B1 (ko) | 소이구조의 반도체 소자 제조방법 | |
| JP2719642B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04196341A (ja) | 半導体装置の製造方法 | |
| JP2658163B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3127078B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPS6249665A (ja) | 半導体装置の製造方法 | |
| JP3260485B2 (ja) | 半導体装置の製造方法 | |
| JPS6346773A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS6230374A (ja) | 半導体装置 | |
| JPS61154078A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPS63240068A (ja) | 半導体装置の製造方法 | |
| JPH0226034A (ja) | 半導体装置の製造方法 | |
| JPS6229165A (ja) | 縦形半導体装置の製造方法 | |
| JPS63244884A (ja) | 半導体装置およびその製造方法 | |
| JPS6367778A (ja) | 半導体装置の製造方法 | |
| JPS63226920A (ja) | 半導体装置の製造方法 | |
| JPS63308962A (ja) | 半導体装置の製造方法 | |
| JPS61154076A (ja) | Ｍｏｓｆｅｔの製造方法 |