JP3184806B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
【０００１】
【発明の属する技術分野】本発明は、一導電型のドーパ
ントがドープされたゲート構造及び逆導電型のドーパン
トがドープされたゲート構造を有する半導体装置の製造
方法に関する。更にいうと、本発明は、２作用機能（ｄ
ｕａｌ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）ドーピングを与
える方法に関し、特に、ゲート構造のあるものはＰ＋
ドープされており、ゲート構造の他のものはＮ＋ ドー
プされているゲート構造のアレイを製造する方法に関す
る。本発明は、特に、ＤＲＡＭおよび論理回路の両方を
含む構造を提供するのに有利である。本発明はまた、ボ
ーダレス・コンタクトを与えるためにセルフアラインさ
れた絶縁層でキャップされるゲート構造に必要なドーピ
ングを与えるのに特に有利である。
ントがドープされたゲート構造及び逆導電型のドーパン
トがドープされたゲート構造を有する半導体装置の製造
方法に関する。更にいうと、本発明は、２作用機能（ｄ
ｕａｌ ｗｏｒｋ ｆｕｎｃｔｉｏｎ）ドーピングを与
える方法に関し、特に、ゲート構造のあるものはＰ＋
ドープされており、ゲート構造の他のものはＮ＋ ドー
プされているゲート構造のアレイを製造する方法に関す
る。本発明は、特に、ＤＲＡＭおよび論理回路の両方を
含む構造を提供するのに有利である。本発明はまた、ボ
ーダレス・コンタクトを与えるためにセルフアラインさ
れた絶縁層でキャップされるゲート構造に必要なドーピ
ングを与えるのに特に有利である。
【０００２】
【従来の技術】過去数年にわたって、集積回路チップ技
術において回路密度を増大させることについて、かなり
進歩してきた。集積回路チップ上に、かなり多数のデバ
イスおよび回路を設ける能力は、１つの集積回路チップ
にさらなるシステム機能を付加または一体化する要求を
さらに増大させてきた。特に、メモリ回路と論理回路と
を共に同一の集積回路チップ上に組合せる必要性が増大
している。
術において回路密度を増大させることについて、かなり
進歩してきた。集積回路チップ上に、かなり多数のデバ
イスおよび回路を設ける能力は、１つの集積回路チップ
にさらなるシステム機能を付加または一体化する要求を
さらに増大させてきた。特に、メモリ回路と論理回路と
を共に同一の集積回路チップ上に組合せる必要性が増大
している。
【０００３】ダイナミック・ランダムアクセス・メモリ
（ＤＲＡＭ）回路の製造においては、コストの低減と共
に、回路密度が重要視されてきている。他方、論理回路
を製造するときに、高速で動作する回路を作製すること
が重要視される。したがって、２作用機能のこの要求
は、製造プロセスの複雑性および相対コストに対するさ
らなる問題を生じる。例えば、メモリ回路は、セルフア
ラインされたコンタクト（ボーダレス・ビットライン・
コンタクト）を用いることによって、増大密度の要求を
実現する。セルフアラインされたコンタクトは、一導電
型の、例えば典型的にＮ+ 型のゲート作用機能を有する
プロセスで容易に実現される。埋込みチャネル型ＰＭＯ
ＳＦＥＴは、ＤＲＡＭを作製するのに用いられる。とい
うのは、ＰＭＯＳＦＥＴは、Ｎ+ 型の１作用機能ゲート
導体が、製造プロセスを通じて用いられることを可能に
するからである。このことは、ＤＲＡＭの製造において
かなりのコスト低減を生じるが、低品位の（ｉｎｆｅｒ
ｉｏｒ ｐｅｒｆｏｒｍｉｎｇ）ＰＭＯＳＦＥＴの作製
を犠牲にしている。他方、論理回路は、必要なスイッチ
ング速度を実現するためには、Ｐ+ およびＮ+ ゲートの
ＭＯＳＦＥＴを必要とする。Ｐ+ およびＮ+ ゲート導体
デバイスは、組合わされた論理およびＤＲＡＭ（ＭＬ
Ｄ）製品に、極めて望ましいものである。
（ＤＲＡＭ）回路の製造においては、コストの低減と共
に、回路密度が重要視されてきている。他方、論理回路
を製造するときに、高速で動作する回路を作製すること
が重要視される。したがって、２作用機能のこの要求
は、製造プロセスの複雑性および相対コストに対するさ
らなる問題を生じる。例えば、メモリ回路は、セルフア
ラインされたコンタクト（ボーダレス・ビットライン・
コンタクト）を用いることによって、増大密度の要求を
実現する。セルフアラインされたコンタクトは、一導電
型の、例えば典型的にＮ+ 型のゲート作用機能を有する
プロセスで容易に実現される。埋込みチャネル型ＰＭＯ
ＳＦＥＴは、ＤＲＡＭを作製するのに用いられる。とい
うのは、ＰＭＯＳＦＥＴは、Ｎ+ 型の１作用機能ゲート
導体が、製造プロセスを通じて用いられることを可能に
するからである。このことは、ＤＲＡＭの製造において
かなりのコスト低減を生じるが、低品位の（ｉｎｆｅｒ
ｉｏｒ ｐｅｒｆｏｒｍｉｎｇ）ＰＭＯＳＦＥＴの作製
を犠牲にしている。他方、論理回路は、必要なスイッチ
ング速度を実現するためには、Ｐ+ およびＮ+ ゲートの
ＭＯＳＦＥＴを必要とする。Ｐ+ およびＮ+ ゲート導体
デバイスは、組合わされた論理およびＤＲＡＭ（ＭＬ
Ｄ）製品に、極めて望ましいものである。
【０００４】ボーダレス・ビットライン・コンタクト
（隣接ゲート導体に対しボーダレスである）と共に、高
密度のメモリアレイを得る典型的な方法は、ゲート導体
（例えば、ポリシリコンまたは複合ポリシリコン／シリ
サイド）の上部に、窒化シリコンのようなゲートキャッ
プを用いて、コンタクト開口が形成されるときに、ビッ
トラインとゲート導体との短絡に対する保護を与えるこ
とを含んでいる。例えば、図１を参照されたい。図１で
は、１はシリコン基板、２はゲート絶縁体、３はポリシ
リコン・ゲート、４は窒化シリコン・キャップ、５は二
酸化シリコンまたは窒化シリコンのような側壁絶縁体、
６はコンタクト開口である。
（隣接ゲート導体に対しボーダレスである）と共に、高
密度のメモリアレイを得る典型的な方法は、ゲート導体
（例えば、ポリシリコンまたは複合ポリシリコン／シリ
サイド）の上部に、窒化シリコンのようなゲートキャッ
プを用いて、コンタクト開口が形成されるときに、ビッ
トラインとゲート導体との短絡に対する保護を与えるこ
とを含んでいる。例えば、図１を参照されたい。図１で
は、１はシリコン基板、２はゲート絶縁体、３はポリシ
リコン・ゲート、４は窒化シリコン・キャップ、５は二
酸化シリコンまたは窒化シリコンのような側壁絶縁体、
６はコンタクト開口である。
【０００５】図１に点線で示すようなミスアライメント
でさえも、窒化物ゲートキャップと側壁スペーサとの組
合せによって、ゲートは保護される。
でさえも、窒化物ゲートキャップと側壁スペーサとの組
合せによって、ゲートは保護される。
【０００６】他方、図２に示されるように、論理製造プ
ロセスは、次のようなゲート構造を用いる。すなわち、
特定の所望のＰ+ またはＮ+ ゲートを、ゲートの上から
必要なドーパントをイオン注入することによって作製で
きるように、キャップを含まないゲート構造である。窒
化物キャップの存在は、イオン注入を阻止し、必要なド
ーピング条件を無効にするまたは妨げることができる。
これは、ゲート上にキャップの存在を必要とする、メモ
リデバイス密度を実現するための製造条件に反する。
ロセスは、次のようなゲート構造を用いる。すなわち、
特定の所望のＰ+ またはＮ+ ゲートを、ゲートの上から
必要なドーパントをイオン注入することによって作製で
きるように、キャップを含まないゲート構造である。窒
化物キャップの存在は、イオン注入を阻止し、必要なド
ーピング条件を無効にするまたは妨げることができる。
これは、ゲート上にキャップの存在を必要とする、メモ
リデバイス密度を実現するための製造条件に反する。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ゲー
ト導体上にセルフアラインされたキャップを作製すると
同時に、ゲート導体に、Ｐ+ ドーピングおよびＮ+ ドー
ピングを選択的に与える２作用機能を実現することにあ
る。
ト導体上にセルフアラインされたキャップを作製すると
同時に、ゲート導体に、Ｐ+ ドーピングおよびＮ+ ドー
ピングを選択的に与える２作用機能を実現することにあ
る。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、 （イ）半導体基板を設ける工程と、 （ロ）半導体基板上に第１の絶縁層を設ける工程と、 （ハ）第１の絶縁層上に一導電型のドーパントを含む導
電性ゲート半導体層を付着する工程と、 （ニ）導電性ゲート半導体層上に第２の絶縁層を付着す
る工程と、 （ホ）第２の絶縁層及び導電性ゲート半導体層をエッチ
ングして、該導電性ゲート半導体層からなるゲート及び
該ゲート上にセルフアラインされた上記第２の絶縁層の
キャップをそれぞれ有する複数のゲート構造を形成する
工程と、 （ヘ）複数のゲート構造のそれぞれの側壁に、逆導電型
のドーパントを含むケイ酸塩ガラス・スペーサを形成す
る工程と、 （ト）導電型を変更することが必要なゲート構造のケイ
酸塩ガラス・スペーサを残し、導電型を変更することが
必要でないゲート構造のケイ酸塩ガラス・スペーサを除
去する工程と、 （チ）導電型を変更することが必要なゲート構造のケイ
酸塩ガラス・スペーサから逆導電型のドーパントをゲー
ト構造にドープして、該ゲート構造の導電型を逆導電型
に変更する工程とを含む。
造方法は、 （イ）半導体基板を設ける工程と、 （ロ）半導体基板上に第１の絶縁層を設ける工程と、 （ハ）第１の絶縁層上に一導電型のドーパントを含む導
電性ゲート半導体層を付着する工程と、 （ニ）導電性ゲート半導体層上に第２の絶縁層を付着す
る工程と、 （ホ）第２の絶縁層及び導電性ゲート半導体層をエッチ
ングして、該導電性ゲート半導体層からなるゲート及び
該ゲート上にセルフアラインされた上記第２の絶縁層の
キャップをそれぞれ有する複数のゲート構造を形成する
工程と、 （ヘ）複数のゲート構造のそれぞれの側壁に、逆導電型
のドーパントを含むケイ酸塩ガラス・スペーサを形成す
る工程と、 （ト）導電型を変更することが必要なゲート構造のケイ
酸塩ガラス・スペーサを残し、導電型を変更することが
必要でないゲート構造のケイ酸塩ガラス・スペーサを除
去する工程と、 （チ）導電型を変更することが必要なゲート構造のケイ
酸塩ガラス・スペーサから逆導電型のドーパントをゲー
ト構造にドープして、該ゲート構造の導電型を逆導電型
に変更する工程とを含む。
【０００９】さらに本発明は、前述した方法により得ら
れるドープされたゲート構造のアレイに関する。また本
発明は、２作用機能を示すゲート構造のアレイに関す
る。ゲート構造は、ゲート構造の上部にセルフアライン
された絶縁層を有し、ゲート構造のあるものは、第１導
電型のドーパントでドープされ、ゲート構造の他のもの
は、第２の異なる導電型のドーパントでドープされてい
る。
れるドープされたゲート構造のアレイに関する。また本
発明は、２作用機能を示すゲート構造のアレイに関す
る。ゲート構造は、ゲート構造の上部にセルフアライン
された絶縁層を有し、ゲート構造のあるものは、第１導
電型のドーパントでドープされ、ゲート構造の他のもの
は、第２の異なる導電型のドーパントでドープされてい
る。
【００１０】本発明の他の目的および利点は、当業者に
は、以下の詳細な説明から容易に明らかになるであろ
う。詳細な説明には、本発明の実施を意図した最良の形
態を説明することによって、本発明の好適な実施例のみ
示されている。明らかなように、本発明は、他の異なる
実施例を含むことができる。いくつかのものは、本発明
を逸脱することなく、種々の明らかな態様で変更が可能
である。したがって、実施例は例示であり、本発明を限
定するものではない。
は、以下の詳細な説明から容易に明らかになるであろ
う。詳細な説明には、本発明の実施を意図した最良の形
態を説明することによって、本発明の好適な実施例のみ
示されている。明らかなように、本発明は、他の異なる
実施例を含むことができる。いくつかのものは、本発明
を逸脱することなく、種々の明らかな態様で変更が可能
である。したがって、実施例は例示であり、本発明を限
定するものではない。
【００１１】
【発明の実施の形態】本発明の理解を容易にするため
に、本発明により用いられる製造工程を示す図を参照す
る。
に、本発明により用いられる製造工程を示す図を参照す
る。
【００１２】“第１導電型"のドーパントすなわち不純
物、および“第２導電型"のドーパントすなわち不純物
に言及するときに、“第１導電型"はＮ型またはＰ型で
あることを理解すべきである。さらに、“ポリシリコ
ン"および“多結晶シリコン"という用語は、従来技術に
おけるように、交換可能に用いられる。Ｎ型ドーパント
について説明しているときに、製造工程はＰ型ドーパン
トに適用でき、およびＰ型ドーパントについて説明して
いるときに、製造工程はＮ型ドーパントに適用できるこ
とをさらに理解すべきである。
物、および“第２導電型"のドーパントすなわち不純物
に言及するときに、“第１導電型"はＮ型またはＰ型で
あることを理解すべきである。さらに、“ポリシリコ
ン"および“多結晶シリコン"という用語は、従来技術に
おけるように、交換可能に用いられる。Ｎ型ドーパント
について説明しているときに、製造工程はＰ型ドーパン
トに適用でき、およびＰ型ドーパントについて説明して
いるときに、製造工程はＮ型ドーパントに適用できるこ
とをさらに理解すべきである。
【００１３】本発明によれば、半導体基板１が設けられ
る（図３参照）。半導体基板１は、典型的にシリコンで
あるが、II−VI族半導体、III −Ｖ族半導体のような半
導体材料、複合シリコン半導体（例えば炭化シリコン）
のような半導体材料とすることができる。
る（図３参照）。半導体基板１は、典型的にシリコンで
あるが、II−VI族半導体、III −Ｖ族半導体のような半
導体材料、複合シリコン半導体（例えば炭化シリコン）
のような半導体材料とすることができる。
【００１４】第１の絶縁層２を、基板１上に形成する。
第１の絶縁層は、例えば、二酸化シリコン，窒化シリコ
ン，および／またはオキシ窒化シリコンとすることがで
き、化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）のよ
うな付着方法により、あるいは下側シリコン基板の熱酸
化または窒化により、あるいは酸化物層の窒化によっ
て、設けることができる。典型的に、第１の絶縁層は、
約３０〜約１２０Åの厚さであり、より典型的には約４
０〜約１００Åの厚さであり、ゲート絶縁体として働
く。
第１の絶縁層は、例えば、二酸化シリコン，窒化シリコ
ン，および／またはオキシ窒化シリコンとすることがで
き、化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）のよ
うな付着方法により、あるいは下側シリコン基板の熱酸
化または窒化により、あるいは酸化物層の窒化によっ
て、設けることができる。典型的に、第１の絶縁層は、
約３０〜約１２０Åの厚さであり、より典型的には約４
０〜約１００Åの厚さであり、ゲート絶縁体として働
く。
【００１５】Ｎ+ またはＰ+ ドープされた多結晶シリコ
ン層、またはドープされたポリシリコン／シリサイドの
ような導電性ゲート材料３を、第１の絶縁層２上に設け
る。導電層３は、画成されたゲート導体を与える。典型
的に、導電層３は、約３００〜約１５００Åの厚さであ
り、より典型的には約５００〜約１０００Åの厚さであ
る。
ン層、またはドープされたポリシリコン／シリサイドの
ような導電性ゲート材料３を、第１の絶縁層２上に設け
る。導電層３は、画成されたゲート導体を与える。典型
的に、導電層３は、約３００〜約１５００Åの厚さであ
り、より典型的には約５００〜約１０００Åの厚さであ
る。
【００１６】シリコンへの適切なＰ型ドーパントは、ホ
ウ素，アルミニウム，ガリウム，インジウムである。好
適なＰ型ドーパントは、ホウ素である。典型的に、ドー
ピングのレベルは、少なくとも約１０15ドーパント原子
／ｃｍ3 である。
ウ素，アルミニウム，ガリウム，インジウムである。好
適なＰ型ドーパントは、ホウ素である。典型的に、ドー
ピングのレベルは、少なくとも約１０15ドーパント原子
／ｃｍ3 である。
【００１７】次に、第２の絶縁層４を、ゲート層材料３
上に形成する。適切な絶縁層４の材料の例は、窒化シリ
コン，二酸化シリコン，オキシ窒化シリコン，および窒
化ホウ素である。好適な絶縁層４は、窒化シリコンであ
る。典型的に、この第２の絶縁層４は、化学蒸着または
物理蒸着によって形成される。典型的に、この第２の絶
縁層４は、約３００〜約２５００Åの厚さであり、より
典型的に約５００〜約２０００Åの厚さである。
上に形成する。適切な絶縁層４の材料の例は、窒化シリ
コン，二酸化シリコン，オキシ窒化シリコン，および窒
化ホウ素である。好適な絶縁層４は、窒化シリコンであ
る。典型的に、この第２の絶縁層４は、化学蒸着または
物理蒸着によって形成される。典型的に、この第２の絶
縁層４は、約３００〜約２５００Åの厚さであり、より
典型的に約５００〜約２０００Åの厚さである。
【００１８】既知のリソグラフィック・マスキング法お
よびエッチング法で用いられる種類のレジスト材料層
（図示せず）のようなゲートパターン画成層を、第２の
絶縁層４の表面上に設ける。技術上周知の感光性ポリマ
化レジスト材料を用いることができる。レジスト材料
は、例えばスピン塗布またはスプレーによって与えられ
る。
よびエッチング法で用いられる種類のレジスト材料層
（図示せず）のようなゲートパターン画成層を、第２の
絶縁層４の表面上に設ける。技術上周知の感光性ポリマ
化レジスト材料を用いることができる。レジスト材料
は、例えばスピン塗布またはスプレーによって与えられ
る。
【００１９】ホトレジスト材料層を、乾燥して、フォト
リソグラフィ・マスクを用いて紫外線のような電磁放射
線に選択的に暴露する。リソグラフィ・マスクを除去し
た後、フォトレジスト材料を、適切な現像液で溶融する
ことによって、あるいは反応性イオン・エッチングによ
って現像して、レジストの選択された部分を除去する。
次に、この構造をＲＩＥによってエッチングして、レジ
スト材料により保護されていない第２の絶縁層４の部分
を除去し、続いて、第２の絶縁層４の除去により露出し
た下側ゲート導体材料３を除去する。その結果、図３に
示すように、ゲートの上部上にセルフアラインされたキ
ャップを有するパターニングされたゲートが得られる。
リソグラフィ・マスクを用いて紫外線のような電磁放射
線に選択的に暴露する。リソグラフィ・マスクを除去し
た後、フォトレジスト材料を、適切な現像液で溶融する
ことによって、あるいは反応性イオン・エッチングによ
って現像して、レジストの選択された部分を除去する。
次に、この構造をＲＩＥによってエッチングして、レジ
スト材料により保護されていない第２の絶縁層４の部分
を除去し、続いて、第２の絶縁層４の除去により露出し
た下側ゲート導体材料３を除去する。その結果、図３に
示すように、ゲートの上部上にセルフアラインされたキ
ャップを有するパターニングされたゲートが得られる。
【００２０】次に、ケイ酸塩ガラス・スペーサ５を、ゲ
ート３の側壁に形成する（図４参照）。ケイ酸塩ガラス
・スペーサは、ゲートのドーパントとは逆導電型のドー
パントによりドープされる。この例では、ゲートはＰ型
ドーパントでドープされるので、ケイ酸塩ガラスは、リ
ン，ヒ素，および／またはアンチモンのようなＮ型ドー
パントでドープされる。好適なドーパントは、リンであ
る。ケイ酸塩ガラス内のリンの濃度は、好ましくは、で
きるだけ多くのＮ型ドーパントを与えるように、シリコ
ンの固溶解度以上である。ケイ酸塩ガラス内のドーパン
トの濃度は、ポリシリコンを逆ドープするのに十分に高
くなければならない。Ｎ+ ポリシリコン・ゲートの場
合、ケイ酸塩ガラスは、ホウ素のようなＰ型ドーパント
でドープされる。しかし、ホウ素の場合には、下側絶縁
層２を貫通しないことを保証するためには、続く処理工
程のやや大きな制御が認められなければならない。
ート３の側壁に形成する（図４参照）。ケイ酸塩ガラス
・スペーサは、ゲートのドーパントとは逆導電型のドー
パントによりドープされる。この例では、ゲートはＰ型
ドーパントでドープされるので、ケイ酸塩ガラスは、リ
ン，ヒ素，および／またはアンチモンのようなＮ型ドー
パントでドープされる。好適なドーパントは、リンであ
る。ケイ酸塩ガラス内のリンの濃度は、好ましくは、で
きるだけ多くのＮ型ドーパントを与えるように、シリコ
ンの固溶解度以上である。ケイ酸塩ガラス内のドーパン
トの濃度は、ポリシリコンを逆ドープするのに十分に高
くなければならない。Ｎ+ ポリシリコン・ゲートの場
合、ケイ酸塩ガラスは、ホウ素のようなＰ型ドーパント
でドープされる。しかし、ホウ素の場合には、下側絶縁
層２を貫通しないことを保証するためには、続く処理工
程のやや大きな制御が認められなければならない。
【００２１】次に、第２および逆導電型のドーパントで
逆ドープされる予定のデバイスの上に、フォトレジスト
１６をパターニングする。ポリシリコン・ゲート材料が
Ｐ型である場合には、Ｎ+ 型になる予定のデバイスの上
に、フォトレジストがパターニングされる。次に、ドー
プされたケイ酸塩ガラスを、図４に点線７で示すよう
に、所定のＰＦＥＴデバイスから除去する。
逆ドープされる予定のデバイスの上に、フォトレジスト
１６をパターニングする。ポリシリコン・ゲート材料が
Ｐ型である場合には、Ｎ+ 型になる予定のデバイスの上
に、フォトレジストがパターニングされる。次に、ドー
プされたケイ酸塩ガラスを、図４に点線７で示すよう
に、所定のＰＦＥＴデバイスから除去する。
【００２２】他の製造プロセス方法では、ドープされた
ケイ酸塩スペーサを、グローバル酸化シリコン層を設け
ることによって、所望のゲート構造に選択的に設けるこ
とができる。グローバル酸化シリコン層は、選択的にパ
ターニングされて、ゲートデバイスを露出する。ゲート
デバイスの上には、ドープされたケイ酸塩ガラス・スペ
ーサが形成される。次に、必要ならば、グローバル酸化
物を除去することができる。
ケイ酸塩スペーサを、グローバル酸化シリコン層を設け
ることによって、所望のゲート構造に選択的に設けるこ
とができる。グローバル酸化シリコン層は、選択的にパ
ターニングされて、ゲートデバイスを露出する。ゲート
デバイスの上には、ドープされたケイ酸塩ガラス・スペ
ーサが形成される。次に、必要ならば、グローバル酸化
物を除去することができる。
【００２３】いずれにしても、ケイ酸塩ガラスからのド
ーパントは側壁から吸収されて、ゲート・ポリシリコン
に分布される。ポリシリコン内のドーパント拡散率は、
単結晶シリコンにおけるドーパント拡散率よりも約１０
０倍大きいので、ドーパントは、ゲートポリシリコンに
容易に分布する。拡散プロセスは、約８００〜約１１０
０℃の温度のような加熱処理を行うことによって、好適
に強化され加速される。このような方法は、炉アニール
または急速加熱処理（ＲＴＰ；ｒａｐｉｄ ｔｈｅｒｍ
ａｌ ｐｒｏｃｅｓｓｉｎｇ）を含んでいる。高温は、
ドーパントを電気的に活性化し、拡散均一性を改善し、
例えばＰＳＧ（ｐｈｏｓｐｈｒｏｕｓｓｉｌｉｃａｔｅ
ｇｌａｓｓ）からドーパントを注入して、Ｐ+ ドープ
されたポリシリコン・ゲート８を逆ドープし、Ｎ+ ゲー
トＭＯＳＦＥＴを製造する。
ーパントは側壁から吸収されて、ゲート・ポリシリコン
に分布される。ポリシリコン内のドーパント拡散率は、
単結晶シリコンにおけるドーパント拡散率よりも約１０
０倍大きいので、ドーパントは、ゲートポリシリコンに
容易に分布する。拡散プロセスは、約８００〜約１１０
０℃の温度のような加熱処理を行うことによって、好適
に強化され加速される。このような方法は、炉アニール
または急速加熱処理（ＲＴＰ；ｒａｐｉｄ ｔｈｅｒｍ
ａｌ ｐｒｏｃｅｓｓｉｎｇ）を含んでいる。高温は、
ドーパントを電気的に活性化し、拡散均一性を改善し、
例えばＰＳＧ（ｐｈｏｓｐｈｒｏｕｓｓｉｌｉｃａｔｅ
ｇｌａｓｓ）からドーパントを注入して、Ｐ+ ドープ
されたポリシリコン・ゲート８を逆ドープし、Ｎ+ ゲー
トＭＯＳＦＥＴを製造する。
【００２４】次に、ドープされたケイ酸塩ガラスを除去
して、デバイスに対して通常の処理工程を行う（図５参
照）。
して、デバイスに対して通常の処理工程を行う（図５参
照）。
【００２５】特に、酸化物のようなゲート側壁絶縁体９
を形成し、続いて窒化物ゲート側壁スペーサ１０を形成
することができる。さらに、ソース・ドレイン注入領域
１１のための異なる導電型の種々のゲートをパターニン
グするように、フォトレジスト１２を設けることができ
る。
を形成し、続いて窒化物ゲート側壁スペーサ１０を形成
することができる。さらに、ソース・ドレイン注入領域
１１のための異なる導電型の種々のゲートをパターニン
グするように、フォトレジスト１２を設けることができ
る。
【００２６】図６〜図８は、本発明のデバイスを製造す
る他の方法を示している。特に、ホウケイ酸塩ガラス・
スペーサ５を、ドープされないまたは真性にドープされ
たポリシリコン上に形成する。真性にドープされたポリ
シリコンは、５×１０15原子／ｃｍ3 よりも小さい少量
のバックグラウンド・ドーパントを含んでいる。フォト
レジスト１６を、Ｐ+ 型に予定しているデバイス上にパ
ターニングする。次に、ホウケイ酸塩ガラスを、Ｎ+ ゲ
ートに予定されているデバイス１３から除去する。
る他の方法を示している。特に、ホウケイ酸塩ガラス・
スペーサ５を、ドープされないまたは真性にドープされ
たポリシリコン上に形成する。真性にドープされたポリ
シリコンは、５×１０15原子／ｃｍ3 よりも小さい少量
のバックグラウンド・ドーパントを含んでいる。フォト
レジスト１６を、Ｐ+ 型に予定しているデバイス上にパ
ターニングする。次に、ホウケイ酸塩ガラスを、Ｎ+ ゲ
ートに予定されているデバイス１３から除去する。
【００２７】次に（図７参照）、アルシンまたはホスフ
ィンのようなＮ+ ガスによる気相ドーピング１４、また
は例えばヒ素，リン，またはアンチモンの斜角イオン注
入１５を用いて、Ｎ+ ゲートにドープする。ゲート・ポ
リシリコンは、そのサイドにＮ+ ドーパントを吸収し、
およびポリシリコン内のドーパント拡散率は、単結晶シ
リコン内のドーパント拡散率よりも約１００倍大きいの
で、Ｎ+ ドーパントは、ゲート・ポリシリコンに容易に
分布する。次に、加熱サイクルを用いて、両方のドーパ
ントを電気的に活性化して、それらの拡散均一性を改善
し、およびホウケイ酸塩ガラスからホウ素を注入し、こ
れによりＰ+ ドープされたポリシリコン・ゲート構造を
製造する。
ィンのようなＮ+ ガスによる気相ドーピング１４、また
は例えばヒ素，リン，またはアンチモンの斜角イオン注
入１５を用いて、Ｎ+ ゲートにドープする。ゲート・ポ
リシリコンは、そのサイドにＮ+ ドーパントを吸収し、
およびポリシリコン内のドーパント拡散率は、単結晶シ
リコン内のドーパント拡散率よりも約１００倍大きいの
で、Ｎ+ ドーパントは、ゲート・ポリシリコンに容易に
分布する。次に、加熱サイクルを用いて、両方のドーパ
ントを電気的に活性化して、それらの拡散均一性を改善
し、およびホウケイ酸塩ガラスからホウ素を注入し、こ
れによりＰ+ ドープされたポリシリコン・ゲート構造を
製造する。
【００２８】残りのドープされたケイ酸塩ガラスを除去
した後、続く処理工程を行うことができる。例えば、ゲ
ート側壁酸化物９を形成し、続いて窒化物ゲート側壁ス
ペーサ１０を形成することができる。さらに、フォトレ
ジスト１２をパターニングして、ゲート構造に対して選
択的ソース・ドレイン注入領域１１を与える。典型的
に、Ｎ+ ゲートは、Ｎ+ 注入されたソースおよびドレイ
ン領域を有し、Ｐ+ ゲートは、Ｐ+ 注入されたソースお
よびドレイン領域を有する。しかし必要ならば、Ｎ+ ゲ
ートは、Ｐ+ 注入されたソースおよびドレイン領域を有
し、Ｐ+ ゲートは、Ｎ+ 注入されたソースおよびドレイ
ン領域を有することができる。このことは、利用できる
デバイスの種類の多様性を増大させる。
した後、続く処理工程を行うことができる。例えば、ゲ
ート側壁酸化物９を形成し、続いて窒化物ゲート側壁ス
ペーサ１０を形成することができる。さらに、フォトレ
ジスト１２をパターニングして、ゲート構造に対して選
択的ソース・ドレイン注入領域１１を与える。典型的
に、Ｎ+ ゲートは、Ｎ+ 注入されたソースおよびドレイ
ン領域を有し、Ｐ+ ゲートは、Ｐ+ 注入されたソースお
よびドレイン領域を有する。しかし必要ならば、Ｎ+ ゲ
ートは、Ｐ+ 注入されたソースおよびドレイン領域を有
し、Ｐ+ ゲートは、Ｎ+ 注入されたソースおよびドレイ
ン領域を有することができる。このことは、利用できる
デバイスの種類の多様性を増大させる。
【００２９】当然のことながら、この他の方法では、ケ
イ酸塩リンガラスのようなＮドープされたケイ酸塩ガラ
ス、およびＢのようなＰ型ドーパントのイオン注入を用
いて、あるいはＰＦＥＴゲートに対してはＢ2 Ｈ6 のよ
うな気相ドーパントを用いて、Ｎ+ ゲートを作製するこ
とができることがわかる。
イ酸塩リンガラスのようなＮドープされたケイ酸塩ガラ
ス、およびＢのようなＰ型ドーパントのイオン注入を用
いて、あるいはＰＦＥＴゲートに対してはＢ2 Ｈ6 のよ
うな気相ドーパントを用いて、Ｎ+ ゲートを作製するこ
とができることがわかる。
【００３０】加熱サイクルは、また、有利である。とい
うのは、加熱サイクルは、ＬＰＣＶＤ付着プロセスによ
る窒化シリコンの付着の故に構造内に含まれた水素を脱
離する傾向があるからである。このことは、ホウ素が、
ゲート酸化物層を貫通する可能性を低減する。
うのは、加熱サイクルは、ＬＰＣＶＤ付着プロセスによ
る窒化シリコンの付着の故に構造内に含まれた水素を脱
離する傾向があるからである。このことは、ホウ素が、
ゲート酸化物層を貫通する可能性を低減する。
【００３１】前述したことは、本発明を説明し記述して
いる。したがって、開示したことは、本発明の好適な実
施例のみを示しているが、前述したように、本発明は、
種々の他の組合せ，変更，環境に用いることができ、こ
こで説明した本発明の範囲内で変形，変更が可能であ
り、上記の教示および／または関連技術の知識に相当す
ることがわかる。上述した実施例は、本発明を実施する
最良の形態を説明しようとするものであり、当業者が、
このようなまたは他の実施例において、および特定の応
用または本発明の使用により必要とされる種々の変更に
より、本発明を利用することができるようにする。した
がって、上記説明は、本発明をここで開示したものに限
定することを意図するものではない。
いる。したがって、開示したことは、本発明の好適な実
施例のみを示しているが、前述したように、本発明は、
種々の他の組合せ，変更，環境に用いることができ、こ
こで説明した本発明の範囲内で変形，変更が可能であ
り、上記の教示および／または関連技術の知識に相当す
ることがわかる。上述した実施例は、本発明を実施する
最良の形態を説明しようとするものであり、当業者が、
このようなまたは他の実施例において、および特定の応
用または本発明の使用により必要とされる種々の変更に
より、本発明を利用することができるようにする。した
がって、上記説明は、本発明をここで開示したものに限
定することを意図するものではない。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）本発明の半導体装置の製造方法は、 （イ）半導体基板を設ける工程と、 （ロ）上記半導体基板上に第１の絶縁層を設ける工程
と、 （ハ）上記第１の絶縁層上に一導電型のドーパントを含
む導電性ゲート半導体層を付着する工程と、 （ニ）上記導電性ゲート半導体層上に第２の絶縁層を付
着する工程と、 （ホ）上記第２の絶縁層及び上記導電性ゲート半導体層
をエッチングして、該導電性ゲート半導体層からなるゲ
ート及び該ゲート上にセルフアラインされた上記第２の
絶縁層のキャップをそれぞれ有する複数のゲート構造を
形成する工程と、 （ヘ）上記複数のゲート構造のそれぞれの側壁に、逆導
電型のドーパントを含むケイ酸塩ガラス・スペーサを形
成する工程と、 （ト）導電型を変更することが必要なゲート構造の上記
ケイ酸塩ガラス・スペーサを残し、導電型を変更するこ
とが必要でないゲート構造の上記ケイ酸塩ガラス・スペ
ーサを除去する工程と、 （チ）上記導電型を変更することが必要なゲート構造の
上記ケイ酸塩ガラス・スペーサから上記逆導電型のドー
パントを上記ゲート構造にドープして、該ゲート構造の
導電型を逆導電型に変更する工程とを含む。（２）上記
工程（チ）の後に、 （リ）上記導電型が逆導電型に変更されたゲート構造か
ら上記ケイ酸塩ガラス・スペーサを除去する工程と、 （ヌ）上記複数のゲート構造のそれぞれの側壁に、ゲー
ト側壁酸化物及び窒化物ゲート側壁スペーサを形成する
工程と、 （ル）フォトレジストをパターニングして上記導電型が
変更されていないゲート構造を含むデバイス領域を覆
い、上記導電型が逆導電型に変更されたゲート構造に対
して選択的ソース及びドレイン注入領域を与える工程と
を含むことを特徴とする。（３）上記工程（ト）は、 上記導電型を変更することが必要なゲート構造及び該ゲ
ート構造の側壁の上記ケイ酸塩ガラス・スペーサをフォ
トレジストで覆い、上記導電型を変更することが必要で
ないゲート構造の上記ケイ酸塩ガラス・スペーサを除去
することを特徴とする。 （４）上記ゲート半導体層は、ポリシリコンであること
を特徴とする。 （５）上記第１の絶縁層は、二酸化シリコン，窒化シリ
コンおよびオキシ窒化シリコンよりなる群から選択され
た材料であることを特徴とする。 （６）上記第２の絶縁層は、窒化シリコン，二酸化シリ
コン，オキシ窒化シリコン，および窒化ホウ素よりなる
群から選択された材料であることを特徴とする。 （７）本発明の半導体装置の製造方法は、 （ａ）半導体基板を設ける工程と、 （ｂ）上記半導体基板上に第１の絶縁層を設ける工程
と、 （ｃ）上記第１の絶縁層上に真性のゲート半導体層を付
着する工程と、 （ｄ）上記真性のゲート半導体層上に第２の絶縁層を付
着する工程と、 （ｅ）上記第２の絶縁層及び上記真性のゲート半導体層
をエッチングして、該真性のゲート半導体層からなるゲ
ート及び該ゲート上にセルフアラインされた上記第２の
絶縁層のキャップをそれぞれ有する複数のゲート構造を
形成する工程と、 （ｆ）上記複数のゲート構造のそれぞれの側壁に、一導
電型のドーパントを含むケイ酸塩ガラス・スペーサを形
成する工程と、 （ｇ）上記一導電型のドーパントをドープすることが必
要なゲート構造の上記ケイ酸塩ガラス・スペーサを残
し、上記一導電型のドーパントをドープすることが必要
でないゲート構造の上記ケイ酸塩ガラス・スペーサを除
去する工程と、 （ｈ）上記ケイ酸塩ガラス・スペーサが除去されたゲー
ト構造に、気相ドーピングにより逆導電型のドーパント
をドープした後に、加熱して、上記一導電型のドーパン
ト及び上記逆導電型のドーパントをそれぞれのゲート構
造内で均一に拡散させる工程とを含む。 （８）上記工程（ｈ）の後に、 （ｉ）上記一導電型のドーパントがドープされたゲート
構造から上記ケイ酸塩ガラス・スペーサを除去する工程
と、 （ｊ）上記複数のゲート構造のそれぞれの側壁に、ゲー
ト側壁酸化物及び窒化物ゲート側壁スペーサを形成する
工程と、 （ｋ）フォトレジストをパターニングして上記一導電型
のドーパントがドープされたゲート構造を含むデバイス
領域を覆い、上記逆導電型のドーパントがドープされた
ゲート構造に対して選択的ソース及びドレイン注入領域
を与える工程とを含むことを特徴とする。 （９）上記工程（ｈ）において、上記気相ドーピングの
代わりに、斜角イオン注入ドーピングを使用することを
特徴とする。
の事項を開示する。 （１）本発明の半導体装置の製造方法は、 （イ）半導体基板を設ける工程と、 （ロ）上記半導体基板上に第１の絶縁層を設ける工程
と、 （ハ）上記第１の絶縁層上に一導電型のドーパントを含
む導電性ゲート半導体層を付着する工程と、 （ニ）上記導電性ゲート半導体層上に第２の絶縁層を付
着する工程と、 （ホ）上記第２の絶縁層及び上記導電性ゲート半導体層
をエッチングして、該導電性ゲート半導体層からなるゲ
ート及び該ゲート上にセルフアラインされた上記第２の
絶縁層のキャップをそれぞれ有する複数のゲート構造を
形成する工程と、 （ヘ）上記複数のゲート構造のそれぞれの側壁に、逆導
電型のドーパントを含むケイ酸塩ガラス・スペーサを形
成する工程と、 （ト）導電型を変更することが必要なゲート構造の上記
ケイ酸塩ガラス・スペーサを残し、導電型を変更するこ
とが必要でないゲート構造の上記ケイ酸塩ガラス・スペ
ーサを除去する工程と、 （チ）上記導電型を変更することが必要なゲート構造の
上記ケイ酸塩ガラス・スペーサから上記逆導電型のドー
パントを上記ゲート構造にドープして、該ゲート構造の
導電型を逆導電型に変更する工程とを含む。（２）上記
工程（チ）の後に、 （リ）上記導電型が逆導電型に変更されたゲート構造か
ら上記ケイ酸塩ガラス・スペーサを除去する工程と、 （ヌ）上記複数のゲート構造のそれぞれの側壁に、ゲー
ト側壁酸化物及び窒化物ゲート側壁スペーサを形成する
工程と、 （ル）フォトレジストをパターニングして上記導電型が
変更されていないゲート構造を含むデバイス領域を覆
い、上記導電型が逆導電型に変更されたゲート構造に対
して選択的ソース及びドレイン注入領域を与える工程と
を含むことを特徴とする。（３）上記工程（ト）は、 上記導電型を変更することが必要なゲート構造及び該ゲ
ート構造の側壁の上記ケイ酸塩ガラス・スペーサをフォ
トレジストで覆い、上記導電型を変更することが必要で
ないゲート構造の上記ケイ酸塩ガラス・スペーサを除去
することを特徴とする。 （４）上記ゲート半導体層は、ポリシリコンであること
を特徴とする。 （５）上記第１の絶縁層は、二酸化シリコン，窒化シリ
コンおよびオキシ窒化シリコンよりなる群から選択され
た材料であることを特徴とする。 （６）上記第２の絶縁層は、窒化シリコン，二酸化シリ
コン，オキシ窒化シリコン，および窒化ホウ素よりなる
群から選択された材料であることを特徴とする。 （７）本発明の半導体装置の製造方法は、 （ａ）半導体基板を設ける工程と、 （ｂ）上記半導体基板上に第１の絶縁層を設ける工程
と、 （ｃ）上記第１の絶縁層上に真性のゲート半導体層を付
着する工程と、 （ｄ）上記真性のゲート半導体層上に第２の絶縁層を付
着する工程と、 （ｅ）上記第２の絶縁層及び上記真性のゲート半導体層
をエッチングして、該真性のゲート半導体層からなるゲ
ート及び該ゲート上にセルフアラインされた上記第２の
絶縁層のキャップをそれぞれ有する複数のゲート構造を
形成する工程と、 （ｆ）上記複数のゲート構造のそれぞれの側壁に、一導
電型のドーパントを含むケイ酸塩ガラス・スペーサを形
成する工程と、 （ｇ）上記一導電型のドーパントをドープすることが必
要なゲート構造の上記ケイ酸塩ガラス・スペーサを残
し、上記一導電型のドーパントをドープすることが必要
でないゲート構造の上記ケイ酸塩ガラス・スペーサを除
去する工程と、 （ｈ）上記ケイ酸塩ガラス・スペーサが除去されたゲー
ト構造に、気相ドーピングにより逆導電型のドーパント
をドープした後に、加熱して、上記一導電型のドーパン
ト及び上記逆導電型のドーパントをそれぞれのゲート構
造内で均一に拡散させる工程とを含む。 （８）上記工程（ｈ）の後に、 （ｉ）上記一導電型のドーパントがドープされたゲート
構造から上記ケイ酸塩ガラス・スペーサを除去する工程
と、 （ｊ）上記複数のゲート構造のそれぞれの側壁に、ゲー
ト側壁酸化物及び窒化物ゲート側壁スペーサを形成する
工程と、 （ｋ）フォトレジストをパターニングして上記一導電型
のドーパントがドープされたゲート構造を含むデバイス
領域を覆い、上記逆導電型のドーパントがドープされた
ゲート構造に対して選択的ソース及びドレイン注入領域
を与える工程とを含むことを特徴とする。 （９）上記工程（ｈ）において、上記気相ドーピングの
代わりに、斜角イオン注入ドーピングを使用することを
特徴とする。
【図１】従来技術のメモリアレイを示す図である。
【図２】従来技術の論理回路用ゲート構造を示す図であ
る。
る。
【図３】本発明の種々の製造工程におけるデバイスを示
す図である。
す図である。
【図４】本発明の種々の製造工程におけるデバイスを示
す図である。
す図である。
【図５】本発明の種々の製造工程におけるデバイスを示
す図である。
す図である。
【図６】本発明の他の方法により製造されるデバイスを
示す図である。
示す図である。
【図７】本発明の他の方法により製造されるデバイスを
示す図である。
示す図である。
【図８】本発明の他の方法により製造されるデバイスを
示す図である。
示す図である。
１ 半導体基板 ２ 第１の絶縁層 ３ 導電性ゲート材料 ４ 第２の絶縁層 ５ スペーサ ６ スペーサ開口 ９ ゲート側壁絶縁体 １０ 窒化物ゲート側壁スペーサ １１ ソース・ドレイン注入領域 １２，１６ フォトレジスト １３ デバイス １４ 気相ドーピング １５ 斜角イオン注入
フロントページの続き (72)発明者 ジェフリィ・ピー・ガンビノ アメリカ合衆国 06755 コネティカッ ト州 ゲイローズヴィル ウエバタック ロード 12 (72)発明者 ジャック・エイ・マンデルマン アメリカ合衆国 12582 ニューヨーク 州 ストームヴィル ジャミィ レーン ５ (72)発明者 カール・ジェイ・レイデンス アメリカ合衆国 12603 ニューヨーク 州 ポウキープシー パインウッド ロ ード ７ (72)発明者 ウィリアム・ロバート・トンティ アメリカ合衆国 05452 バーモント州 エセックス ジャンクション ブルー ステン ロード ４ (56)参考文献 特開 平８−330247（ＪＰ，Ａ) 特開 平１−232765（ＪＰ，Ａ) 特開 平８−37300（ＪＰ，Ａ) 特開 平６−61482（ＪＰ，Ａ) 特開 平４−239774（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 21/225 H01L 27/108
Claims (9)
- 【請求項１】（イ）半導体基板を設ける工程と、 （ロ）上記半導体基板上に第１の絶縁層を設ける工程
と、 （ハ）上記第１の絶縁層上に一導電型のドーパントを含
む導電性ゲート半導体層を付着する工程と、 （ニ）上記導電性ゲート半導体層上に第２の絶縁層を付
着する工程と、 （ホ）上記第２の絶縁層及び上記導電性ゲート半導体層
をエッチングして、該導電性ゲート半導体層からなるゲ
ート及び該ゲート上にセルフアラインされた上記第２の
絶縁層のキャップをそれぞれ有する複数のゲート構造を
形成する工程と、 （ヘ）上記複数のゲート構造のそれぞれの側壁に、逆導
電型のドーパントを含むケイ酸塩ガラス・スペーサを形
成する工程と、 （ト）導電型を変更することが必要なゲート構造の上記
ケイ酸塩ガラス・スペーサを残し、導電型を変更するこ
とが必要でないゲート構造の上記ケイ酸塩ガラス・スペ
ーサを除去する工程と、 （チ）上記導電型を変更することが必要なゲート構造の
上記ケイ酸塩ガラス・スペーサから上記逆導電型のドー
パントを上記ゲート構造にドープして、該ゲート構造の
導電型を逆導電型に変更する工程とを含む半導体装置の
製造方法。 - 【請求項２】上記工程（チ）の後に、 （リ）上記導電型が逆導電型に変更されたゲート構造か
ら上記ケイ酸塩ガラス・スペーサを除去する工程と、 （ヌ）上記複数のゲート構造のそれぞれの側壁に、ゲー
ト側壁酸化物及び窒化物ゲート側壁スペーサを形成する
工程と、 （ル）フォトレジストをパターニングして上記導電型が
変更されていないゲート構造を含むデバイス領域を覆
い、上記導電型が逆導電型に変更されたゲート構造に対
して選択的ソース及びドレイン注入領域を与える工程と
を含むことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】上記工程（ト）は、 上記導電型を変更することが必要なゲート構造及び該ゲ
ート構造の側壁の上記ケイ酸塩ガラス・スペーサをフォ
トレジストで覆い、上記導電型を変更することが必要で
ないゲート構造の上記ケイ酸塩ガラス・スペーサを除去
することを特徴とする請求項１又は請求項２に記載の半
導体装置の製造方法。 - 【請求項４】上記ゲート半導体層は、ポリシリコンであ
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項５】上記第１の絶縁層は、二酸化シリコン，窒
化シリコンおよびオキシ窒化シリコンよりなる群から選
択された材料であることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項６】上記第２の絶縁層は、窒化シリコン，二酸
化シリコン，オキシ窒化シリコン，および窒化ホウ素よ
りなる群から選択された材料であることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項７】（ａ）半導体基板を設ける工程と、 （ｂ）上記半導体基板上に第１の絶縁層を設ける工程
と、 （ｃ）上記第１の絶縁層上に真性のゲート半導体層を付
着する工程と、 （ｄ）上記真性のゲート半導体層上に第２の絶縁層を付
着する工程と、 （ｅ）上記第２の絶縁層及び上記真性のゲート半導体層
をエッチングして、該真性のゲート半導体層からなるゲ
ート及び該ゲート上にセルフアラインされた上記第２の
絶縁層のキャップをそれぞれ有する複数のゲート構造を
形成する工程と、 （ｆ）上記複数のゲート構造のそれぞれの側壁に、一導
電型のドーパントを含むケイ酸塩ガラス・スペーサを形
成する工程と、 （ｇ）上記一導電型のドーパントをドープすることが必
要なゲート構造の上記ケイ酸塩ガラス・スペーサを残
し、上記一導電型のドーパントをドープすることが必要
でないゲート構造の上記ケイ酸塩ガラス・スペーサを除
去する工程と、 （ｈ）上記ケイ酸塩ガラス・スペーサが除去されたゲー
ト構造に、気相ドーピングにより逆導電型のドーパント
をドープした後に、加熱して、上記一導電型のドーパン
ト及び上記逆導電型のドーパントをそれぞれのゲート構
造内で均一に拡散させる工程とを含む半導体装置の製造
方法。 - 【請求項８】上記工程（ｈ）の後に、 （ｉ）上記一導電型のドーパントがドープされたゲート
構造から上記ケイ酸塩ガラス・スペーサを除去する工程
と、 （ｊ）上記複数のゲート構造のそれぞれの側壁に、ゲー
ト側壁酸化物及び窒化物ゲート側壁スペーサを形成する
工程と、 （ｋ）フォトレジストをパターニングして上記一導電型
のドーパントがドープされたゲート構造を含むデバイス
領域を覆い、上記逆導電型のドーパントがドープされた
ゲート構造に対して選択的ソース及びドレイン注入領域
を与える工程とを含むことを特徴とする請求項７に記載
の半導体装置の製造方法。 - 【請求項９】上記工程（ｈ）において、上記気相ドーピ
ングの代わりに、斜角イオン注入ドーピングを使用する
ことを特徴とする請求項７に記載の半導体装置の製造方
法。
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