KR100303410B1 - 이중 일함수 도핑의 방법과 그 게이트 구조의 어레이 - Google Patents

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Abstract

본 발명은 이중 일함수 도핑(dual work function doping)에 관한 것으로, 그 상단에 자기정렬된 절연층을 가지는 게이트 구조들 중에서 선택된 게이트 구조를 그것의 적어도 하나의 측벽을 통해서 제 1 도전형으로 도핑함으로써 게이트 구조의 어레이를 제공한다. 이 게이트 구조에서 일부는 제 1 도전형으로 도핑되고 다른 일부는 제 2 도전형으로 도핑된다.

Description

이중 일함수 도핑의 방법과 그 게이트 구조의 어레이{PROVIDING DUAL WORK FUNCTION DOPING}
본 발명은 이중 일함수(dual work function) 도핑을 제공하는 공정에 관한 것으로, 특히 게이트 구조 중 일부는 P+로 도핑되고 다른 부분은 N+로 도핑되는 게이트 구조의 어레이를 제공하는 것에 관한 것이다. 본 발명은 DRAM과 논리 회로를 모두 포함하는 구조를 제공하는데 특히 유리하다. 본 발명은 경계없는 접촉부 (borderless contact)를 제공하기 위하여 자기정렬된 절연층(a self-aligned insulating layer)으로 위가 덮인 게이트 구조에 필요한 도핑을 제공하는데 특히 유리하다.
지난 수년간, 집적 회로 칩 기술에서 회로 집적도를 높이는데 중요한 기술 발전이 있었다. 집적 회로 칩에 상당히 증가된 수의 장치와 회로를 제공하는 능력은 하나의 집적 회로 칩에 추가적인 시스템 기능을 통합 또는 집적해야 할 필요성을 증가시켜왔다. 특히 동일한 집적 회로 칩 상에 기억 회로와 논리 회로를 동시에 결합해야 할 필요성이 증가하고 있다.
다이내믹 랜덤 액세스 메모리(dynamic random access memory:DRAM) 회로의 제조에는 저가의 비용으로 회로 집적도를 높이는 것이 중요하다. 한편, 논리 회로의 제조에는 더 빠르게 동작하는 회로를 만드는 것이 중요하다. 따라서 이러한 이중 일함수에 대한 업계의 요구는 제조 공정의 복잡성, 상대적인 비용과 관련하여 여러 문제점이 있었다. 예를 들어, 메모리 회로는 자기정렬 접촉부(경계없는 비트 라인 접촉부)를 사용함으로써 집적도 증가의 필요를 만족시키는데, 여기에서 자기정렬 접촉부는 유일한 형태(예를 들어, N+ 형태가 일반적임)의 게이트 일함수를 갖는 공정에서나 쉽게 구현될 수 있을 뿐이다. 매입 채널 형태(buried-channel type)의 PMOSFET는 유일의 일함수 게이트 컨덕터 N+가 제조 공정에 사용될 수 있으므로 DRAM을 만드는데 이용된다. 이것은 DRAM 제조에서의 매우 큰 경비 절감을 가져오나, 이러한 PMOSFET의 성능은 열등하다. 한편, 논리 회로는 필요한 스위칭 속도를 달성하기 위해 P+와 N+로 도핑된 게이트의 MOSFET 둘 다를 필요로 한다. P+와 N+ 게이트 컨덕터 장치는 논리 및 DRAM의 병합(merged logic and DRAM:MLD) 제품을 위해 매우 바람직하다.
경계없는 비트 라인 접촉부(즉, 인접 게이트 컨덕터에 대해 경계가 없음)를 따라 집적도가 높은 메모리 어레이를 얻는 일반적인 방법은, 접촉부 개부(contact opening)가 만들어질 때 비트 라인(bit line)이 게이트 컨덕터에 단락되는 것을 방지하기 위하여, 게이트 컨덕터(예를 들어, 폴리실리콘 또는 폴리실리콘/실리사이드 합성물)의 상단 위에 실리콘 질화물(silicon nitride)과 같은 게이트 캡(a gate cap)을 사용하는 것을 포함한다. 예를 들어, 도 1에서 참조번호 1은 실리콘 기판이고, 2는 게이트 절연체, 3은 폴리실리콘 게이트, 4는 실리콘 질화물 캡, 5는 실리콘 이산화물(silicon dioxide) 또는 실리콘 질화물 등으로 된 측벽 절연부, 6은 접촉부 개구를 각각 나타낸다.
도 1에서 점선으로 도시하는 바와 같이, 오정렬(misalignment)이 있더라도 게이트는 질화물 게이트 캡(nitride gate cap)과 측벽 스페이서(side wall spacers)의 조합에 의해 보호된다.
한편, 도 2에 도시하는 바와 같이, 논리 회로 제조 공정은 캡을 포함하지 않는 게이트 구조를 이용하고 있고, 이 때 특정의 필요한 P+ 또는 N+ 게이트는 게이트 위에서 필요한 도펀트를 이온 주입(ion-implanting)함으로써 만들어질 수 있다. 질화물 캡의 존재는 이온 주입을 저지하므로 필요한 도핑 조건을 만족시키지 못한다. 이것은 메모리 장치의 집적도를 높이기 위하여 게이트 위에 캡의 존재를 필요로 하는 제조 요건에 반한다.
본 발명의 목적은 게이트 컨덕터 위에 자기정렬 캡을 만드는 동시에 게이트 컨덕터에 P+와 N+ 도핑을 선택적으로 행하기 위한 이중 일함수 요건을 달성하는 것이다.
특히, 본 발명은 이중 일함수 도핑을 제공하기 위한 공정에 관련된다. 본 발명의 공정은 반도체 기판을 제공하는 단계와, 이 반도체 기판 위에 제 1 절연층을 형성하는 단계와, 제 1 절연체 위에 게이트 컨덕터를 적층하는 단계를 포함한다. 제 2 절연층이 게이트 컨덕터상에 적층되며, 이러한 제 2 절연층과 게이트 컨덕터에는 게이트 구조의 상단에 자기 정렬되는 제 2 절연층을 지니는 게이트 구조를 형성하기 위한 윤곽이 만들어진다. 그런 다음, 게이트 구조의 어레이를 제공하기 위하여 게이트 구조 전체보다 적은 수의 게이트 구조를 선택하여 그 게이트 구조의 적어도 하나의 측벽을 통해 제 1 도전형 도펀트로 도핑함으로써, 일부의 게이트 구조는 제 1 도전형으로 도핑되고, 게이트 구조의 다른 일부는 제 2의 다른 도전형으로 도핑한다.
또한, 본 발명은 전술한 공정에 의해 얻어진 도핑된 게이트 구조의 어레이에 관련된다. 더욱이 본 발명은 이중 일함수 도핑을 나타내는 게이트 구조의 어레이에 관련되는데, 여기에서 이 게이트 구조는 그 상단에 자기정렬된 절연층을 포함하며, 게이트 구조의 일부는 제 1 도전형의 도펀트로 도핑되고, 게이트 구조의 다른 일부는 제 2의 다른 도전형으로 도핑된다.
도 1은 종래 메모리 어레이의 구성도.
도 2는 종래 논리 회로에 대한 게이트 구조의 구성도.
도 3-5는 본 발명에 따른 제조 공정의 다양한 단계에서의 장치의 구성도.
도 6-8은 본 발명에 따른 또 다른 기술에 따라 제작된 장치의 구성도.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판2 : 제 1 절연층
3 : 도전성 게이트 재료4 : 제 2 절연층
5 : 실리케이트 글래스 스페이서6 : 포토레지스트
이하, 첨부하는 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
본 명세서에서, '제 1 형'의 도펀트 또는 불순물과 '제 2 형'의 도펀트 또는 불순물에 대해 언급할 때, '제 1 형'은 N 또는 P형을 말하는 것으로 한다. 또한, '폴리실리콘(polysilicon)'과 '다결정 실리콘(polycrystalline silicon)'이라는 용어는 종래 기술에서와 같이 상호 교환 가능하게 사용된다. 또한 N형 도펀트와 관련하여 논의되는 제조 공정은 P형 도펀트에도 적용 가능하고, 그 역도 성립한다.
본 발명에 따라 먼저 반도체 기판(1)이 제공된다(도 3 참조). 반도체 기판(1)은 일반적으로 실리콘이나, Ⅱ-Ⅵ족 반도체, Ⅲ-Ⅴ족 반도체와 같은 반도체 재료, 또는 실리콘 카바이드(silicon carbide)와 같은 합성 실리콘 반도체 (composite silicon semiconductor) 중 어떤 것이 될 수 있다.
이 반도체 기판(1) 위에 제 1 절연층(2)이 형성된다. 제 1 절연층은, 예컨대 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 및/또는 실리콘 산화질화물(silicon oxynitride)로 구성될 수 있으며, 화학 증착법(CVD) 또는 물리 증착법(PVD)과 같은 적층 기술을 사용하거나 그 아래 실리콘 기판을 열 산화 또는 질소화(thermal oxidation or nitridation)시킴으로써 또는 산화물 층(oxide layer)의 질소화에 의해 제공될 수 있다. 이 층은 일반적으로 대략 30 내지 120Å의 두께를 지니는데, 대략 40 내지 100Å 두께인 것이 게이트 절연체의 역할을 하는데 더욱 일반적이다.
N+ 또는 P+로 도핑된 다결정 실리콘 층 또는 도핑된 폴리실리콘/실리사이드와 같은 도전성 게이트 재료(3)가 제 1 절연층(2) 위에 제공된다. 그후 도전성 층(3)에는 게이트 컨덕터의 윤곽이 만들어진다. 도전성 층(3)은 일반적으로 대략 300 내지 1500Å 두께이며, 대략 500 내지 1000Å 두께인 것이 더욱 일반적이다.
실리콘에 대한 적절한 P형 도펀트는 붕소, 알루미늄, 갈륨 또는 인듐이다. 바람직한 P형 도펀트는 붕소이다. 도핑 정도는 적어도 대략 1022원자/㎤인 것이 일반적이다.
다음에, 제 2 절연층(4)이 게이트 층 재료(3) 위에 형성된다. 적절한 절연층(4) 재료의 예로는 실리콘 질화물, 실리콘 이산화물, 실리콘 산화질화물 및 붕소 질화물(boron nitride) 등이다. 바람직한 절연층(4)은 실리콘 질화물이다. 일반적으로 이러한 제 2 절연층(4)은 화학 증착법 또는 물리 증착법에 의해 형성된다. 이러한 제 2 절연층(4)은 대략 300 내지 2500Å 두께인 것이 일반적이며, 대략 500 내지 2000Å 두께인 것이 더욱 일반적이다.
공지의 리소그래피 마스킹(lithographic masking)과 에칭 기술에서 사용되는 형태의 레지스트 재료 층(도시되지 않음)과 같은, 게이트 패턴 결정 층(gate pattern determining layer)이 제 2 절연층(4)의 표면 위에 형성된다. 공지의 감광성 중합 가능한 레지스트 재료(photosensitive polymerizable resist materials)는 그 어떤 것도 이용될 수 있다. 레지스트 재료는 스피닝(spinning) 또는 스프레잉(spraying)과 같은 방법을 사용하여 도포한다.
포토레지스트 재료의 층은 건조된 후에 포토리소그래피 마스크를 이용하여, 자외선 광 복사와 같은 전자기 복사에 선택적으로 노광된다. 리소그래피 마스크가 제거된 후에, 포토레지스트 재료는 적절한 현상액에서 용해에 의하여 제거되거나 반응성 이온 에칭(reactive ion etching)에 의해 레지스트의 선택된 부분을 제거한다. 다음으로 게이트 구조는 RIE에 의해 에칭되어 레지스트 재료에 의해 보호되지 않는 제 2 절연층(4) 부분을 제거한 후, 제 2 절연층(4)의 제거에 의해 노출된 그 하부의 게이트 컨덕터 재료(3)를 제거한다. 이로써 게이트는 도 3에 도시하는 바와 같이, 게이트의 상단 위에 자기 정렬된 캡을 가지는 게이트로 패턴화된다.
다음으로, 실리케이트 글래스 스페이서(silicate glass spacers)(5)가 게이트(3)의 측벽에 형성된다(도 4 참조). 실리케이트 글래스 스페이서는 게이트의 도펀트와 반대의 도전형을 지니는 도펀트로 도핑된다. 이 예에서 게이트는 P형 도펀트로 도핑되므로 실리케이트 글래스는 인, 비소 및/또는 안티몬과 같은 N형 도펀트로 도핑된다. 바람직한 도펀트는 인이다. 실리케이트 글래스에서의 인의 농도는 가능한 한 많은 N형 도펀트를 제공하기 위하여 실리콘에 서의 고체 용해도(solid solubility) 보다 큰 것이 바람직하다. 실리케이트 글래스에서의 도펀트의 농도는 폴리실리콘을 역으로 도핑할 정도로 높아야 한다. N+ 폴리실리콘 게이트의 경우, 실리케이트 글래스는 붕소와 같은 P형 도펀트로 도핑될 것이다. 그러나, 붕소의 경우, 아래의 절연층(2)을 관통하지 않도록 차후의 공정 단계에서 더 잘 제어되어야 한다.
다음에, 제 2의 반대 도전형을 지니는 도펀트로 역도핑되어질 장치에 대해 포토레지스트(6)가 패턴화된다. 폴리실리콘 게이트 재료가 P형인 경우, N+ 형으로 될 장치에 대해 포토레지스트가 패턴화된다. 그런 다음 도핑된 실리케이트 글래스가 도 4의 점선(7)에 의하여 도시하는 바와 같이, PFET로부터 제거된다.
다른 제조 방법에서, 도핑 실리케이트 글래스 스페이서가 형성되는 게이트 장치를 노광하기 위하여, 선택적으로 패턴화되는 공 모양의 실리콘 산화물 층을 도포함으로써, 도핑된 실리케이트 스페이서는 선택적으로 필요한 게이트 구조에 도포될 수 있다. 그 후 필요한 경우 공 모양의 산화물이 제거될 수 있다.
어느 경우에도 실리케이트 글래스로부터의 도펀트는 그 후 측벽으로부터 흡수되어 게이트 폴리실리콘 전체에 걸쳐 분산된다. 폴리실리콘에서의 도펀트 확산도(dopant diffusivity)는 단결정 실리콘에서보다 대략 100배 크므로 도핑은 게이트 폴리실리콘 전체에 쉽게 분산된다. 확산 공정은 대략 800 내지 1100℃의 온도에서 장치를 열처리하여 강화하거나 가속시키는 것이 바람직하다. 이러한 기술로는 로 어닐링(furnace anneal) 또는 급속 열처리(rapid thermal processing:RTP)가 있다. 온도의 상승은 전기적으로 도펀트를 활성화하여 확산 균일도(diffusion uniformity)를 향상시키고, 예를 들어 PSG로부터의 도펀트를 구동하여 P+로 도핑된 폴리실리콘 게이트(8)를 역도핑함으로써 N+ 게이트 MOSFET를 만든다.
다음에 도핑된 실리케이트 글래스는 제거되며, 장치는 차후의 정상 처리 단계를 거친다(도 5 참조).
특히, 게이트 측벽 절연부(9)가 질화물 게이트 측벽 스페이서(10)를 수반하여 형성될 수 있다. 또한 소오스-드레인 주입부(11)를 위한 다른 유형의 다양한 게이트를 패턴화하기 위하여 포토레지스트(12)가 가해질 수 있다.
도 6-8은 본 발명의 장치를 제조하기 위한 다른 기술을 도시하고 있다. 특히, 붕소 실리케이트 글래스 스페이서(5)는 도핑되지 않았거나 본래적으로 도핑되어 있는 폴리실리콘에 형성된다. 본래적으로 도핑되어 있는 폴리실리콘은 배경 도핑(background doping)으로 5×10C15원자/㎤ 보다 적은 미소한 양을 포함하고 있다. 포토레지스트(6)가 P+ 유형으로 만들어질 장치 상에 패턴화된다. 그 후 N+ 게이트로 만들어질 장치(13)로부터 붕소 실리케이트 글래스가 제거된다.
도 7과 관련하여, 다음에 아르신(arsine) 또는 포스핀(phosphine)과 같은 N+ 가스를 사용하는 기체상 도핑(gas phase doping)(14)과, 비소, 인 또는 안티몬 등의 경사 이온 주입(angle ion implant)(15) 중 어느 것이 N+ 게이트를 도핑하기 위해 이용된다. 게이트 폴리실리콘은 그 측벽에서 N+ 도펀트를 흡수하고, 폴리실리콘에서의 도펀트 확산도가 단결정실리콘에서 보다 대략 100배 크므로 N+ 도핑은 게이트 폴리실리콘 전체에 걸쳐 쉽게 분산될 것이다. 다음으로 열 사이클을 실시하여, 두가지 도펀트 모두를 전기적으로 활성화시키고 그 확산 균일도를 향상시키며 붕소화된 실리콘 글래스로부터의 붕소를 구동하여 P+로 도핑된 폴리실리콘 게이트 구조를 제조한다.
나머지의 도핑된 실리케이트 글래스가 벗겨진 후에 차후의 처리 단계가 수행될 수 있다. 예를 들어, 게이트 측벽 산화물(9)이 질화물 게이트 측벽 스페이서(10)를 수반하여 형성될 수 있다. 또한 포토레지스트(12)가 게이트 구조를 위한 선택적인 소오스-드레인 주입부(11)를 제공하기 위하여 패턴화된다. 일반적으로 N+ 게이트는 소오스와 드레인 영역에 대한 N+ 주입으로 제공되며, P+ 게이트는 각각의 소오스와 드레인 영역에 대한 P+ 주입으로 제공된다. 그러나 필요한 경우 P+ 소오스/드레인 주입부가 N+ 게이트로 제공될 수 있으며, N+ 소오스/드레인 주입부가 P+게이트로 제공될 수 있다. 이것은 이용가능한 장치의 유형을 다양화시킨다.
물론 다른 방법에서는 인 실리케이트 글래스(phosphorous silicate glass)와 같은 N형으로 도핑된 실리케이트 글래스를 이용하고, PFET 게이트를 위해 B와 같은 P형 도펀트를 이온 주입하거나 B2H6과 같은 기체상 도펀트를 이용하여 N+ 게이트가 제조될 수 있다.
열처리는 LPCVD에 의한 실리콘 질화물(silicon nitride)의 적층에 기인하여 게이트 구조에 통합될 수 있었던 여하한 수소를 탈착(desorption)하는 경향이 있으므로 또한 유익하다. 이것은 붕소가 게이트 산화물 층을 관통할 가능성을 감소시킨다.
전술한 바와 같은 실시예에 수행되는 본 발명은 게이트 컨덕터 위에 자기정렬 캡을 만드는 동시에, 게이트 컨덕터에 P+와 N+ 도핑을 선택적으로 행하기 위한 이중 일함수 요건을 달성하는 효과가 있다.

Claims (10)

  1. 이중 일함수(dual work function) 도핑을 제공하는 방법에 있어서,
    ① 반도체 기판을 제공하는 단계와,
    ② 상기 반도체 기판 위에 제 1 절연층을 제공하는 단계와,
    ③ 상기 제 1 절연층 위에 게이트 컨덕터를 적층하는 단계와,
    ④ 상기 게이트 컨덕터 위에 제 2 절연층을 적층하는 단계와,
    ⑤ 그 상단 위에 상기 제 2 절연층이 자기정렬된 게이트 구조를 형성하기 위하여 상기 제 2 절연층과 상기 게이트 컨덕터의 윤곽을 만드는 단계와,
    ⑥ 게이트 구조의 어레이를 제공하기 위하여 상기 게이트 구조 전체보다 적은 수의 선택된 게이트 구조를 그것의 적어도 하나의 측벽을 통해 제 1 도전형으로 도핑함으로써, 상기 게이트 구조의 일부는 상기 제 1 도전형으로 도핑되고 상기 게이트 구조의 다른 일부는 제 2의 다른 도전형으로 도핑되는 단계
    를 포함하는 이중 일함수 도핑의 제공 방법.
  2. 제 1 항에 있어서, 상기 게이트 컨덕터를 적층하는 단계는 P형으로 도핑된 폴리실리콘 게이트 컨덕터를 적층하는 단계를 포함하는 이중 일함수 도핑의 제공 방법.
  3. 제 2 항에 있어서, 상기 선택된 수의 게이트 구조를 도핑하는 단계는 N형 게이트로 만들어질 게이트의 측벽에 N형으로 도핑된 실리케이트 글래스를 제공하는 단계를 포함하며, 상기 실리케이트 글래스로부터의 상기 N형 도펀트가 상기 폴리실리콘 안으로 확산되도록 하는 단계가 수반되는 이중 일함수 도핑의 제공 방법.
  4. 제 3 항에 있어서, 상기 도핑 후에, 상기 측벽으로부터 상기 실리케이트 글래스를 제거하는 단계를 더 포함하는 이중 일함수 도핑의 제공 방법.
  5. 제 3 항에 있어서, 상기 도핑 후에 산화물 게이트 측벽, 질화물 게이트 측벽 스페이서를 제공하는 단계와, 소정의 소오스 및 드레인 주입부를 제공하는 단계를 더 포함하는 이중 일함수 도핑의 제공 방법.
  6. 제 1 항에 있어서, 상기 제 1 절연층은 실리콘 이산화물, 실리콘 질화물 및 실리콘 산화질화물로 구성된 그룹에서 선택되는 이중 일함수 도핑의 제공 방법.
  7. 제 1 항에 있어서, 상기 제 2 절연층은 실리콘 질화물, 실리콘 이산화물, 실리콘 산화질화물 및 붕소 질화물로 구성된 그룹에서 선택되는 이중 일함수 도핑의 제공 방법.
  8. 제 3 항에 있어서, 상기 도핑된 실리케이트 글래스는 인 실리케이트 글래스인 이중 일함수 도핑의 제공 방법.
  9. 제 1 항에 있어서, 상기 선택된 수의 게이트 구조를 도핑하는 단계는 경사 이온 주입을 포함하는 이중 일함수 도핑의 제공 방법.
  10. 제 1 항에 있어서, 상기 선택된 수의 게이트 구조를 도핑하는 단계는 상기 게이트 구조를 상기 도펀트를 포함하는 가스로 처리하는 것을 포함하는 이중 일함수 도핑의 제공 방법.
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