KR19980051516A - 반도체소자의 워드라인 형성방법 - Google Patents
반도체소자의 워드라인 형성방법 Download PDFInfo
- Publication number
- KR19980051516A KR19980051516A KR1019960070418A KR19960070418A KR19980051516A KR 19980051516 A KR19980051516 A KR 19980051516A KR 1019960070418 A KR1019960070418 A KR 1019960070418A KR 19960070418 A KR19960070418 A KR 19960070418A KR 19980051516 A KR19980051516 A KR 19980051516A
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- semiconductor device
- titanium
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 워드라인 형성방법에 관한 것으로, 반도체기판 상부에 워드라인을 형성하고 상기 워드라인 측벽에 절연막 스페이서를 형성한 다음, 전체표면상부에 티타늄막을 소정두께 형성하고 상기 티타늄막을 제1어닐링공정으로 실리사이드화시킨 다음, 상기 티타늄막과 절연막 스페이서를 제거하고 상기 반도체기판을 제2어닐링한 다음, 전체표면상부에 층간절연막을 형성하는 공정으로 동작특성이 우수한 워드라인을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 워드라인 형성방법에 관한 것으로, 특히 실리사이드가 형성된 형태로 워드라인을 형성하여 반도체소자의 동작속도를 증가시킬 수 있는 기술에 관한 것이다.
반도체소자는 반도체기판 상부에 소자분리절연막과 워드라인을 형성하고, 상기 워드라인 측벽에 산화막 스페이서를 형성한 다음, 이온주입공정으로 불순물 접합영역을 형성하였다.
이때, 상기 워드라인은 다결정실리콘막으로 형성하였다. 그러나, 상기 다결정실리콘막은 높은 저항으로 가지고 있어 소자의 동작특성을 저하시킨다.
종래기술은 소자의 동작특성을 향상시키기 위하여 상기 다결정실리콘막 상부에 저항이 낮은 실리사이드막을 소정두께 형성하여 반도체소자의 동작특성을 향상시켰다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 워드라인 형성방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 소자분리절연막(33)을 형성하고, 이를 이용하여 웰(35)을 형성한다.
그리고, 상기 반도체기판(31)의 활성영역에 게이트산화막(37)과 워드라인(39)을 형성한다. 이때, 상기 워드라인(39)은 다결정실리콘으로 형성한다.
그리고, 상기 워드라인(39) 측벽에 산화막 스페이서(4l)를 형성한다.
그 다음에, 불순물 이온주입공정으로 상기 반도체기판(31)에 불순물 접합영역(43)을 형성한다.(도 1a)
그리고, 전체표면상부에 티타늄막(45)을 일정두께 형성한다.(도 1b)
그리고, 급속열처리장치를 이용한 제1차 어닐링 ( annealing ) 공정으로 상기티타늄막(45)을 가열한다. 이때, 상기 워드라인(39)과 반도체기판(11) 상부의 티타늄막(45)은 반응하여 티타늄 실리사이드(47)를 형성한다.
여기서, 상기 티타늄 실리사이드(47)로 변환되지않은 부분은 티타늄질화막으로 변화되는 부분이 발생한다. 그리고, 상기 워드라인(39) 상부에 형성된 티타늄 실리사이드(47)의 상측 일부가 티타늄질화막으로 변화되기도 한다.(도 1c)
그 다음에, 상기 티타늄막(45)과 티타늄질화막을 제거할 수 있는 SC-1 (NH4OH: H2O2: H2O = 1 : 1 : 5 ) 용액에 상기 반도체기판(31)을 넣어 상기 티타늄막(45)과 티타늄질화막을 제거한다.
그리고, 급속열처리장치를 이용하여 제2차 어닐링공정을 실시하여 상기 티타늄 실리사이드(47)에 함유된 티타늄 원소를 상기 워드라인(39)의 내측으로 확산시킴으로써 실리사이드의 두께를 두껍게 한다.
그러나, 상기 산화막 스페이서(41)가 형성된 상기 워드라인(39)의 측벽부분은상기 산화막 스페이서(41)로 인하여 상기 티타늄 원소의 확산이 억제된다.
이로인하여, 상기 워드라인(39)의 상측은 보우잉 ( bowing ) 되고, 측벽부분은 상기 티타늄 원소가 확산되지않도록 상기 산화막 스페이서(41)의 기계적인 피닝( mechanical pinning ) 을 하여, 상기 워드라인(39) 상측의 티타늄 실리사이드(47)는상측이 오목한 반달 형상으로 형성된다.
그리고, 상기 반달형상의 티타늄실리사이드(47)는 워드라인의 면적을 증가시켜 반도체소자 동작시 면저항을 증가시킨다.
그 다음에, 전체표면상부에 층간절연막(49)을 일정두께 형성한다.(도 1d)
상술한 바와같이 종래기술에 따른 반도체소자의 워드라인 형성방법은, 워드라인 상부에 실리사이드 형성공정시 발생되는 피닝 현상으로 인하여 워드라인의 동작시 면저항을 증가시킴으로써 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 워드라인 측벽의 절연막 스페이서를 제거하고 어닐링공정을 실시하여 실리사이드가 형성된 워드라인을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 워드라인 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 워드라인 형성방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 워드라인 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,31 : 반도체기판 13,33 : 소자분리절연막
15,35 : 웰 17,37 : 게이트산화막
19,39 : 워드라인 21 : 산화막 스페이서
23,43 : 불순물 접합영역 25,45 : 티타늄막
27,47 : 티타늄 실리사이드 29,49 : 층간절연막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 워드라인 형성방법은, 반도체기판 상부에 워드라인을 형성하는 공정과, 상기 워드라인 측벽에 절연막 스페이서를 형성하는 공정과, 전체표면상부에 티타늄막을 소정두께 형성하는 공정과, 상기 티타늄막을 제1어닐링공정으로 실리사이드화시키는 공정과, 상기 티타늄막과 절연막 스페이서를 제거하는 공정과, 상기 반도체기판을 제2어닐링하는 공정과, 전체표면상부에 층간절연막을 형성하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. 도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 워드라인 형성방법을 도시한다.
먼저, 반도체기판(11) 상부에 소자분리절연막(13)을 형성하고, 이를 마스크로하여 상기 반도체기판(11)에 웰(15)을 형성한다. 그리고, 상기 반도체기판(11)의 활성영역에 게이트산화막(17)과 워드라인(19)을 형성한다. 이때, 상기 워드라인(19)은 다결정실리콘과 같은 도전체로 형성한다.
그리고, 상기 워드라인(19) 측벽에 절연막 스페이서(21)를 형성하되, 상기절연막 스페이서(21)는 티타늄질화막으로 형성한다.
그 다음에, 이온주입공정으로 상기 반도체기판(11)에 불순물 접합영역(23)을 형성한다.(도 2a)
그리고, 전체표면상부에 티타늄막(25)을 일정두께 형성한다.(도 2b)
그 다음에, 제1어닐링공정으로 상기 워드라인(19)과 반도체기판(11)의 불순물 접합영역(23) 상부의 티타늄막(25)을 티타늄 실리사이드(27)로 변환시킨다.
이때, 상기 제1어닐링공정은 600 ∼ 700 ℃ 정도의 은도에서 10 ∼ 60초 동안 급속열처리장치로 실시한다.(도 2c)
그 다음에, SC-1 용액을 이용하여 미반응한 티타늄막(25)과 상기 티타늄질화막으로 형성된 절연막 스페이서(21)를 제거한다.(도 2d)
그리고, 제2어닐링공정을 실시하여 티타늄 원소를 상기 워드라인(19)의 내부로 더욱 확산시킴으로써 상기 티타늄 실리사이드(27)의 두께를 증가시킨다.(도 2e)
그리고, 전체표면상부에 층간절연막(29)을 소정두께 형성한다.(도 2f)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 워드라인 형성방법은, 열공정 실시전에 워드라인 측벽의 절연막 스페이서를 제거하여 상기 절연막 스페이서에 의한 기계적인 피닝현상을 방지함으로써 워드라인 상부에 일정한 두께의 실리사이드를 평탄하게 형성할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (5)
- 반도체기판 상부에 워드라인을 형성하는 공정과, 상기 워드라인 측벽에 절연막 스페이서를 형성하는 공정과, 전체표면상부에 티타늄막을 소정두께 형성하는 공정과, 상기 티타늄막을 제1어닐링공정으로 실리사이드화시키는 공정과, 상기 티타늄막과 절연막 스페이서를 제거하는 공정과, 상기 반도체기판을 제2어닐링하는 공정과, 전체표면상부에 층간절연막을 형성하는 공정을 포함하는 반도체소자의 워드라인 형성방법.
- 청구항 1 에 있어서, 상기 절연막 스페이서는 티타늄질화막으로 형성하는 것을 특징으로하는 반도체소자의 워드라인 형성방법.
- 청구항 1 에 있어서, 상기 제1어닐링공정은 600 ∼ 700 ℃ 정도의 온도에서 10 ∼ 60 초 정도 실시하는 것을 특징으로하는 반도체소자의 워드라인 형성방법.
- 청구항 1 에 있어서, 상기 티타늄막과 절연막 스페이서의 제거공정은 SC-1 용액을 이용하여 실시하는 것을 특징으로하는 반도체소자의 워드라인 형성방법.
- 청구항 1 에 있어서, 상기 제2어닐링공정은 800 ∼ 900 ℃ 정도의 온도에서 10 ∼ 30 초 동안 실시하는 것을 특징으로하는 반도체소자의 워드라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960070418A KR19980051516A (ko) | 1996-12-23 | 1996-12-23 | 반도체소자의 워드라인 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960070418A KR19980051516A (ko) | 1996-12-23 | 1996-12-23 | 반도체소자의 워드라인 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980051516A true KR19980051516A (ko) | 1998-09-15 |
Family
ID=66436986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960070418A Ceased KR19980051516A (ko) | 1996-12-23 | 1996-12-23 | 반도체소자의 워드라인 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980051516A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347539B1 (ko) * | 1999-12-28 | 2002-08-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 제조 방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196764A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 半導体装置およびその製造方法 |
| JPH05226647A (ja) * | 1992-02-13 | 1993-09-03 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH07142726A (ja) * | 1993-11-19 | 1995-06-02 | Oki Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JPH07321066A (ja) * | 1994-05-19 | 1995-12-08 | Nec Corp | 半導体装置の製造方法 |
| KR980011883A (ko) * | 1996-07-23 | 1998-04-30 | 김광호 | 반도체장치의 금속 실리사이드(silicide)층 형성방법 |
| KR19980040641A (ko) * | 1996-11-29 | 1998-08-17 | 김광호 | 반도체 장치의 게이트 전극 형성 방법 |
-
1996
- 1996-12-23 KR KR1019960070418A patent/KR19980051516A/ko not_active Ceased
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196764A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 半導体装置およびその製造方法 |
| JPH05226647A (ja) * | 1992-02-13 | 1993-09-03 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH07142726A (ja) * | 1993-11-19 | 1995-06-02 | Oki Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JPH07321066A (ja) * | 1994-05-19 | 1995-12-08 | Nec Corp | 半導体装置の製造方法 |
| KR980011883A (ko) * | 1996-07-23 | 1998-04-30 | 김광호 | 반도체장치의 금속 실리사이드(silicide)층 형성방법 |
| KR19980040641A (ko) * | 1996-11-29 | 1998-08-17 | 김광호 | 반도체 장치의 게이트 전극 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347539B1 (ko) * | 1999-12-28 | 2002-08-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5956584A (en) | Method of making self-aligned silicide CMOS transistors | |
| US6090653A (en) | Method of manufacturing CMOS transistors | |
| US6972222B2 (en) | Temporary self-aligned stop layer is applied on silicon sidewall | |
| KR100303410B1 (ko) | 이중 일함수 도핑의 방법과 그 게이트 구조의 어레이 | |
| US6261912B1 (en) | Method of fabricating a transistor | |
| KR100414382B1 (ko) | 반도체장치의 제조방법 | |
| KR100234378B1 (ko) | 실리사이드를 이용한 스위칭 소자 및 그 제조방법 | |
| KR19980051516A (ko) | 반도체소자의 워드라인 형성방법 | |
| KR100579850B1 (ko) | 모스 전계효과 트랜지스터의 제조 방법 | |
| KR0144413B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR19990076400A (ko) | 샐리사이드 공정을 사용하는 모스 트랜지스터 형성방법 | |
| KR100192364B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100256528B1 (ko) | 반도체 장치 제조방법 | |
| KR100587050B1 (ko) | 반도체 소자의 제조방법 | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| KR100204014B1 (ko) | 모스트랜지스터 및 그 제조방법 | |
| KR20000055596A (ko) | 폴리사이드 구조의 게이트 전극 형성 방법 | |
| KR100898257B1 (ko) | 반도체 소자의 제조방법 | |
| KR100458770B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060077491A (ko) | 반도체 소자의 제조방법 | |
| GB2327296A (en) | Reverse self aligned narrow gate fet | |
| KR20030048548A (ko) | 반도체 장치의 제조 방법 | |
| KR20060077159A (ko) | 반도체 메모리 소자 제조 방법 | |
| JPH07335884A (ja) | サイドウォールスペーサの形成方法 | |
| KR980011910A (ko) | 실리사이드 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19961223 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20011204 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19961223 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20030818 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20031113 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20030818 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |