JPH07321066A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07321066A JPH07321066A JP6128095A JP12809594A JPH07321066A JP H07321066 A JPH07321066 A JP H07321066A JP 6128095 A JP6128095 A JP 6128095A JP 12809594 A JP12809594 A JP 12809594A JP H07321066 A JPH07321066 A JP H07321066A
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 72
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 72
- 238000010438 heat treatment Methods 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000010936 titanium Substances 0.000 claims abstract description 27
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 26
- 230000007704 transition Effects 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims description 25
- 239000003870 refractory metal Substances 0.000 claims description 11
- 239000012298 atmosphere Substances 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 32
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 abstract description 19
- 230000009467 reduction Effects 0.000 abstract description 8
- 239000010408 film Substances 0.000 abstract 10
- 238000002844 melting Methods 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 abstract 1
- 239000002184 metal Substances 0.000 abstract 1
- 239000010409 thin film Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 47
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 24
- 239000001301 oxygen Substances 0.000 description 24
- 229910052760 oxygen Inorganic materials 0.000 description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 20
- 230000008569 process Effects 0.000 description 14
- 229910052757 nitrogen Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000000605 extraction Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 230000002776 aggregation Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000004220 aggregation Methods 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 235000011114 ammonium hydroxide Nutrition 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011259 mixed solution Substances 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000035699 permeability Effects 0.000 description 2
- 238000004017 vitrification Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
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Abstract
(57)【要約】
【目的】 高融点金属シリサイド膜が薄膜化されても、
低抵抗化の相転移温度が高温化しないようにして、低抵
抗のシリサイド膜を形成しうるようにする。 【構成】 シリコン基板上にゲート酸化膜３、ポリシリ
コンからなるゲート電極４、サイドウォール５を形成
し、基板の表面にＬＤＤ構造の拡散層２を形成した後、
全面にチタン膜６を形成する［（ａ）図］。窒素雰囲気
中、シリサイド化のための熱処理を行って、チタンシリ
サイド膜７を形成する。この時、シリサイド化されなか
ったチタンは窒化チタン膜９となる［（ｂ）図］。熱処
理後、３００℃以下でウェハを炉より引き出す。窒化チ
タン膜９を除去し［（ｃ）図］、再度熱処理を行って低
抵抗のチタンシリサイド膜８を形成する［（ｄ）図］。
低抵抗化の相転移温度が高温化しないようにして、低抵
抗のシリサイド膜を形成しうるようにする。 【構成】 シリコン基板上にゲート酸化膜３、ポリシリ
コンからなるゲート電極４、サイドウォール５を形成
し、基板の表面にＬＤＤ構造の拡散層２を形成した後、
全面にチタン膜６を形成する［（ａ）図］。窒素雰囲気
中、シリサイド化のための熱処理を行って、チタンシリ
サイド膜７を形成する。この時、シリサイド化されなか
ったチタンは窒化チタン膜９となる［（ｂ）図］。熱処
理後、３００℃以下でウェハを炉より引き出す。窒化チ
タン膜９を除去し［（ｃ）図］、再度熱処理を行って低
抵抗のチタンシリサイド膜８を形成する［（ｄ）図］。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、シリコン拡散層上やポリシリコンゲート
電極上に自己整合的に高融点金属シリサイド膜を形成す
る方法に関するものである。
に関し、特に、シリコン拡散層上やポリシリコンゲート
電極上に自己整合的に高融点金属シリサイド膜を形成す
る方法に関するものである。
【０００２】
【従来の技術】半導体装置の集積度の向上は不断に進め
られており、これに伴ってゲート配線幅（ゲート電極
長）や拡散層幅の縮小およびその層厚の縮小が進められ
ている。ゲート配線幅と拡散層幅の縮小およびその層厚
の縮小は、必然的に配線抵抗の増加を招き、回路動作の
遅延に大きな影響を及ぼす。そこで、ミクロンオーダー
以降の微細化された半導体装置においては、高融点金属
シリサイドの低抵抗化技術は必須の技術として重要視さ
れている。特に、ＭＯＳ型半導体装置においては高融点
金属としてチタン（Ｔｉ）を用いたサリサイド（self a
ligned silicide)技術は、実デバイスへ応用され効果を
上げている。
られており、これに伴ってゲート配線幅（ゲート電極
長）や拡散層幅の縮小およびその層厚の縮小が進められ
ている。ゲート配線幅と拡散層幅の縮小およびその層厚
の縮小は、必然的に配線抵抗の増加を招き、回路動作の
遅延に大きな影響を及ぼす。そこで、ミクロンオーダー
以降の微細化された半導体装置においては、高融点金属
シリサイドの低抵抗化技術は必須の技術として重要視さ
れている。特に、ＭＯＳ型半導体装置においては高融点
金属としてチタン（Ｔｉ）を用いたサリサイド（self a
ligned silicide)技術は、実デバイスへ応用され効果を
上げている。
【０００３】しかしながら、この構造のトランジスタに
おいても上述の半導体装置の高集積化の傾向に沿って拡
散層は浅接合化されつつあり、これに伴ってシリサイド
膜の薄膜化が求められている。シリサイド膜厚の薄膜化
は、膜厚の減少そのものに起因する層抵抗の増加を導く
ばかりでなく、シリサイド膜形成時における次の２つの
問題点を生じる。すなわち、第１に、凝集によるシリサ
イドの断線乃至高抵抗化の問題であり、第２に、相転移
温度上昇の問題である。
おいても上述の半導体装置の高集積化の傾向に沿って拡
散層は浅接合化されつつあり、これに伴ってシリサイド
膜の薄膜化が求められている。シリサイド膜厚の薄膜化
は、膜厚の減少そのものに起因する層抵抗の増加を導く
ばかりでなく、シリサイド膜形成時における次の２つの
問題点を生じる。すなわち、第１に、凝集によるシリサ
イドの断線乃至高抵抗化の問題であり、第２に、相転移
温度上昇の問題である。
【０００４】凝集によるチタンシリサイド層断線の原因
は次のように考えられる。チタンシリサイド膜は８００
℃以上の高温になると軟化し始め、流動可能な状態にな
る。この流動はチタンシリサイド膜の表面あるいは拡散
層との界面で水平の方向に生じる。この流動によって、
エネルギーが最小になるようにチタンシリサイド膜の変
形が生じる。そのため、膜状であったものが、やがて部
分的に島状に厚くなる領域と薄膜化される領域とが発生
する。この現象によって、チタンシリサイド膜の膜厚の
均一性が失われ、場合によっては、完全に断線状態にな
る。したがって、チタンシリサイド膜の導電性が劣化
し、抵抗値が増加する。
は次のように考えられる。チタンシリサイド膜は８００
℃以上の高温になると軟化し始め、流動可能な状態にな
る。この流動はチタンシリサイド膜の表面あるいは拡散
層との界面で水平の方向に生じる。この流動によって、
エネルギーが最小になるようにチタンシリサイド膜の変
形が生じる。そのため、膜状であったものが、やがて部
分的に島状に厚くなる領域と薄膜化される領域とが発生
する。この現象によって、チタンシリサイド膜の膜厚の
均一性が失われ、場合によっては、完全に断線状態にな
る。したがって、チタンシリサイド膜の導電性が劣化
し、抵抗値が増加する。
【０００５】さらに、シリサイド膜厚の低下とシリサイ
ド配線幅の低下は、表面張力の増加を引き起こし、その
結果、凝集開始温度はチタンシリサイド膜の縮小ととも
に低下する。このことは、テー．ピー．ノラン（T.P.No
lan ）等によりジャーナルオブ アプライド フィジッ
クス（Journal of Applied Physics）７１（２），７２
０頁（１９９２年）に報告されている。
ド配線幅の低下は、表面張力の増加を引き起こし、その
結果、凝集開始温度はチタンシリサイド膜の縮小ととも
に低下する。このことは、テー．ピー．ノラン（T.P.No
lan ）等によりジャーナルオブ アプライド フィジッ
クス（Journal of Applied Physics）７１（２），７２
０頁（１９９２年）に報告されている。
【０００６】一方、チタンシリサイド膜の形成には相転
移が必要である。すなわち、高層抵抗（比抵抗：２×１
０-4Ω・cm）を有する非平衡相であるＣ４９構造から、
低層抵抗（比抵抗：１．５×１０-5Ω・cm）を有する平
衡相であるＣ５４構造への相転移である。トランジスタ
の微細化のためには不純物濃度の増加、シリサイド膜厚
の薄膜化、シリサイド膜幅の縮小が要求されるが、この
相転移温度は、これら不純物濃度、シリサイド膜厚、シ
リサイド幅に依存して変動する。例えばシリサイド膜厚
を５０ｎｍから３０ｎｍへ薄膜化することにより、Ｃ４
９構造からＣ５４構造への相転移温度は７００℃程度か
ら９００℃以上にまで上昇する。
移が必要である。すなわち、高層抵抗（比抵抗：２×１
０-4Ω・cm）を有する非平衡相であるＣ４９構造から、
低層抵抗（比抵抗：１．５×１０-5Ω・cm）を有する平
衡相であるＣ５４構造への相転移である。トランジスタ
の微細化のためには不純物濃度の増加、シリサイド膜厚
の薄膜化、シリサイド膜幅の縮小が要求されるが、この
相転移温度は、これら不純物濃度、シリサイド膜厚、シ
リサイド幅に依存して変動する。例えばシリサイド膜厚
を５０ｎｍから３０ｎｍへ薄膜化することにより、Ｃ４
９構造からＣ５４構造への相転移温度は７００℃程度か
ら９００℃以上にまで上昇する。
【０００７】したがって、従来のシリサイドは相転移温
度と凝集温度で制限された温度範囲でのみ形成できるも
のである。そして、上述のデバイスサイズの微細化に伴
う相転移温度の上昇と凝集温度の低下により良好にシリ
サイド形成を行いうる温度範囲は消滅しようとしてお
り、０．５μｍ以下の設計ルールにおいては従来のシリ
サイド形成方法ではもはや低抵抗（１０ｏｈｍ／ｓｑ以
下）の膜は得られなくなってきている。
度と凝集温度で制限された温度範囲でのみ形成できるも
のである。そして、上述のデバイスサイズの微細化に伴
う相転移温度の上昇と凝集温度の低下により良好にシリ
サイド形成を行いうる温度範囲は消滅しようとしてお
り、０．５μｍ以下の設計ルールにおいては従来のシリ
サイド形成方法ではもはや低抵抗（１０ｏｈｍ／ｓｑ以
下）の膜は得られなくなってきている。
【０００８】次に、従来のサリサイド構造を有するトラ
ンジスタの製造方法について図８および図９を参照して
説明する。なお、図８（ａ）〜（ｄ）、図９（ａ）〜
（ｃ）は、この種トランジスタの製造方法の第１の従来
例を説明するための工程順断面図である。まず、図８
（ａ）に示すように、シリコン基板１上にゲート酸化膜
３を介してポリシリコンからなるゲート電極４を形成
し、これをマスクに拡散層２の一部を形成し、さらにゲ
ート電極に接したサイドウォール５を形成した後、さら
に拡散層の一部を形成してシリコン基板１の表面領域内
ににＬＤＤ構造の拡散層２を形成する。しかる後、スパ
ッタリング法などにより所定の膜厚（１０〜１００ｎ
ｍ）のチタン膜６を全面に形成する。
ンジスタの製造方法について図８および図９を参照して
説明する。なお、図８（ａ）〜（ｄ）、図９（ａ）〜
（ｃ）は、この種トランジスタの製造方法の第１の従来
例を説明するための工程順断面図である。まず、図８
（ａ）に示すように、シリコン基板１上にゲート酸化膜
３を介してポリシリコンからなるゲート電極４を形成
し、これをマスクに拡散層２の一部を形成し、さらにゲ
ート電極に接したサイドウォール５を形成した後、さら
に拡散層の一部を形成してシリコン基板１の表面領域内
ににＬＤＤ構造の拡散層２を形成する。しかる後、スパ
ッタリング法などにより所定の膜厚（１０〜１００ｎ
ｍ）のチタン膜６を全面に形成する。
【０００９】次に、シリサイド形成のために６００〜７
００℃の窒素雰囲気中で３０〜６０秒間の熱処理を行
う。この熱処理には通常ランプアニール装置が用いられ
る。これにより、図８（ｂ）に示すように、チタン膜６
がシリコン面と接する領域、すなわち、ゲート電極４の
表面と拡散層２の表面のうち絶縁膜で覆われていない領
域では、Ｃ４９構造のチタンシリサイド（ＴｉＳｉ2 ）
膜７が形成される。シリコン酸化膜上（例えば、サイド
ウォール５上）のチタン膜６およびシリコン上のシリサ
イド化されなかったチタン膜は、窒素と反応して窒化チ
タン（ＴｉＮ）膜９を形成する。
００℃の窒素雰囲気中で３０〜６０秒間の熱処理を行
う。この熱処理には通常ランプアニール装置が用いられ
る。これにより、図８（ｂ）に示すように、チタン膜６
がシリコン面と接する領域、すなわち、ゲート電極４の
表面と拡散層２の表面のうち絶縁膜で覆われていない領
域では、Ｃ４９構造のチタンシリサイド（ＴｉＳｉ2 ）
膜７が形成される。シリコン酸化膜上（例えば、サイド
ウォール５上）のチタン膜６およびシリコン上のシリサ
イド化されなかったチタン膜は、窒素と反応して窒化チ
タン（ＴｉＮ）膜９を形成する。
【００１０】熱処理後、ウェハは炉から取り出される。
この取り出しは４００〜５００℃のシリコンが酸化反応
を起こさない温度で行われるが、この時、窒化チタン膜
９は、ＴｉＮの酸素固溶限界である３０％程度の酸素を
吸収し、その一部は酸化される。この一部が酸化された
窒化チタン膜を透過した酸素は、さらにチタンシリサイ
ド膜７表面に到達し、その表面を一部酸化させて、チタ
ンシリサイド膜７と窒化チタン膜９との界面に、膜厚１
５ｎｍ程度の酸素過剰シリサイド膜１１を形成する。次
に、図８（ｃ）に示すように、アンモニア水と過酸化水
素水の混合液などで窒化チタン膜９や未反応のチタン膜
を取り除く。以上の工程を経ることによって、ゲート電
極４上およびソース・ドレイン領域を形成する拡散層２
上にのみ自己整合的にチタンシリサイド膜７を形成する
ことができる。
この取り出しは４００〜５００℃のシリコンが酸化反応
を起こさない温度で行われるが、この時、窒化チタン膜
９は、ＴｉＮの酸素固溶限界である３０％程度の酸素を
吸収し、その一部は酸化される。この一部が酸化された
窒化チタン膜を透過した酸素は、さらにチタンシリサイ
ド膜７表面に到達し、その表面を一部酸化させて、チタ
ンシリサイド膜７と窒化チタン膜９との界面に、膜厚１
５ｎｍ程度の酸素過剰シリサイド膜１１を形成する。次
に、図８（ｃ）に示すように、アンモニア水と過酸化水
素水の混合液などで窒化チタン膜９や未反応のチタン膜
を取り除く。以上の工程を経ることによって、ゲート電
極４上およびソース・ドレイン領域を形成する拡散層２
上にのみ自己整合的にチタンシリサイド膜７を形成する
ことができる。
【００１１】その後、図８（ｄ）に示すように、８００
℃程度の窒素雰囲気中で６０秒程度の熱処理を行うこと
によりＣ４９構造より低い抵抗率のＣ５４構造を有する
チタンシリサイド（ＴｉＳｉ2 ）膜８が形成される。続
いて、図９（ａ）に示すように、通常のＣＶＤ法を用い
てＳｉＯ2 からなる層間絶縁膜１２を形成する。ここ
で、ＳｉＯ2 のガラス化温度である６００℃程度以上の
熱処理を行い、層間絶縁膜中の水分を除去するととも
に、リフローさせ平坦性を向上させる。続いて、図９
（ｂ）に示すように、通常用いられるリソグラフィ技術
とエッチング技術を用いて層間絶縁膜１２を選択的に除
去して拡散層２上にコンタクトホール１３を形成する。
最後に、図９（ｃ）に示すように、アルミニウムの堆積
とそのパターニングを行って電極・配線１４を形成する
ことにより所望の半導体装置を製造することができる。
℃程度の窒素雰囲気中で６０秒程度の熱処理を行うこと
によりＣ４９構造より低い抵抗率のＣ５４構造を有する
チタンシリサイド（ＴｉＳｉ2 ）膜８が形成される。続
いて、図９（ａ）に示すように、通常のＣＶＤ法を用い
てＳｉＯ2 からなる層間絶縁膜１２を形成する。ここ
で、ＳｉＯ2 のガラス化温度である６００℃程度以上の
熱処理を行い、層間絶縁膜中の水分を除去するととも
に、リフローさせ平坦性を向上させる。続いて、図９
（ｂ）に示すように、通常用いられるリソグラフィ技術
とエッチング技術を用いて層間絶縁膜１２を選択的に除
去して拡散層２上にコンタクトホール１３を形成する。
最後に、図９（ｃ）に示すように、アルミニウムの堆積
とそのパターニングを行って電極・配線１４を形成する
ことにより所望の半導体装置を製造することができる。
【００１２】さらに、この種トランジスタの製造方法の
第２の従来例として、特開平１−２０５４４６号公報お
よびIEEE International Electron Device Meeting, p.
906,1993にて開示された方法について、図１０を参照し
て説明する。この第２の従来例でも、図８（ａ）に示し
た第１の従来例における場合と同様に、シリコン基板１
上にゲート酸化膜３を介してポリシリコンからなるゲー
ト電極４とこれに接するサイドウォール５を形成し、シ
リコン基板１の表面領域内にＬＤＤ構造の拡散層２を形
成する。次に、スパッタリング法などにより所定の膜厚
（１０〜１００ｎｍ）のチタン膜６を全面に形成し、続
いて、窒化チタン膜９ａを形成した後、大気中に取り出
す。次工程からは、第１の従来例における図８（ｂ）以
降と同様の工程を行い、シリサイドをゲート電極４およ
び拡散層２上に形成する。
第２の従来例として、特開平１−２０５４４６号公報お
よびIEEE International Electron Device Meeting, p.
906,1993にて開示された方法について、図１０を参照し
て説明する。この第２の従来例でも、図８（ａ）に示し
た第１の従来例における場合と同様に、シリコン基板１
上にゲート酸化膜３を介してポリシリコンからなるゲー
ト電極４とこれに接するサイドウォール５を形成し、シ
リコン基板１の表面領域内にＬＤＤ構造の拡散層２を形
成する。次に、スパッタリング法などにより所定の膜厚
（１０〜１００ｎｍ）のチタン膜６を全面に形成し、続
いて、窒化チタン膜９ａを形成した後、大気中に取り出
す。次工程からは、第１の従来例における図８（ｂ）以
降と同様の工程を行い、シリサイドをゲート電極４およ
び拡散層２上に形成する。
【００１３】
【発明が解決しようとする課題】上記の従来技術におい
ては、デバイスサイズの縮小に伴いシリサイド膜厚が７
０ｎｍ以下に薄くなるにつれて、シリサイド全体の層抵
抗が急激に上昇するという問題点があった。その理由は
以下のように考えられる。 従来例では、チタンシリサイド膜８上に高抵抗の酸
素過剰シリサイド膜１１が形成されるが、このシリサイ
ド膜の膜厚はチタンシリサイド膜８の膜厚に関係なくほ
ぼ一定であるため、チタンシリサイド膜の膜厚が減少す
るとこの膜の実効膜厚減少が著しくなり、抵抗が増加す
る。 チタンシリサイド膜の相転移のための熱処理工程に
おいて、シリサイド膜中の酸素はチタンおよびシリコン
の拡散を抑制するため、酸素濃度が高くなっている従来
例では、相転移温度が上昇し、凝集との関係で十分の相
転移を行わせることができず、結果的に層抵抗の増加を
招いていた。
ては、デバイスサイズの縮小に伴いシリサイド膜厚が７
０ｎｍ以下に薄くなるにつれて、シリサイド全体の層抵
抗が急激に上昇するという問題点があった。その理由は
以下のように考えられる。 従来例では、チタンシリサイド膜８上に高抵抗の酸
素過剰シリサイド膜１１が形成されるが、このシリサイ
ド膜の膜厚はチタンシリサイド膜８の膜厚に関係なくほ
ぼ一定であるため、チタンシリサイド膜の膜厚が減少す
るとこの膜の実効膜厚減少が著しくなり、抵抗が増加す
る。 チタンシリサイド膜の相転移のための熱処理工程に
おいて、シリサイド膜中の酸素はチタンおよびシリコン
の拡散を抑制するため、酸素濃度が高くなっている従来
例では、相転移温度が上昇し、凝集との関係で十分の相
転移を行わせることができず、結果的に層抵抗の増加を
招いていた。
【００１４】このような傾向は、図１０に示した第２の
従来例においても同様に認められる。すなわち、上述し
たように、窒化チタンは容易に酸化しまた酸素の透過性
が高いため、チタンシリサイド膜上に酸素過剰シリサイ
ド膜が形成されるのを阻止することはできない。このよ
うな窒化チタンの酸化特性および酸素拡散特性について
は、ジャーナル オブ アプライド フィジックス（Jo
urnal of Applied Physics）５２（１１），p.6659（１
９８１年）に明らかにされている。
従来例においても同様に認められる。すなわち、上述し
たように、窒化チタンは容易に酸化しまた酸素の透過性
が高いため、チタンシリサイド膜上に酸素過剰シリサイ
ド膜が形成されるのを阻止することはできない。このよ
うな窒化チタンの酸化特性および酸素拡散特性について
は、ジャーナル オブ アプライド フィジックス（Jo
urnal of Applied Physics）５２（１１），p.6659（１
９８１年）に明らかにされている。
【００１５】本発明はこのような状況に鑑みてなされた
ものであって、その目的とするところは、第１に、シリ
サイド膜上に形成される酸素過剰シリサイド膜を極力少
なくすることであり、第２に、シリサイド膜中に拡散さ
れる酸素の濃度を可能な限り低く抑えることである。そ
して、これらを達成することにより、シリサイド膜の膜
減りを防止し、さらに相転移温度を低減化してプロセス
ウィンドウを広くし、低抵抗のシリサイド膜を安定して
形成しうるようにしようとするものである。
ものであって、その目的とするところは、第１に、シリ
サイド膜上に形成される酸素過剰シリサイド膜を極力少
なくすることであり、第２に、シリサイド膜中に拡散さ
れる酸素の濃度を可能な限り低く抑えることである。そ
して、これらを達成することにより、シリサイド膜の膜
減りを防止し、さらに相転移温度を低減化してプロセス
ウィンドウを広くし、低抵抗のシリサイド膜を安定して
形成しうるようにしようとするものである。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、 表面が露出された拡散層（２）および／または表面が
露出されたポリシリコン層（４）を有する半導体基板上
に高融点金属膜（６）を形成する工程と、 熱処理を施して高融点金属とシリコンとを反応させ、
前記拡散層および／または前記ポリシリコン層上に高融
点金属シリサイド層（７）を形成する工程と、を備え、
前記の工程の終了後の熱処理チャンバからのウェハ引
き出し温度が３００℃以下に設定されていること特徴と
する半導体装置の製造方法、が提供される。
め、本発明によれば、 表面が露出された拡散層（２）および／または表面が
露出されたポリシリコン層（４）を有する半導体基板上
に高融点金属膜（６）を形成する工程と、 熱処理を施して高融点金属とシリコンとを反応させ、
前記拡散層および／または前記ポリシリコン層上に高融
点金属シリサイド層（７）を形成する工程と、を備え、
前記の工程の終了後の熱処理チャンバからのウェハ引
き出し温度が３００℃以下に設定されていること特徴と
する半導体装置の製造方法、が提供される。
【００１７】
【作用】本発明においては、シリサイド化の熱処理後の
ウェハ引き出しが、すなわち、シリサイド膜が表面に露
出した状態あるいはその表面上がチタンまたは窒化チタ
ンにより被覆された状態での引き出しが３００℃以下で
行われる。しかし、この程度の温度では、仮にシリサイ
ド面が表面に露出している場合であっても、その表面は
殆ど酸化されない。また、表面がチタン膜や窒化チタン
膜で覆われている場合、この温度範囲ではこれらの被膜
は殆ど酸化されず、また酸素の透過性も低いため、シリ
サイド膜表面への酸素の供給は抑制され、その酸化も抑
制される。したがって、シリサイド膜の膜減りが抑止さ
れ、シリサイド膜中に酸素が供給されないことから、相
転移が低温度で行われるようになり、プロセスウィンド
ウの縮小は防止される。その結果、低抵抗のシリサイド
膜を安定して形成することができるようになる。
ウェハ引き出しが、すなわち、シリサイド膜が表面に露
出した状態あるいはその表面上がチタンまたは窒化チタ
ンにより被覆された状態での引き出しが３００℃以下で
行われる。しかし、この程度の温度では、仮にシリサイ
ド面が表面に露出している場合であっても、その表面は
殆ど酸化されない。また、表面がチタン膜や窒化チタン
膜で覆われている場合、この温度範囲ではこれらの被膜
は殆ど酸化されず、また酸素の透過性も低いため、シリ
サイド膜表面への酸素の供給は抑制され、その酸化も抑
制される。したがって、シリサイド膜の膜減りが抑止さ
れ、シリサイド膜中に酸素が供給されないことから、相
転移が低温度で行われるようになり、プロセスウィンド
ウの縮小は防止される。その結果、低抵抗のシリサイド
膜を安定して形成することができるようになる。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］本発明の第１の実施例の製造方法を図
１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）を参照して説明
する。図１（ａ）に示すように、従来例の場合と同様の
方法により、シリコン基板１上にゲート酸化膜３、ポリ
シリコンからなるゲート電極４およびシリコン酸化膜か
らなるサイドウォール５を形成し、またシリコン基板の
表面領域内にＬＤＤ構造の拡散層２を形成する。次に、
全面にスパッタリング法などにより所定の膜厚（１０〜
１００ｎｍ）のチタン膜６を形成する。
て説明する。 ［第１の実施例］本発明の第１の実施例の製造方法を図
１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）を参照して説明
する。図１（ａ）に示すように、従来例の場合と同様の
方法により、シリコン基板１上にゲート酸化膜３、ポリ
シリコンからなるゲート電極４およびシリコン酸化膜か
らなるサイドウォール５を形成し、またシリコン基板の
表面領域内にＬＤＤ構造の拡散層２を形成する。次に、
全面にスパッタリング法などにより所定の膜厚（１０〜
１００ｎｍ）のチタン膜６を形成する。
【００１９】次に、図１（ｂ）に示すように、ランプア
ニール装置を用いて６００〜７００℃の窒素雰囲気中で
３０〜６０秒間の熱処理を行う。この時、チタン膜６が
シリコン面と接する領域、すなわち、ゲート電極４の表
面と拡散層２の表面のうち絶縁膜で覆われていない領域
では、高い層抵抗を有するチタンシリサイド膜７が形成
される。シリコン酸化膜上のチタン膜６およびシリコン
上のシリサイド化されなかったチタン膜は、窒素と反応
して窒化チタン膜９となる。
ニール装置を用いて６００〜７００℃の窒素雰囲気中で
３０〜６０秒間の熱処理を行う。この時、チタン膜６が
シリコン面と接する領域、すなわち、ゲート電極４の表
面と拡散層２の表面のうち絶縁膜で覆われていない領域
では、高い層抵抗を有するチタンシリサイド膜７が形成
される。シリコン酸化膜上のチタン膜６およびシリコン
上のシリサイド化されなかったチタン膜は、窒素と反応
して窒化チタン膜９となる。
【００２０】この熱処理において、シリサイド中に窒素
が取り込まれ、窒素過剰シリサイド膜１０が形成され
る。熱処理が終了した後、ウェハは３００℃以下で熱処
理チャンバより引き出され、大気中に晒される。このよ
うな比較的低温で引き出すことにより、窒化チタン膜９
は酸素に対するバリアとして働くようになり、さらにシ
リサイド膜の酸素受入能力が低下することから、大気中
に晒されてもシリサイド膜上に酸素過剰シリサイド１１
が形成されることは防止される。
が取り込まれ、窒素過剰シリサイド膜１０が形成され
る。熱処理が終了した後、ウェハは３００℃以下で熱処
理チャンバより引き出され、大気中に晒される。このよ
うな比較的低温で引き出すことにより、窒化チタン膜９
は酸素に対するバリアとして働くようになり、さらにシ
リサイド膜の酸素受入能力が低下することから、大気中
に晒されてもシリサイド膜上に酸素過剰シリサイド１１
が形成されることは防止される。
【００２１】続いて、図１（ｃ）に示すように、アンモ
ニア水と過酸化水素水の混合液などで窒化チタン膜９や
未反応のチタン膜６を取り除く。この時点で、シリサイ
ド表面は大気中に含まれる酸素がシリサイドに吸着する
ことにより３ｎｍ程度の酸素過剰シリサイド膜１１が形
成される。次に、図１（ｄ）に示すように、Ｃ４９構造
からＣ５４構造への相転移に必要な熱処理をランプアニ
ール装置などを用いて行う。熱処理条件を８００〜９０
０℃で３０秒程度にすることによりＣ５４構造の低抵抗
のチタンシリサイド膜８を形成することができる。熱処
理が終了した後、３００℃以下の状態でウェハを熱処理
チャンバより引き出す。
ニア水と過酸化水素水の混合液などで窒化チタン膜９や
未反応のチタン膜６を取り除く。この時点で、シリサイ
ド表面は大気中に含まれる酸素がシリサイドに吸着する
ことにより３ｎｍ程度の酸素過剰シリサイド膜１１が形
成される。次に、図１（ｄ）に示すように、Ｃ４９構造
からＣ５４構造への相転移に必要な熱処理をランプアニ
ール装置などを用いて行う。熱処理条件を８００〜９０
０℃で３０秒程度にすることによりＣ５４構造の低抵抗
のチタンシリサイド膜８を形成することができる。熱処
理が終了した後、３００℃以下の状態でウェハを熱処理
チャンバより引き出す。
【００２２】ここで、図３に、Ｃ４９構造からＣ５４構
造への相転移温度の第１熱処理の引き出し温度依存性を
示す。チタン膜厚が３０ｎｍにおいて、引き出し温度が
４００℃の場合は、９００℃以上の相転移温度を有して
いたが引き出し温度を室温２０℃に設定することによ
り、８００℃程度に低減でき、チタン膜６が８０ｎｍの
場合とほぼ同じ相転移温度になる。これにより相転移温
度の上昇によるプロセスマージンの低下の問題が改善で
きる。
造への相転移温度の第１熱処理の引き出し温度依存性を
示す。チタン膜厚が３０ｎｍにおいて、引き出し温度が
４００℃の場合は、９００℃以上の相転移温度を有して
いたが引き出し温度を室温２０℃に設定することによ
り、８００℃程度に低減でき、チタン膜６が８０ｎｍの
場合とほぼ同じ相転移温度になる。これにより相転移温
度の上昇によるプロセスマージンの低下の問題が改善で
きる。
【００２３】さらに、図４にシリサイド層抵抗のシリサ
イド化熱処理（第１の熱処理）工程での引き出し温度依
存性を示す。引き出し温度が３００℃以上では、酸素過
剰シリサイド膜の増大と酸素の含有量の増加により層抵
抗が急激に増加する。一方、３００℃以下に引き出し温
度を設定することにより、引き出し温度が室温の場合と
ほぼ同等の層抵抗が得られるようになる。また、相転移
熱処理（第２の熱処理）後のウェハ引き出し温度を変
え、層抵抗の引き出し温度依存性について測定したとこ
ろ、図４に示した第１熱処理後の引き出し温度依存性と
ほぼ同等の結果が得られた。
イド化熱処理（第１の熱処理）工程での引き出し温度依
存性を示す。引き出し温度が３００℃以上では、酸素過
剰シリサイド膜の増大と酸素の含有量の増加により層抵
抗が急激に増加する。一方、３００℃以下に引き出し温
度を設定することにより、引き出し温度が室温の場合と
ほぼ同等の層抵抗が得られるようになる。また、相転移
熱処理（第２の熱処理）後のウェハ引き出し温度を変
え、層抵抗の引き出し温度依存性について測定したとこ
ろ、図４に示した第１熱処理後の引き出し温度依存性と
ほぼ同等の結果が得られた。
【００２４】次に、図２（ａ）に示すように、ＣＶＤ法
を用いてボロンやリンを含んだシリコン酸化膜からなる
層間絶縁膜１２を６００ｎｍ程度の膜厚に成長させる。
この層間絶縁膜形成後にガラス化のために８００℃程度
の熱処理をランプアニール装置を用いて行う。この熱処
理においてもウェハの引き出し温度を３００℃以下に設
定する。
を用いてボロンやリンを含んだシリコン酸化膜からなる
層間絶縁膜１２を６００ｎｍ程度の膜厚に成長させる。
この層間絶縁膜形成後にガラス化のために８００℃程度
の熱処理をランプアニール装置を用いて行う。この熱処
理においてもウェハの引き出し温度を３００℃以下に設
定する。
【００２５】次に、図２（ｂ）に示すように、コンタク
トホール１３を層間絶縁膜１２の所定の位置に開口し、
その後、図２（ｃ）に示すように、アルミニウムからな
る電極・配線１４を形成する。ここで、電極・配線１４
として用いるアルミニウム成膜工程においてもアルミニ
ウム成膜後に熱処理を加えたり、成膜中に熱処理を行う
ことによりアルミニウム膜のステップカバレッジを改善
する技術がある。このような工程においてもウェハの引
き出し温度を３００℃以下に設定してシリサイド中の酸
素含有量の増加を防ぐ。
トホール１３を層間絶縁膜１２の所定の位置に開口し、
その後、図２（ｃ）に示すように、アルミニウムからな
る電極・配線１４を形成する。ここで、電極・配線１４
として用いるアルミニウム成膜工程においてもアルミニ
ウム成膜後に熱処理を加えたり、成膜中に熱処理を行う
ことによりアルミニウム膜のステップカバレッジを改善
する技術がある。このような工程においてもウェハの引
き出し温度を３００℃以下に設定してシリサイド中の酸
素含有量の増加を防ぐ。
【００２６】［第２の実施例］図５（ａ）〜（ｃ）は、
本発明の第２の実施例を説明するための半導体装置の工
程順断面図であり、シリサイドを形成する２回の熱処理
を真空中で行う例を示している。図５（ａ）に示すよう
に、図１（ａ）に示した第１の実施例の場合と同様に、
シリコン基板１上にＬＤＤ構造のトランジスタを形成し
た後、全面にスパッタリング法などにより所定の膜厚
（１０〜１００ｎｍ）のチタン膜６を形成する。
本発明の第２の実施例を説明するための半導体装置の工
程順断面図であり、シリサイドを形成する２回の熱処理
を真空中で行う例を示している。図５（ａ）に示すよう
に、図１（ａ）に示した第１の実施例の場合と同様に、
シリコン基板１上にＬＤＤ構造のトランジスタを形成し
た後、全面にスパッタリング法などにより所定の膜厚
（１０〜１００ｎｍ）のチタン膜６を形成する。
【００２７】次に、真空中、６００〜７００℃で３０〜
６０秒間熱処理を行う。この時、図５（ｂ）に示すよう
に、チタン膜６がシリコン面と接する面、すなわち、ゲ
ート電極４の表面と拡散層２の表面のうち絶縁膜で覆わ
れていない領域では、高い層抵抗を有するチタンシリサ
イド膜７が形成され、シリコン酸化膜上では未反応のチ
タン膜６が残る。
６０秒間熱処理を行う。この時、図５（ｂ）に示すよう
に、チタン膜６がシリコン面と接する面、すなわち、ゲ
ート電極４の表面と拡散層２の表面のうち絶縁膜で覆わ
れていない領域では、高い層抵抗を有するチタンシリサ
イド膜７が形成され、シリコン酸化膜上では未反応のチ
タン膜６が残る。
【００２８】この第１の熱処理時には、真空中で熱処理
を行っているため、シリサイド中に窒素が取り込まれ
ず、窒化チタン膜９および窒素過剰シリサイド１０は形
成されない。熱処理が終了した後、３００℃以下の引き
出し温度にてチャンバよりウェハを引き出す。この時、
シリサイド膜の表面に膜厚６ｎｍ程度の酸素過剰シリサ
イド１１が形成される。
を行っているため、シリサイド中に窒素が取り込まれ
ず、窒化チタン膜９および窒素過剰シリサイド１０は形
成されない。熱処理が終了した後、３００℃以下の引き
出し温度にてチャンバよりウェハを引き出す。この時、
シリサイド膜の表面に膜厚６ｎｍ程度の酸素過剰シリサ
イド１１が形成される。
【００２９】続いて、図５（ｃ）に示すように、アンモ
ニア水と過酸化水素水の混合液などで未反応のチタン膜
６を取り除く。次に、再び真空中で８００℃の熱処理を
行って、Ｃ４９構造のチタンシリサイド膜７をＣ５４構
造のチタンシリサイド膜８に転換する。その後、３００
℃以下の引き出し温度にてウェハを引き出す。これ以降
の工程は、図２（ａ）〜（ｃ）に示された第１の実施例
の場合と同様である。
ニア水と過酸化水素水の混合液などで未反応のチタン膜
６を取り除く。次に、再び真空中で８００℃の熱処理を
行って、Ｃ４９構造のチタンシリサイド膜７をＣ５４構
造のチタンシリサイド膜８に転換する。その後、３００
℃以下の引き出し温度にてウェハを引き出す。これ以降
の工程は、図２（ａ）〜（ｃ）に示された第１の実施例
の場合と同様である。
【００３０】図６に、第１の熱処理を真空中（第２の実
施例）または窒素雰囲気中（第１の実施例）で行った場
合についての層抵抗の第２熱処理温度依存性を示す。第
２の実施例では、真空中でシリサイド化を行うためにシ
リサイド中に窒素が取り込まれず、窒素過剰シリサイド
１０は形成されない。その結果、チタンシリサイド膜８
の膜厚を第１の実施例の場合より厚く形成することがで
きるようになり、これにより、第１の実施例の場合より
も相転移温度を３０℃程度低温化することができ、その
分プロセスウィンドウを広げることができる。
施例）または窒素雰囲気中（第１の実施例）で行った場
合についての層抵抗の第２熱処理温度依存性を示す。第
２の実施例では、真空中でシリサイド化を行うためにシ
リサイド中に窒素が取り込まれず、窒素過剰シリサイド
１０は形成されない。その結果、チタンシリサイド膜８
の膜厚を第１の実施例の場合より厚く形成することがで
きるようになり、これにより、第１の実施例の場合より
も相転移温度を３０℃程度低温化することができ、その
分プロセスウィンドウを広げることができる。
【００３１】［第３の実施例］図７（ａ）〜（ｃ）は、
本発明の第３の実施例を説明するための半導体装置の断
面図であり、本発明をバイポーラトランジスタに適用し
た例を示している。まず、図７（ａ）に示すように、ｐ
型シリコン基板１ａの表面領域内に砒素原子の拡散によ
りｎ型埋め込み層１５を形成する。次いで、ｎ型エピタ
キシャル層１６を形成し、その後、リン原子の選択拡散
により埋め込みコレクタ引き出し領域１５ａを形成す
る。
本発明の第３の実施例を説明するための半導体装置の断
面図であり、本発明をバイポーラトランジスタに適用し
た例を示している。まず、図７（ａ）に示すように、ｐ
型シリコン基板１ａの表面領域内に砒素原子の拡散によ
りｎ型埋め込み層１５を形成する。次いで、ｎ型エピタ
キシャル層１６を形成し、その後、リン原子の選択拡散
により埋め込みコレクタ引き出し領域１５ａを形成す
る。
【００３２】次に、全面にシリコン酸化膜１７を形成し
ボロン原子をイオン注入してベース領域１８を形成す
る。次に、シリコン酸化膜１７を選択的にエッチングし
ベース領域１８上に開口部を形成した後、ＣＶＤ法によ
り全面にポリシリコン膜１９を７０〜１００ｎｍの膜厚
に堆積する。次いで、このポリシリコン膜１９の上方か
ら砒素原子を７０〜８０ｋｅＶのイオン注入エネルギー
で注入する。この結果、砒素原子のピーク濃度はポリシ
リコン膜１９の膜厚のほぼ中間の位置に存在する。
ボロン原子をイオン注入してベース領域１８を形成す
る。次に、シリコン酸化膜１７を選択的にエッチングし
ベース領域１８上に開口部を形成した後、ＣＶＤ法によ
り全面にポリシリコン膜１９を７０〜１００ｎｍの膜厚
に堆積する。次いで、このポリシリコン膜１９の上方か
ら砒素原子を７０〜８０ｋｅＶのイオン注入エネルギー
で注入する。この結果、砒素原子のピーク濃度はポリシ
リコン膜１９の膜厚のほぼ中間の位置に存在する。
【００３３】次に、図７（ｂ）に示すように、９００〜
１１００℃の温度のランプアニールを行い、ボロン原子
および砒素原子を活性化して砒素原子をポリシリコン膜
１９からベース領域１８内へ拡散させエミッタ領域２０
を形成する。次に、ポリシリコン膜１９を選択的にエッ
チングし、続いて、シリコン酸化膜１７を選択的にエッ
チングしてコレクタ引き出し領域１５ａ、ベース領域１
８に達する深さの開口部を設ける。次に、チタン膜６を
スパッタ法により１０〜６０ｎｍの膜厚に堆積する。
１１００℃の温度のランプアニールを行い、ボロン原子
および砒素原子を活性化して砒素原子をポリシリコン膜
１９からベース領域１８内へ拡散させエミッタ領域２０
を形成する。次に、ポリシリコン膜１９を選択的にエッ
チングし、続いて、シリコン酸化膜１７を選択的にエッ
チングしてコレクタ引き出し領域１５ａ、ベース領域１
８に達する深さの開口部を設ける。次に、チタン膜６を
スパッタ法により１０〜６０ｎｍの膜厚に堆積する。
【００３４】次に、アルゴンガス雰囲気中において、４
００〜６００℃の熱処理を施してチタンシリサイド膜を
それぞれの開口部内およびポリシリコン膜１９の表面に
形成し、その後、３００℃以下の引き出し温度にてチャ
ンバよりウェハを取り出す。続いて、アンモニア水また
は硫酸と過酸化水素水の混合液により未反応のチタン膜
および窒化チタン膜を取り除く。この時、図７（ｃ）に
示されるように、チタンシリサイド膜上に薄い酸素過剰
シリサイド膜１１が形成される。
００〜６００℃の熱処理を施してチタンシリサイド膜を
それぞれの開口部内およびポリシリコン膜１９の表面に
形成し、その後、３００℃以下の引き出し温度にてチャ
ンバよりウェハを取り出す。続いて、アンモニア水また
は硫酸と過酸化水素水の混合液により未反応のチタン膜
および窒化チタン膜を取り除く。この時、図７（ｃ）に
示されるように、チタンシリサイド膜上に薄い酸素過剰
シリサイド膜１１が形成される。
【００３５】次に、層抵抗の低抵抗化に必要な熱処理を
ランプアニール装置を用いて行い、Ｃ４９構造のチタン
シリサイド膜をＣ５４構造のチタンシリサイド膜８に転
換する。熱処理条件は、アルゴンガス雰囲気中８００℃
から９００℃で３０秒程度である。続いて、３００℃以
下の引き出し温度で熱処理チャンバからウェハを引き出
し、シリサイド表面の酸化を防ぐ。
ランプアニール装置を用いて行い、Ｃ４９構造のチタン
シリサイド膜をＣ５４構造のチタンシリサイド膜８に転
換する。熱処理条件は、アルゴンガス雰囲気中８００℃
から９００℃で３０秒程度である。続いて、３００℃以
下の引き出し温度で熱処理チャンバからウェハを引き出
し、シリサイド表面の酸化を防ぐ。
【００３６】本実施例において、第１の熱処理を５００
℃で行った場合についての層抵抗の第２熱処理温度依存
性を測定したところ、図６に示す真空中での処理の場合
（第２の実施例）とほぼ同様の結果が得られた。すなわ
ち、アルゴン雰囲気中でシリサイド化を行うために、本
実施例においても、シリサイド中に窒素が取り込まれ
ず、その結果、第２の実施例の場合と同様に、第１の実
施例の場合よりも相転移温度を３０℃程度低温化するこ
とができた。
℃で行った場合についての層抵抗の第２熱処理温度依存
性を測定したところ、図６に示す真空中での処理の場合
（第２の実施例）とほぼ同様の結果が得られた。すなわ
ち、アルゴン雰囲気中でシリサイド化を行うために、本
実施例においても、シリサイド中に窒素が取り込まれ
ず、その結果、第２の実施例の場合と同様に、第１の実
施例の場合よりも相転移温度を３０℃程度低温化するこ
とができた。
【００３７】この第３の実施例によれば、エミッタ領域
２０は層抵抗が１５Ω／ｓｑ以下のシリサイド膜で被覆
されるため、エミッタ引き出しのポリシリコン膜１９の
層抵抗が低減され、ドライブ電流の大きいバイポーラト
ランジスタにおける回路動作速度を改善することができ
る。
２０は層抵抗が１５Ω／ｓｑ以下のシリサイド膜で被覆
されるため、エミッタ引き出しのポリシリコン膜１９の
層抵抗が低減され、ドライブ電流の大きいバイポーラト
ランジスタにおける回路動作速度を改善することができ
る。
【００３８】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、本願発
明の要旨を変更しない範囲内において各種の変更が可能
である。例えば、実施例では、拡散層上とゲート電極上
の双方にシリサイド膜を形成していたが、これに代え、
いずれか一方のみに形成するようにすることができる。
また、図１（ａ）、図５（ａ）、図７（ｂ）に示す工程
において、チタン膜６を形成した後、引き続き、窒化チ
タン膜を成長させ、その後第１の熱処理を行うようにし
てもよい。
本発明は上記実施例に限定されるものではなく、本願発
明の要旨を変更しない範囲内において各種の変更が可能
である。例えば、実施例では、拡散層上とゲート電極上
の双方にシリサイド膜を形成していたが、これに代え、
いずれか一方のみに形成するようにすることができる。
また、図１（ａ）、図５（ａ）、図７（ｂ）に示す工程
において、チタン膜６を形成した後、引き続き、窒化チ
タン膜を成長させ、その後第１の熱処理を行うようにし
てもよい。
【００３９】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、高融点金属とシリコンとを反応さ
せてシリサイド膜を形成した後のチャンバからのウェハ
の引き出しを３００℃以下で行うようにしたものである
ので、本発明によれば、シリサイド中に大気から酸素が
拡散することのないようにすることができ、シリサイド
膜上の酸素過剰シリサイド膜の膜厚を薄膜化するができ
るようになる。したがって、本発明によれば、シリサイ
ド膜を厚く形成することができるとともにその酸素濃度
を低く抑えることができるため、相転移温度の上昇を抑
制することができ、層厚が数１０ｎｍと薄膜化された場
合にも、低抵抗のシリサイド膜を安定して形成すること
が可能となる。
体装置の製造方法は、高融点金属とシリコンとを反応さ
せてシリサイド膜を形成した後のチャンバからのウェハ
の引き出しを３００℃以下で行うようにしたものである
ので、本発明によれば、シリサイド中に大気から酸素が
拡散することのないようにすることができ、シリサイド
膜上の酸素過剰シリサイド膜の膜厚を薄膜化するができ
るようになる。したがって、本発明によれば、シリサイ
ド膜を厚く形成することができるとともにその酸素濃度
を低く抑えることができるため、相転移温度の上昇を抑
制することができ、層厚が数１０ｎｍと薄膜化された場
合にも、低抵抗のシリサイド膜を安定して形成すること
が可能となる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図２】図１の工程に続く本発明の第１の実施例の製造
方法を説明するための工程順断面図の一部。
方法を説明するための工程順断面図の一部。
【図３】本発明の第１の実施例の効果を説明するための
特性曲線図。
特性曲線図。
【図４】本発明の第１の実施例の効果を説明するための
特性曲線図。
特性曲線図。
【図５】本発明の第２の実施例を説明するための工程順
断面図。
断面図。
【図６】本発明の第２の実施例の効果を説明するための
特性曲線図。
特性曲線図。
【図７】本発明の第２の実施例を説明するための工程順
断面図。
断面図。
【図８】第１の従来例の製造方法を説明するための工程
順断面図の一部。
順断面図の一部。
【図９】図８の工程に続く、第１の従来例の製造方法を
説明するための工程順断面図の一部。
説明するための工程順断面図の一部。
【図１０】第２の従来例の製造方法を説明するための断
面図。
面図。
１ シリコン基板 １ａ ｐ型シリコン基板 ２ 拡散層 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォール ６ チタン膜 ７ Ｃ４９構造のチタンシリサイド膜 ８ Ｃ５４構造のチタンシリサイド膜 ９、９ａ 窒化チタン膜 １０ 窒素過剰シリサイド膜 １１ 酸素過剰シリサイド膜 １２ 層間絶縁膜 １３ コンタクトホール １４ 電極・配線 １５ ｎ型埋め込み層 １５ａ コレクタ引き出し領域 １６ ｎ型エピタキシャル層 １７ シリコン酸化膜 １８ ベース領域 １９ ポリシリコン膜 ２０ エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (5)
- 【請求項１】 （１）表面が露出された拡散層および／
または表面が露出されたポリシリコン層を有する半導体
基板上に高融点金属膜を形成する工程と、 （２）熱処理を施して高融点金属とシリコンとを反応さ
せ、前記拡散層および／または前記ポリシリコン層上に
高融点金属シリサイド層を形成する工程と、を備え、前
記（２）の工程の終了後の熱処理チャンバからのウェハ
引き出し温度が３００℃以下に設定されていること特徴
とする半導体装置の製造方法。 - 【請求項２】 前記（２）の工程における熱処理がラン
プアニール装置を用いて行われることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 前記（２）の工程における熱処理が、窒
素雰囲気中、不活性ガス雰囲気中または真空中で行われ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記（２）の工程後に行われる相転移の
ための熱処理工程後の熱処理チャンバからのウェハの引
き出しが３００℃以下で行われることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項５】 前記（１）の工程において形成される高
融点金属膜がチタン膜であることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128095A JP2713165B2 (ja) | 1994-05-19 | 1994-05-19 | 半導体装置の製造方法 |
| US08/428,673 US5883003A (en) | 1994-05-19 | 1995-04-25 | Method for producing a semiconductor device comprising a refractory metal silicide layer |
| KR1019950012349A KR100196974B1 (ko) | 1994-05-19 | 1995-05-18 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128095A JP2713165B2 (ja) | 1994-05-19 | 1994-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321066A true JPH07321066A (ja) | 1995-12-08 |
| JP2713165B2 JP2713165B2 (ja) | 1998-02-16 |
Family
ID=14976278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6128095A Expired - Lifetime JP2713165B2 (ja) | 1994-05-19 | 1994-05-19 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5883003A (ja) |
| JP (1) | JP2713165B2 (ja) |
| KR (1) | KR100196974B1 (ja) |
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| KR19980051516A (ko) * | 1996-12-23 | 1998-09-15 | 김영환 | 반도체소자의 워드라인 형성방법 |
| KR100430687B1 (ko) * | 1996-12-31 | 2004-08-02 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| KR100443352B1 (ko) * | 1996-12-30 | 2004-10-14 | 주식회사 하이닉스반도체 | 반도체장치의실리사이드막형성방법 |
| JP2006203223A (ja) * | 1998-12-24 | 2006-08-03 | Toshiba Corp | 半導体装置の製造方法 |
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| JPH0974195A (ja) * | 1995-07-06 | 1997-03-18 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| KR100266328B1 (ko) * | 1997-12-23 | 2000-10-02 | 김규현 | 티타늄실리사이드형성방법및이를이용한티타늄실리사이드의형성온도보정방법 |
| KR100528451B1 (ko) * | 1998-04-06 | 2006-01-27 | 삼성전자주식회사 | 리플로우 장치 및 이 장치를 사용한 반도체 웨이퍼의 열처리 방법 |
| US6214679B1 (en) * | 1999-12-30 | 2001-04-10 | Intel Corporation | Cobalt salicidation method on a silicon germanium film |
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| DE102018124675A1 (de) | 2017-11-30 | 2019-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Glühen von Film bei unterschiedlichen Temperaturen und dadurch ausgebildete Strukturen |
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-
1994
- 1994-05-19 JP JP6128095A patent/JP2713165B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-25 US US08/428,673 patent/US5883003A/en not_active Expired - Lifetime
- 1995-05-18 KR KR1019950012349A patent/KR100196974B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| JP2713165B2 (ja) | 1998-02-16 |
| US5883003A (en) | 1999-03-16 |
| KR100196974B1 (ko) | 1999-06-15 |
| KR950034626A (ko) | 1995-12-28 |
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