KR100196974B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

감소된 막 두께의 저 저항 고융점 금속 규화물막을 형성하는 방법이 기술된다 상기 규화물막의 저항을 낮추기 위해 상 천이에 필요한 열 처리 온도는 상기 규화물막이 규산화 열 처리 이후에 산소 포함 분위기에 노출되는 인출(removal) 온도를 저온으로 제한하므로 감소된다. 불활성 가스 분위기 또는 진공 상태에서의 램프 어닐링 및 300℃ 이하로의 인출 온도 셋팅에 의해, 과다 산소 포함층의 형성으로 인한 상 천이 온도의 저하가 방지된다. 상기 천이 온도를 낮추므로, 집괴로 인한 저항의 증가 또는 막 파괴의 문제점도 방지된다.

Description

반도체 장치 제조 방법
본 발명은 반도체 장치를 제조하는 방법에 관한 것으로서, 특히, 실리콘 확산층 또는 폴리실리콘 게이트 전극상에 자기-정합 방식(self-aligned manner)으로 고융점 금속 규화물막(refactory metal silicide film)을 형성하는 방법에 관한 것이다.
[종래 기술의 설명]
반도체 장치의 집적오(degree of integration)는 부단하게 향상되어왔고, 따라서 게이트 배선의 폭(게이트 전극의 길이)과 확산층의 폭 및 두께는 감소되어왔다. 게이트 배선의 폭과 두께의 감소는 필연적으로 회로 동작의 지연을 야기시키는 배선 저항의 증가를 초래한다. 초미세의 반도체 장치(submicron semiconductor devices)에선, 고융점 금속 규화물 저항의 감소는 중요하고 필수적인 기술이다.
MOS 반도체 장치에선, 고융점 금속으로서 티타늄(Ti)을 사용한 자기-정합 규화물 기술이 실제 장치에 성공적으로 적용되었다.
그러나, 상기 종류의 트랜지스터 구조에선, 확산층이 고집적도화의 경향으로 인해 얕은 접합(shallow junction)으로 되는 것을 피할 수 없었다. 따라서, 규화물막의 감소된 두께가 요구되었다.
규화물막 두께의 감소는 상기 막 두께 자체의 감소로 인한 면저항(sheet resistance)의 증가뿐만 아니라 규화물막의 형성에 이하의 2가지 문제점을 야기시킨다. 첫째, 집괴(agglomeration)로 인한 규화물의 단선(전기 분리) 또는 저항의 증가의 문제점과, 둘째, 상(phase) 천이 온도의 상승의 문제점이다.
집괴로 인한 티타늄 규화물층의 단선의 원인은 다음과 같다고 생각된다. 티타늄 규화물막은 800℃ 이상의 온도에서 연화되기 시작하고 유동가능한 상태가 된다. 상기 유동은 티타늄 규화물의 표면상에 또는 확산층과의 경계면에 수평 방향으로 발생한다. 상기 유동에 의해, 티타늄 규화물막은 상기 막의 표면 에너지를 최소화하도록 변형된다. 즉, 상기 막은 두꺼운 섬 영역(thick island region)과 박막 영역(thin film region)으로 분리된다. 상기 현상으로 인해, 티타늄 규화물막 두께의 균일성이 상실되고, 몇몇 경우엔, 상기 막은 완전히 단선상태 즉, 전기적 분리 상태가 된다. 그러므로, 티타늄 규화물의 도전성은 저하되고 저항성이 증가한다.
게다가, 규화물막 두께의 감소와 규화물 배선 폭의 감소는 표면 인장의 증가를 야기한다. 이것은 집괴가 시작되는 온도의 감소를 초래한다. 이것이 T.P.Nolan등에 의해 Journal of Applied Physics, 71(2), 720 페이지(1992)에 보고되었다.
또 한편, 티타늄 규화물막을 형성하는데 상 천이가 필요하다. 이는 고 면저항(high sheet resistance, 저항성: 2 × 10-4ΩCm)을 가진 비-평형상(non-equilibrium phase)인 C49 구조로부터 저 면저항(low sheet resistance; 저항성: 1.5 × 10-5ΩCm)을 가진 C54 구조로의 상 천이이다.
트랜지스터의 크기를 감소시키기 위해선, 불순물 농도의 증가와. 규화물막 두께의 감소 및, 규화물막 폭의 감소가 요구된다. 상 천이 온도는 상기 불순물 농도와, 규화물막 두께및, 규화물막 폭에 따라 변한다 예를들어, 50nm에서 30nm로 규화물막 두께를 감소시킴에 따라, C49 구조로부터 C54 구조로의 상기 상 천이 온도는 약 700℃ 에서 900℃ 이상으로 증가한다.
그러므로 종래의 규화물은 상기 상 천이 온도 및 집괴 온도에 의해 제한된 온도 범위 즉. 상 천이 온도 이상과 집괴 온도 이하에서만 형성된다. 소자 크기의 상기 감소로 인한 상 천이 온도의 증가와 집괴온도의 감소 때문에, 규화물이 만족스럽게 형성되는 온도 범위가 사라지고, 0.5㎛ 또는 그 이하의 소자 설계시인, 저 저항성(10Ω/?)의 막은 더 이상 종래의 규화물 형성 방법에 의해 얻어질 수 없다.
종래의 구조를 가진 트랜지스터를 형성하는 종래 기술의 방법이 제1도와 제2도를 참조하여 설명될 것이다. 제1(a)도 내지 제1(d)도 및 제2(a)도 내지 제2(c)도는 상기 형태의 트랜지스터를 형성하는 종래의 방법의 제1 실시예의 단계를 설명하는 단면도이다.
제1(a)도에 도시된 바와 같이 우선적으로, 실리콘 기판(1)상에는 폴리실리콘으로 구성된 게이트 전극(4)이 게이트 산화물막(3)상에 형성된다; 확산층(2)의 일부가 게이트 전극(4)을 마스크로 사용하여 형성되며, 상기 게이트 전극에 인접하여 측벽(5)이 형성되고, 그후에 확산층의 일부가 또한 형성되어, 실리콘 기판(1)의 표면 영역에 저농도 도정된 드레인(Lightly Doped Drain; LDD)구조의 확산층(2)을 형성한다.
그후, 소망하는 막 두께(10 내지 100nm)의 티타늄 막(6)이 스퍼터링에의해 전체 표면상에 형성된다.
그 다음에, 규화물을 형성하는 열처리는 600 내지 700℃ 에서의 질소 분위기에서 30내지 60초 동안 수행된다. 상기 열 처리를 위해, 램프 어닐링 장치(lamp annealing device)가 장착된 열 처리실이 통상 사용된다. 이에 의해, 제1(b)도에 도시된 바와 같이, C49 구조의 티타늄 규화물(TiSi) 막(7)은 티타늄막(6)이 실리콘 표면과 접촉하는 영역, 즉, 절연막 의해 커버되지 않는 게이트 전극(4)의 표면과 확산층(2)의 표면상의 영역에 형성된다.
실리콘 산화물막(예를들어, 측벽(5)상의 티타늄막(6)과 규산화되지 않은 티타늄막이 질소와 반응하여 티타늄 질화물(TiN)막(9)을 형성한다.
상기 열 처리후에, 웨이퍼가 열처리실로부터 인출된다. 상기 인출은 실리콘이 산화되지 않는 400내지 500℃의 온도에서 수행된다. 이때에, 티타늄 질화물막(9)은 대략 30% 산소를 흡수(이것이 TiN에서 산소의 융해를 제한한다)하고 부분적으로 산화된다.
부분적으로 산화된 티타늄 질화물막을 통해 통과된 산소가 티타늄 규화물막(7)의 표면에 도달하고 상기 표면의 일부를 산화시켜, 티타늄 규화물막(7)과 티타늄 질화물막(9)간의 경계면에 약 15nm 두께의 산소 과다 규화물막(11)을 형성한다.
그 다음에 제1(c)도에 도시된 바와같이, 티타늄 질화물막(9) 및 반응하지 않는 티타늄막은 암모니아수(ammonia water)와 과산화수소(hydrogen peroxide)의 혼합 총액을 사용하여 제거된다. 상기 단계에 의해, 자기-정합된 티타늄 규화물 막(7)이 게이트 전극(4)상 및 소스 및 드레인 영역을 형성하는 확산층(2)상에 형성된다.
그 후에, 제1(d)도에 도시된 바와 같이, 상 천이를 위해 제2 열처리가 약 60초동안 약 800℃에서의 질소 분위기에서 수행되어, C49 구조의 저항성보다 더 낮은 저항성의 C54 구조를 가진 티타늄 규화물(TiSi2)을 형성한다 그 다음에. 제2(a)도에 도시된 바와 같이, SiO2로 구성된 층간 절연층(12)이 통상의 화학적 기상증착(chemical Vapor deposition) 공정을 사용하여 형성된다. 여기서, SiO2의 유리화 온도인 약 600℃에서 열 처리간 수행되어, 층간 절연막의 습기를 제거하고 층간 절연막이 리플로우(reflow)되게하여, 평탄화를 개선시킨다.
그 다음에, 제2(b)도에 도시된 바와 같이, 충간 절연막(12)이 확산층(2)에 도달하는 접촉홀(13) 형성에 통상 사용되는 리소그래피 및 에칭(lithography and etching)을 사용하여 선택적으로 제거된다. 최종적으로, 제2(c)도에 도시된 바와 같이,알 루미늄의 증착 및 패턴화가 전극/배선(14)을 형성하도록 수행되어, 소망하는 반도체 장치를 제조한다.
게다가, 상기 형태의 트랜지스터를 제조하는 종래 기술의 방법의 제2 실시예로서, JPUPA 1-205446 및 IEEE International Electron Device Meeting 906페이지(1993)에 기술된 방법이 제3도와 관련하여 설명될 것이다. 제1(a)도에 도시된 제1 실시예처럼 상기 제2 실시 예에서도, 실리콘 기판(1)상에 게이트 산화물막(3), 폴리실리콘으로 구성된 게이트 전극(4) 및 인접한 측벽(5)이 형성된다. LDD 구조의 확산층(2)이 실리콘 기판(1)의 표면 영역에 형성된다. 그 다음에, 소망하는두께(10내지 100nm)의 티타늄막(6)이 스퍼터링에 의해 전체 표면상에 형성된다. 이때에, 웨이퍼가 열처리실로부터 질소 분위기로 인출된 후에 질소 분위기 열처리에 의해 티타늄 질화물막(9a)이 형성된다. 후속 단계에 대해선, 제1(b)도 및 이타(later)에 도시된 제1 실시예와 동일한 단계가 수행되어 , 게이트 전극(4) 및 확산층(2)상에 티타늄 규화물이 형성된다.
[발명의 개요]
전술된 종래 기술에선, 규화물막 두께가 70nm이하로 감소될 시에, 전체 규화물의 면저항이 엄청나게 증가한다. 상기 작용의 이유는 다음과 같이 고려된다. (1)종래의 기술에선, 고 저항의 산소 과다 규화물막(11)이 티타늄 규화물(8)상에 형성된다 따라서, 산소 과다 규화물막(11)의 두께가 티타늄 규화물막(8)의 두께와 관계없이 거의 일정하기 때문에, 티타늄 규화물막의 두께가 감소할 시에 유효한 막 두께가 감소하고 저항이 현저히 증가한다.
(2) 규화물막의 산소 농도가 높은 종래 기술의 실시예에선, 규화물막의 상천이를 위해 열 처리동안 티타늄 및 실리콘의 확산이 혼합된 산소에 의해 억제된다. 따라서, 상 천이 온도가 증가하고, 집괴와 관련된 온도 제한으로 인해 충분한 상 천이가 형성될 수 없어, 면저항의 증가를 초래한다.
이러한 경향은 제3도에 도시된 종래 기술의 제2 실시예에서도 또한 발견되었다. 전술된 바와 같이 , 티타늄 질화물이 쉽게 산화되고 산소의 투과성이 높기 때문에. 티타늄 규화물막상의 산소 과다 규화물막의 형성이 방지될 수 없다 이러한 산화 특성 및 티타늄 질화물의 산소 확산 특성은 .journal of Applied Physics, 52(11), 6659페이지(1981)에 기술되어 있다.
본 발명의 목적은 규화물막 상에 산소 과다 규화물막의 형성을 최소화하는것이다. 본 발명의 또다른 목적은 규화물막내에 확산된 산소의 농도를 가능한 한 낮게 하는 것이다. 상기 목적을 달성함으로써, 규화물막의 유효 두께의 감소가 방지되며, 처리 윈도우가 넓어지도록 상 천이 온도가 낮아지고, 저 저항의 규화물막이 재현 가능하게 형성된다.
상기 목적을 이루기위해, 본 발명은 (1)표면이 노출되는 확산층(2) 및/또는 표면이 노출되는 폴리실리콘층(4)을 구비한 반도체 기판상에 고융점 금속막(6)을 형성하는 단계와; 고융점 금속이 실리콘과 반응하도록 열 처리에의해 상기 확산층 및/또는 상기 실리콘층상에 고융점 금속 규화물층(7)을 형성하는 단계를 포함하는데, 상기 반도체 기판이 상기 단계(2) 이후에 열처리실로부터 인출되고 산소 함유 분위기에 노출되는 온도는 약 300℃ 이하로 설정된다.
본 발명에선, 규화를 위한 열처리후의 웨이퍼의 인출, 즉, 표면상에 규화물막을 갖거나 또는 티타늄이나 티타늄 질화물로 코팅된 표면을 가진 웨이퍼를 산소 함유 분위기에 노출시키는 것은 300℃ 이하의 온도에서 수행된다. 규화물이 상기 표면상에 노출된다 하더라도, 상기 표면은 상기 온도에선 거의 산화되지 않는다.
표면이 티타늄막 또는 티타늄 질화물막으로 코팅되는 경우엔, 이들 막이 이러한 낮은 온도에선 거의 산화되지 않고 산소의 투과성이 낮기 때문에, 규화물막의 표면으로 산소 공급이 억제되어, 상기 막의 산화가 방지된다. 그러므로, 상기 막의 유효 두께의 감소가 억제되고, 규화물막에 아무런 산소도 공급되지 않기 때문에, 상 천이가 낮은 온도에서 수행되고, 처리 윈도우의 축소가 방지된다. 결과로서. 저 저항을 가진 규화물막이 재현 가능하게 형성될 수 있다.
본 발명의 상기 및 다른 목적, 특징인 잇점은 첨부된 도면과 함께 취해진 본 발명의 이하 상세한 설명에 대한 참조에 의해 보다 명백해질 것이다.
제1(a)도 내지 제1(d)도는 종래 기술의 제1 실시예를 형성하는 방법의 단계를 설명한 단면도.
제2(a)도 내지 제2(c)도는 종래 기술의 제1 실시예를 형성하는 방법의 단계를 설명한 제1도의 단계에 후속하는 단계를 설명한 단면도.
제3도는 종래 기술의 제2 실시예를 형성하는 방법을 설명한 단면도.
제4(a)도 내지 제4(d)도는 본 발명의 제1 실시예를 형성하는 방법의 단계를 설명한 단면도.
제5(a)도 내지 제5(c)도는 본 발명의 제1 실시예를 형성하는 방법의 단계를 설명한 제4도의 단계에 후속하는 단계를 설명한 단면도.
제6도는 본 발명에 사용된 열 처리실(heat treatment chamber) 도시도.
제7도는 본 발명의 제 1실시예의 영향을 설명한 그래프.
제8도는 본 발명의 제 1실시예의 영향을 설명한 그래프.
제9(a)도 내지 제9(c)도는 본 한명의 제2 실시예를 형성하는 방법의 단계를 설명하는 단면도.
제10도는 본 발명의 제2 실시예의 영향을 설명한 그래프.
제11(a)도 내지 제11(c)도는 본 발명의 제2 실시예를 형성하는 방법의 단계를 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 확산층
3 : 게이트 산화물막 4 : 게이트 전극
5 : 측벽 6 : 티타늄막
7 : 티타늄 규화물막 9 : 티타늄 질화물막
11 : 산소 과다 규화물막
본 발명의 양호한 실시에는 도면과 관련하여 설명될 것이다.
[실시예 1]
본 발명의 제1 실시예를 형성하는 방법이 제4(a)도 내지 제4(d)도 및 제5(a)도 내지 제5(c)도와 관련하여 설명될 것이다.
제4(a)도가 도시하는 바와같이, 게이트 산화물막(3), 폴리실리콘으로 구성된 게이트 전극(4) 및, 실리콘 산화물 막으로 구성된 측벽(5)이 실리콘 기판(1)상에 형성되고, LDD 구조의 확산층(2)이 종래 기술의 실시예에서와 같은 방식으로 실리콘 기판(1)의 표면 영역에 형성된다. 그 다음에, 소망하는 두께 (10 내지 100nm)의 티타늄막(6)이 스퍼터링에 의해 전체 표면상에 형성된다.
그 다음에, 웨이퍼는 제6도에 도시된 바와 같이 램프 어닐링 장치(lamp annealing device)가 장착된 열 처리실에서 어닐링 된다. 웨이퍼(21)는 수정대(quartz pedestal,22)상에 위치된다. 웨이퍼 온도는 고온계(23)를 사용하여 모니터 된다.
텅스텐 할로겐 램프(24)로부터 방출되고 반사기(25)에 의해 반사된 적외선이 수정 윈도우(26)를 통해 통과되어 웨이퍼 표면을 조명한다. 상기 열처리실은 가스 입구(27)를 통해 질소 가스(또는 다른 불활성 가스)로 채워지거나 또는, 웨이퍼의 산화를 방지하기 위해 진공펌프(28)에 의해 소망하는 진공 압력으로 비워진다. 본 발명의 실시예에선, 어닐링은 질소 분위기내에서 600내지 700℃의 온도에 30내지 60초 동안 수행된다. 상기 단계에선, 고 층저항을 가진 티타늄 규화물막은티타늄(6)이 실리콘 표면과 접촉하는 영역 즉, 절연막으로 덮혀 있지 않은 게이트 전극(4) 및 확산층(2)의 표면의 정력에 형성된다. 실리콘 산화물막상의 실리콘막과 규화되지 않은 실리콘상의 티타늄막은 티타늄 질화막(9)를 형성하도록 질소와 반응한다.
상기 열처리 동안, 질소가 규화물막내로 혼입되어, 질소 과다 규화물막(10)을 형성한다. 상기 열처리의 완료후에, 300℃ 이하의 온도에서 웨이퍼가 열처리실로부터 인출되어 대기에 노출된다. 비교적-낮은 온도에서 웨이퍼를 인출하므로, 티타늄 질화물막(9)이 산소에 대해 장벽으로서 작용한다. 게다가, 규화물막의 산소 혼합 용량이 감소하기 때문에, 대기에 노출되었다 하더라도 규화물막상에 산소 과다 규화물(11)의 형성이 방지된다.
그 다음에, 제4(c)도가 도시하는 바와 같이, 티타늄 질화물막(9) 및 반응하지 않은 티타늄(6)은 암모니아수 및 과산화수소의 혼합 용액을 사용하여 제거된다 이때에, 공기중에 포함된 산소가 규화물상에 흡수되어. 규화물의 표면상에 3nm두께의 산소 과다 규화물막(11)을 형성한다.
그 다음에, 제4(d)도가 도시하는 바와 같이, C49 구조로부터 C54 구조로의 상 천이에 필요한 제2 열처리가 열처리실을 사용하여 수행된다. 약 30초 동안 800 ∼ 900℃의 열처리 조건에 의해, 저 저항을 가진 C54 구조의 티타늄 규화물막(8)이 형성된다. 상기 열처리의 완료 후에, 300℃ 이하의 온도에서 웨이퍼가 열처리실로부터 인출된다 .
제7도는 C49 구조로부터 C54 구조로의 상 천이 온도의 제1열처리에 따른 인출 온도를 도시한다. 티타늄의 두께가 30nm이고 인출 온도가 400℃이면, 상 천이 온도가 900℃ 이상인 반면에, 인출온도를 20℃의 실온으로 셋팅함으로써, 상천이 온도가 약 800 C로 낮아지는데, 상기 온도는 티타늄막(6)의 두께가 80nm일시에의 상 천이 온도가 거의 동일하다. 따라서, 상기 상 천이 온도의 증대로 인한 협소한 공정(process) 마진의 문제점이 해결된다.
제8도는 규화물 층의 저항에 따른 제1 열처리 인출온도를 도시한다. 인출온도가 300℃ 이상이면, 산소 과다 규화물막의 두께의 증가와 산소 포함의 증가로 인해 면저항이 급격하게 증가한다. 그러나 인출 온도를 300℃ 이하로 셋팅함으로써, 실온 인출에 의해 얻어진 것과 거의 동일한 면저항값이 이루어진다.
면저항에 따른 인출 온도는 상 천이를 위한 열 처리(제2 열처리)후에 상이한 웨이퍼 인출 온도에 대해 측정된다. 제8도에 도시된 제1 열처리후의 인출 온도와 거의 동일한 결과가 획득된다.
그 다음에 제5(a)도에 도시된 바와 같이, 600nm 두께의 보론 및 인산을 포함하는 실리콘 산화물 막으로 구성된 층간 절연막(12)이 CVD 방법을 사용하여 성장된다. 상기 층간 절연막의 형성 후에, 유리화용 열처리가 램프 어닐링 장치를 사용하여 약 800℃에서 수행된다. 또한 상기 열처리에서, 어닐링은 질소 분위기에서 행해지고 웨이퍼 인출 온도는 300℃ 이하로 설정된다.
그 다음에, 제5(b)도에 도시된 바와 같이, 접촉홀(13)이 층간 절연막(12)의 희망위치에 개방된다 그후 제5(c)도에 도시된 바와 같이, 알루미늄으로 구성된 전극/배선(14)이 형성된다.또한 전극/배선(14)처럼 사용된 알루미늄막을 형성하는 과정에선, 막 형성동안 열 처리에 의해 알루미늄막의 단차를 개선시키는 기술이 이용된다.또한 이러한 과정에선, 웨이퍼 인출 온도가 300℃ 이하로 설정되어 규화물에 포함된 산소의 증가를 방지한다.
[실시예 2]
제9(a)도 내지 제9(c)도는 본 발명의 제2 실시예를 형성하는 단계를 설명하는 반도체 장치의 단면도를 도시한다.
상기 실시예에선, 규화물막을 형성하는 2개의 열처리 단계가 진공 상태에서 수행 된다 .
제9(a)도가 도시하는 바와 같이, 제4(a)도에 도시된 제1실시 예에서와 같은 방식으로 LDD 구조의 트랜지스터가 형성된 후, 소망하는 두께(10 내지 100nm)의 티탄늄막(6)이 스퍼터링에 의해 전체 표면상에 형성된다
그 다음에, 열처리가 30 내지 60초 동안 600 내지 700℃ 에서의 진공 상태에서 수행된다. 이에 의해. 제9(b)도에 도시된 바와 같이, 고 면저항을 가진 티타늄 규화물막(7)이 실리콘 표면과 접촉된 티타늄(6)의 표면 즉, 절연막으로 덮혀 있지 않은 게이트 전극(4)의 표면 영역 및 확삭층(2)의 표면상에 형성되며, 측벽 실리콘 산화물막(5)상에 반응하지 않는 티타늄막(6)을 남겨 놓는다.
상기 제1 열처리가 진공 상태에서 수행되기 때문에 질소가 규화물에 혼입되지 않고, 상기 제4(b)도에서 개시된 바와 같은 티타늄 질화물막(9) 및 질소 과다 규화물(10)이 형성되지 않는다. 열처리의 완료 후에, 300℃ 이하의 온도에서 웨이퍼가 열처리실로부터 인출된다. 이에 의해 약 6nm 두께의 산소 과다 규화물막(11)이 형 성 된다.
그 다음에, 제9(c)도가 도시하는 바와 같이, 반응하지 않은 티타늄막(6)은 암모니아수 및 과산화수소의 혼합 용액을 사용하여 제거된다. 그후에, 800℃ 에서의 진공 상태에서 열처리가 재차 수행되어, C49 구조의 티타늄 규화물막(7)을 C54 구조의 티타늄 규화물막(8)으로 변환시킨다. 그후에 웨이퍼는 300℃ 이하의 온도에서 열처리실로부터 인출된다. 후속단계는 제2(a)도 내지 제2(c)도에 도시된 제1 실시예에서와 같다.
제10도는 제1열처리가 진공 상태(제2 실시예)에서나 또는 질소 분위기(제 1 실시예)에서 수행될 시에 시트저항에 따른 제2 열처리 온도를 도시한다. 상기 제2실시예에선, 규산화가 진공 상태에서 수행되기 때문에, 질소가 규화물에 혼입되지 않아, 상기 제4(b) 도에서와 같은 질소 과다 규화물(10)이 형성되지 않는다. 결과로서, 제1 실시 예에서 보다 상기 제9(c) 도에서 개시된 바와 같은 두꺼운 티타늄 규화물(8)이 형성되어, 상 천이 온도가 약 30℃ 만큼 낮아질 수 있고, 처리 윈도우가 확장될 수 있다.
[실시예 3]
제11(a)도 내지 제11(c)도는 본 발명이 바이폴라 트랜지스터에 적용된는 예는 본 발명의 제3실시예를 설명한 반도체 장치의 단면도를 도시한다.
첫째, 제11(a)도가 도시하는 바와 같이, N-형의 매몰층(15)이 비소 원자의 확산에 의해 P-형 실리콘 기판(1a)의 표면 영역에 형성된다. 그 다음에, N-형 에피택셜층(16)이 형성퇴고 그후엔 매몰 콜렉터 인출 영역(15a)이 인산 원자의 선택적 확산에 의해 수행된다.
그 다음에, 실리콘 산화물막(17)이 전체 표면에 걸쳐 형성되고, 보론 원자가 베이스 영역(18)에 이온 주입된다.
실리콘 산화물막(17)이 베이스 영역(18)상에 개구를 형성하기 위해 선택적으로 에칭된 후때, 70내지 100nm 두께의 폴리실리콘막(19)이 CVD 방법에 의해 전체 표면에 걸쳐 증착된다.
그 다음에, 비소 원자가 70 내지 80kev의 이온-주입 에너지에 의해 폴리실리콘막(19)의 상부에서 주입된다. 결과로서, 최대의 비소 원자 농도가 폴리실리콘막(19)의 두께의 거의 중간에 위치된다.
그 다음에, 제11(b)도가 도시하는 바와 같이, 램프 어닐링이 보론 및 비소 원자의 활성화를 위해 900 내지 1100℃ 온도에서 수행되어, 비소 원자가 폴리실리콘막(19)으로부터 베이스 영역(18)으로 확산되어 에미터 영역(20)을 형성한다.
폴리실리콘막(19)이 선택적으로 에칭된 후에, 실리콘 산화물막(17)이 선택적으로 에칭되어 콜렉터 인출 영역(15a) 및 베이스 영역(18)에 도달하는 깊이를 가진 개구를 형성한다 그 다음에, 10 내지 60nm 두께의 티타늄막(6)이 스퍼터링에 의해 증착된다.
그 다음에, 알곤(Argon) 분위기에서, 열처리가 400 내지 600℃의 온도에서 수행되어, 개구내에와 폴리실리콘막(19)의 표면상에 티타늄 규화물막을 형성한다.
그러므로, 웨이퍼는 300℃ 이하의 인출 온도에서 열처리실로부터 인출된다. 그후에 반응하지 않은 티타늄막은 암모니아수 또는 황산 및 과산화수소의 혼합 용액을 사용하여 제거된다.
이로 인해, 얇은 산소 과다 규화물막(11)이 제 11(c) 도에 도시된 바와 같이 티타늄 규화물막상에 형성된다.
그 다음에, 면저항을 낮추는데 필요한 열 처리가 램프 어닐링 장치를 사용하여 수행되어 C49 구조의 티타늄 규화물막을 C54 구조의 티타늄 규화물막(8)으로 변환시킨다.
상기 열처리는 약 30초 동안 800 내지 900℃에서의 알곤 분위기에서 수행된다. 그후에, 300℃ 이하의 인출 온도에서 열처리실로부터 웨이퍼가 인출되어, 규화물의 표면이 산화하는 것을 방지한다.
상기 실시예에선, 제1열처리가 500℃에서 수행되었을 때 면저항에 따른 제2 열처리 온도가 제10도에 도시된 진공 상태에서의 열처리 (제2 실시예)에서와 거의 동일하다.
또한 상기 실시예에선, 규소화가 알곤 분위기에서 수행되기 때문에, 질소가 규화물에 혼합 되지 않는다. 결과로서, 상 천이 온도가 제1 실시예와 비교해서 약 30℃ 만큼 낮아질 수 있다.
상기 제3실시예에 의해, 에미터 영역(20)이 15Ω/?의 면저항을 가진 규화물막에 의해 코팅되기 때문에, 에미터를 인출하는 폴리실리콘막(19)의 면저항이 낮아져, 큰 구동 전류를 가진 바이폴라 트랜지스터의 회로 동작 속도를 개선시킨다.
비록 양호한 실시예가 전술되었다하더라도, 본 발명은 상기 실시예에 제한되지않으며 다양한 변경이 본 발명의 범위 내에서 수행될 수도 있다. 예를들어, 전술된 실시예에선, 규화물막이 확산층과 게이트 전극 둘다에 형성되나, 규화물막이 이들중 하나에만 형성될 수도 있다. 또한, 제4(a) 도, 제9(a)도 및, 제11(b)도에 도시된 단계에선, 티타늄막(6)이 티타늄 질화물막의 성장에 뒤이어 형성된 후에, 제1 열처리가 수행될 수도 있다.
본 발명은 규화물막내에 산소 혼합을 피하기 위해 300℃ 이하의 온도에서 열처리실로부터의 웨이퍼의 인출 및 노출을 특징으로 한다. 그러므로, 열처리실로 부터의 웨이퍼의 인출은, 웨이퍼가 산소에 노출되지 않는 한, 300℃ 이상에서 수행될 수 있다. 떼를들어, 열처리실은 불활성 가스로 채워지거나 진공 상태를 유지하는 또다른 처리실체 접속될 수도 있다. 웨이퍼는 산소에 노출되지 않은채 300℃ 이상의 온도에 상기 처리실로 전송될 수도 있고 상기 처리실에서 처리 또는 냉각될수도 있다.
전술된 바와 같이, 본 발명의 반도체 장치를 형성하는 방법은 고온에서 산소 노출을 피하기 위해 300℃ 이하의 온도에서 열처리실로부터의 웨이퍼의 인출을 특징으로 한다.
그러므로, 규화물내로 공기중의 산소의 확산이 방지되고, 전체 규화물막에서의 산소 과다 규화물막의 두께가 감소된다. 또한, 본 발명에 따라, 저 산소 용량을 가진 두꺼운 규화물막이 형성될 수도 있기 때문에, 상 천이 온도의 상승이 방지될수도 있고, 층 두께가 나노미터(nano moter)의 수십 배만큼 얇다하더라도, 저 저항의 규화물막이 재현 가능하게 형성될 수도 있다.

Claims (13)

  1. 반도체 장치 제조 방법에 있어서, 표면이 노출된 확상층과 표면이 노출된 폴리실리콘층 중 적어도 한층을 구비한 반도체 기판상에 고융점 금속막을 형성하는 단계와; 상기 고융점 금속이 실리콘과 반응하게 하기 위해 열처리실에서의 가열에 의해 상기 확상층과 상기 폴리실리콘층중 적어도 한 층상에 고융점 금속 규화물층을 형성하는 단계와; 상기 고융점 금속 규화물의 저항성을 낮추기 위해 열처리실에서의 가열에 의해 상기 확산층 및 상기 폴리실리콘층 중 적어도 한 층상에 상기 고융점_금속 규화물층의 상 천이를 유도하는 단계 및; 상기 반도체 기판이 상기 열처리실로부터 인출되고 산소를포함한 분위기에 노출되는 온도가 300℃ 이하로 설정되게 상기 열처리실로부터 상기 반도체 기판을 인출하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 열처리가 램프 어닐링 장치를 사용해서 수행.
  3. 제1항에 있어서, 상기 열처리가 불활성 가스 분위기에서나 또는 진공 상태에서 수행되는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 불활성 가스가 질소인 반도체 장치 제조 방법.
  5. 제3항에 있어서, 상기 불활성 가스가 알곤인 반도체 장치 제조 방법.
  6. 제2항에 있어서, 상기 열처리가 불활성 가스 분위기에서나 또는 진공 상태에서 수행되는 반도체 장치 제조 방법.
  7. 반도체 장치 제조 방법에 있어서, 표면이 노출된 확산층과 표면이 노출된 폴리실리콘층 중 적어도 한층을 구비 한 반도체 기판상에 고융점 금속막을 형성하는 단계와; 상기 고융점 금속이 실리콘과 반응하게 하기 위해 열처리실에서의 가열에 의해 상기 확산층 및 상기 폴리실리콘층 중 적어도 한 층상에 고융점 금속 규화물층을 형성하는 단계 및; 상기 반도체 기판이 상기 열처리실로부터 인출되고 산소를 포함하는 분위기에 노출되는 온도가 300℃ 이하로 설정되게 상기 열처리실로부터 상기 반도체 기판을 인출하는 단계를 포항하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 열처리가 램프 어닐링 장치를 사용하여 수행되는 반도체 장치 제조 방법.
  9. 제7항에 있어서, 상기 열 처리가 불활성 가스 분위기에서나 또는 진공 상태에서 수행되는 반도체 장치 제조 방법.
  10. 제8항에 있어서, 상기 불활성 가스가 질소 또는 알곤인 반도체 장치 제조 방법 .
  11. 제8항에 있어서, 상기 열 처리가 불활성 가스 분위기에서나 또는 진공 상태에서 수행되는 반도체 장치 제조 방법.
  12. 제1항에 있어서, 상기 고융점 금속막이 티타늄으로 만들어지는 반도체 장치 제조 방법.
  13. 제7항에 있어서, 상기 고융점 금속막이 티타늄으로 만들어지는 반도체 장치 제조 방법.
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