KR100886260B1 - 반도체 장치에서 규화물막을 형성하는 방법 - Google Patents

반도체 장치에서 규화물막을 형성하는 방법 Download PDF

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Abstract

패너닝되고 노출되어 있는 다른 물질(180, 예를 들어 규소)을 직접 덮고 있는 영역(190)에서 전면층(blanket)물질(165, 예를 들어 금속)이 완전히 반응하기 전에 규화물화(silicidation)공정을 정지시키는 것을 포함하는 자기-정열(self-aligned) 규화물화 방법이 제공된다. 이로써 다른 영역(150, 예를 들어, 상부에 있는 절연체)으로부터의 전면층 물질(150)이 확산되는 것이 방지된다. 기판에 근접하게 위치하며 대용량인 가열된 판을 이용하며 핫 월(hot wall) 반응기에서 이루어지는 전도(conductive) 급속 열적 어닐링을 통하여 제어와 균일도가 보장된다. 반응의 정지는 강제 냉각에 의해 이루어질 수 있는데, 바람직하게는 근접하게 위치한 대용량 판과의 전도 열교환으로 이루어진다.

Description

반도체 장치에서 규화물막을 형성하는 방법{METHOD OF FORMING SILICIDE FILMS IN SEMICONDUCTOR DEVICES}
도 1a 내지 도 1d는 이상적인 종래의 공정 흐름에 따라 트랜지스터의 게이트, 소스, 드레인 영역의 상부에 균일한 NiSix막이 이상적으로 형성된 것을 나타내는 것으로, 부분적으로 제조된 집적회로의 단면을 나타내는 개략도이고,
도 2a 내지 도 2d는 도 1a 내지 도 1d의 종래 공정 흐름과 관련된 "역 라인 폭 영향"으로 인한 불균일한 NiSix막의 형성을 나타내는 그림이고,
도 3은 역 라인 폭 영향의 실험적 입증을 보여주는 면저항 대 게이트 길이의 그래프인데, 여기서는 더 큰 게이트 길이를 가지는 N+게이트 구조는 더 얇은 NiSix막을 가지고 이는 이들 막이 더 큰 면저항을 갖도록 하는 것을 나타내며,
도 4는 본발명의 바람직한 실시예에 따른 기판 어닐링을 위한 대표적인 반응기의 단면 개략도이며,
도 5a 내지 도 5d는 본발명의 바람직한 실시예에 따라, 역 라인 폭 영향이 억제된 공정 흐름을 보여주는 것으로, 부분적으로 제조된 집적회로의 단면을 나타내는 개략도이고,
도 6a와 도6b는 본발명의 바람직한 실시예에 따라 각각 5초와 30초의 어닐 링 시간에서 규소 웨이퍼에 증착된 전면 니켈막에 대한, 어닐링 온도에 따른 NiSix 규화물의 면 저항과 균일도를 나타내는 그래프이고,
도 7은 규소 웨이퍼에 증착된 전면 니켈막에 대한 어닐링 온도에 대한 NiSix 규화물 면저항과 균일도를 나타내는 그래프인데, 이 그래프는 본발명의 바람직한 실시예에 따른 근접 위치한 핫 플레이트 시스템과 종래의 램프-기초 시스템간의 30초 어닐링의 차이를 나타내고 있다.
본 발명은, 일반적으로 반도체 장치를 제조하는 방법에 관련된 것이고, 더 상세하게는 규화물화(silicidation)공정에 관련된 것이다.
발전된 반도체 장비에 있어서, 게이트, 소스, 드레인 구조에 존재하는 규소는 저-저항 금속 규화물로 전환된다. 이는 한편으로는 낮은 벌크 저항을 가지는 전도 패스를 실현하기 위한 것이고, 다른 한편으로는 좋은 접촉저항을 확보하기 위한 것이다. 과거에, TiSi2가 이 공정에 사용되었으며 현재는 가장 발전된 장치의 규화물로는 CoSi2가 선택된다. TiSi2와 CoSi2 모두 상대적으로 많은 양의 규소를 소비하기 때문에, 65nm기술 또는 그 이상의 장비에는 이러한 전도 패스를 형성하기 위하여 NiSix가 사용될 것이 예상되고 있다. 이 규화물은 낮은 벌크 저항을 가지면서도 상대적으로 규소를 적게 소비한다.
도 1a 내지 도 1d에 기판(80)상에 NiSix를 형성하는 이상적인 공정이 나타나 있다. 먼저, 게이트 전극(10), 게이트 유전체(20), 소스(30), 드레인(40)을 포함하는 트랜지스터의 기본 구조가 형성된다(도 1a). 다결정 규소(폴리규소) 게이트의 측면에는 소위 스페이서(50)가 형성되는데, 이는 다결정 규소/게이트 산화물 스택의 측면과 뒤에 형성되는 막을 서로 절연시킨다. 니켈막(60)이 그 다음 증착되는데, 통상 물리적 증기 증착(PVD, 예를 들어 스퍼터링)을 통해 증착된다(도 1b). 웨이퍼는 니켈이 하부의 규소와 반응하여 니켈 규화물(NiSix, 70)을 형성하는 온도까지 가열된다. 어닐링 온도에 따라서, NiSix는 Ni2Si, NiSi, NiSi2 그리고 또는 이들의 혼합물을 나타낼 수 있다. 온도는 상대적으로 높은 저항을 가지는 NiSi2의 형성을 방지하기 위하여 통상적으로 충분히 낮게(예를 들어, 약 600℃이하) 유지된다.
원칙적으로, NiSix는 자기정렬식(self-aligned fashion)으로, 즉 니켈과 규소가 모두 존재하는 위치에만 형성된다. 도시된 구조에서, 이 같은 위치는 금속 니켈층 아래에 노출된 규소를 가진다. 따라서, 이상적으로는, 스페이서(50)의 위치에서는 규화물의 성장이 발생하지 않는다(도 1c). 도 1c는 규화물 막의 형성은 노출된 규소상부의 니켈막이 완전히 소모될 때까지 계속되는 것을 나타낸다. 규소위에는 반응할 니켈이 남아 있지 않다. 이 공정은, 일반적으로 제1급속열처리(first rapid thermal processsing, RTP1)으로 불리며, 통상 300 내지 400℃의 온도 범위에서 행해진다.
이 공정이 완료되면, 기판은 소위 선택적 금속 식각에 노출된다. 이 습식 식각 공정에서, NiSix막은 온전히 남아있는 반면, 반응하지 않은 니켈은 식각된다(도 1d). 이로 인해 게이트, 소스, 드레인 그리고 다른 노출된 규소 표면의 상부에는 저-저항 규화물이 형성된다. 반응하지 않은 니켈을 제거함으로써, 이러한 구조는 서로 전기적으로 분리되어 있다. 보통, 450℃에서의 어닐링(RTP2)이 규화물막이 NiSi만으로 만들어지도록 하기 위해 적용된다. 예를 들어 규화물화과정에서 생성된 Ni2Si 상은 완전히 반응하여 사라진다. 전형적으로, 100nm의 니켈은 면저항이 약 8μΩ㎝인 NiSi로 전환된다.
따라서, 이론상, NiSix는 낮은 벌크 저항과 좋은 접촉 저항을 가지는 전도 패스의 형성을 가능하게 한다. 그러나, 실제로는, 본 발명가들은 이들 NiSix의 저항이 이상적인 것보다 낮은 것을 발견하였는데, 이는 기판의 표면상의 다른 막들이 다른 저항을 가질 수 있기 때문이다. 이러한 변화는 NiSix 막을 이용하여 형성된 전기 장치의 전기적 성능에 불균일성을 유발할 수 있기 때문에 바람직하지 않다.
따라서, 더욱 균일한 저항을 갖는 NiSix막을 형성하는 방법이 필요하다.
따라서, 본 발명의 목적은 균일한 저항을 갖는 NiSix막을 형성하는 방법을 제공하는 것이다.
본 발명의 한 관점에 따르면, 반도체 웨이퍼를 가공하는 방법이 제공된다. 이 방법은 어닐링 스테이션에 반도체 웨이퍼를 장착하는 단계를 포함한다. 웨이퍼는 웨이퍼의 적어도 일 영역에서 규소와 접촉하고 있는 금속막을 포함한다. 웨이퍼는 규화물화 온도로 균일하게 가열되고 금속의 일부가 규소와 반응하여 규화물을 형성하도록 충분한 시간동안 규화물화 온도로 유지된다. 웨이퍼는 웨이퍼의 적어도 일 영역을 덮고 있는 모든 금속이 규소와 반응하기 전에 어닐링 스테이션으로부터 제거된다.
본 발명의 다른 관점에 따르면, 평평한 표면을 가지는 기판상에서 금속과 규소의 자기정렬 규화물화를 위한 방법이 제공된다. 본 발명은 금속과 규소 중 어느 하나의 전면층(blanket layer)을 형성하고 다른 하나의 패터닝된 구조를 전면층에 접촉시키는 단계를 포함한다. 전면층과 패터닝된 구조는 급속한 열적 어닐링이 적용되는데, 이는 금속 규화물을 패턴대로 형성하기 위해 기판을, 균일하게 가열되고 실질적으로 평평한 가열된 본체에 평행하게 대면시킴으로써 이루어진다. 가열된 본체는 평평한 기판 표면의 전체에 연장되어 있다.
본 발명의 또 다른 관점에 따르면, 집적회로가 제공된다. 집적회로는 복수의 전기적 접촉을 가지는 복수의 전기적 장치를 포함한다. 전기적 접촉은 실질적으로 균일한 면저항과 가변되는 폭을 가지는 금속 규화물층을 포함한다.
본발명의 바람직한 실시예에서, 규화물화는 미국특허 제 6,183,565호에 개시 된 레비터(Levitor)반응기에서 수행되며, 이 내용은 온전한 참조로서 결합된다.
본 발명의 다른 실시예에서, 웨이퍼는 어닐링 후에 강제로 균일하게 냉각되는데, 이는 웨이퍼를 웨이퍼 표면 전체에 걸쳐 연장되어 있는 냉각 본체와 근접하게 위치하게 함으로써 이루어진다.
본 발명은 바람직한 실시예에 대한 설명과 첨부된 도면을 통하여 더욱 잘 이해될 수 있다. 그러나 이는 본발명을 한정하는 것은 아니다.
도 2에서와 같이, 발명자들은 NiSix막 저항의 변화는 니켈층에서의 니켈의 움직임으로 인해 발생하는 막 두께의 변화 때문임을 발견하였다. 특히, 막이 다른 두께를 갖는 것은, NiSix를 형성하기 위하여 소모되는 니켈이 규소의 바로 상부에 있는 영역으로부터 뿐만 아니라 다양한 구조(예를 들어 스페이서(50)의 상부와 다른 절연체)의 비-규소 표면을 덮고 있는 니켈막 영역에서도 오기 때문이다. 결과적으로, 도 2a에서와 같이, 실제의 전기적 장치에서는, 여러 규소 표면에서의 디멘젼은 다이 또는 기판의 전체에 걸쳐 변화한다. 균일한 금속막(60)이 증착되면(예를 들어, PVD Ni), 규화물화 공정은 기판(80)의 규소와 바로 근방에, 즉 도 2b와 같이 규소 표면의 바로 상부에 있는 바람직한 금속층(60)이 반응하면서 개시된다. 그러나 공정은 반드시 규소 상부의 니켈이 다 소모되었을 때 정지되는 것은 아니다. 오히려, 도 2c에서와 같이 반응이 일어나지 않은 영역(예를 들어 절연체의 바로 상부)으로부터의 니켈이 NiSix층(70)을 형성하기 위해 이미 소모된 영역까지 확산된 니켈과 규소의 반응으로 이어진다. 이것은 도 2d의 왼쪽편 구조와 같은 좁은 규소 라인이 도2d의 오른편 구조와 같은 넓은 규소라인에 비하여 더 두꺼운 NiSix층(70)을 갖게 한다. 이것이 소위 "역 라인 폭 영향(reverse line width effect)"라고 하는 것으로, 이는 확산된 니켈이 넓은 규소 라인의 큰 영역보다 좁은 규소라인의 좁은 영역에 집중되기 때문이다.
좁은 규소 라인에의 높은 니켈농도는 좁은 라인에서의 NiSix 생성을 증가시키고, 트랜지스터 활성 영영에서의 규소 소모를 증가시킨다.
역 라인 폭 영향의 실험적 입증이 도 3에 개시되어 있다. 여기서 도 3의 게이트 길이는 도 2의 라인 폭과 대응되는 디멘젼이다. 그림을 보면, 50nm 라인은 약 3Ω/sq의 면저항을 가지는 규화물 막을 가지는데, 이는 1000nm 라인이 가지는 약 8Ω/sq의 면저항에 비하여 약 2-3배 낮은 것이다. 위에서 언급한 바와 같이, 이 같은 저항의 불균일은 바람직하지 않다.
이러한 역 라인 폭 영향을 방지하는 하나의 해결책은 어닐링 시간 또는 어닐링 온도를 낮추어 어닐링의 끝을 규화물화 반응의 완료, 즉, 규소 표면을 덮고 있는 모든 니켈의 고갈과 일치시키는 것이다. 램프 가열 시스템에서의 규화물화는 온도면에서 작지만 심각한 불균일성의 문제를 가진다. 따라서, 이와 같은 램프 가열 시스템에서 규화물화 반응이 완전하지 못하며, 면저항의 불균일성은 심각하게 증가하여 역 라인 폭 영향에 의해 야기되는 불균일성보다 더 클 수 있다. 따라서 규화물화는 통상 과도하게(overdone) 이루어진다. 예를 들어 모든 곳에서 규화물화가 확실히 완료되도록 하기 위하여 이론적으로 필요한 시간보다 더 길게 어닐링이 실 행되는 것이다.
오늘날 일반적으로 사용되는 어닐링 시스템은 웨이퍼와 같은 기판을 콜드-웰 (cold-wall)챔버내에서 복사 가열하는 데 기초하는 램프-기초(lamp-based) 시스템이다. 이 시스템은 일반적으로 웨이퍼의 온도를 급속 열적 어닐링온도로 급격히 증가시키는 가장 좁은 방법으로 여겨지고 있으나, 콜드-웰 챔버내에서의 복사 가열은 웨이퍼를 균일하게 가열하지 못한다는 것이 발견되었다. 니켈과 규소의 반응 속도가 어닐링온도에 관련되기 때문에, 불균일한 가열은 웨이퍼의 일영역에서의 니켈막은 다 소모되는 반면 웨이퍼의 다른 영역의 니켈은 다 소모되지 않는 상황을 가져온다. 따라서, NiSix층 두께의 큰 변화가 발생한다. 또한, NiSix층은 Ni2Si, NiSi를 포함하는 다양한 니켈 규화물의 혼합물을 포함할 수 있다. 형성된 Ni2Si, NiSi의 상대적인 농도의 변화는 복사 흡수 속도를 다르게 하며, 나아가 웨이퍼 전반에 걸쳐 비균일 가열속도를 가져올 수 있다. 따라서, 규화물화 공정에 일반적으로 사용되는 램프-기초 시스템은 비균일한 NiSix층 두께를 가져 올 수 있다.
요컨대, 역 라인 폭 영향을 방지하는 하나의 방법은, 규소표면을 덮고 있는 니켈층이 완전히 전환되는 시점에 니켈과 규소의 반응을 정지시키는 것이다. 이론적으로 좋은 전략이지만, 이는 비균일 가열이라는 요소 때문에 달성되기 쉽지 않다. 따라서, 니켈과 규소의 불완전한 소모는 심각한 저항 증가의 원인이 될 수 있기 때문에, 규화물화 공정은 어디서나 확실하게 규화물화가 완료되는 것을 확실할 정도로 과도하게 이루어지며, 일반적으로 낮은 저항이 얻어진다. 결과적으로, 규화 물화 공정은 통상적으로 역 라인 폭 영향을 나타내는데, 이는 NiSix층의 저항에 변화를 야기한다.
불완전한 규화물화는 일반적으로 규화물 막 면저항에서 받아들일 수 없을 정도의 큰 변화를 가지는 것으로 예상되지만, 불완전한 규화물화는 역 라인 폭 영향을 방지하는데 유용한것으로 발견되었다. 더우기, 받아들이기 힘들 정도로 큰 면저항 변화는 반드시 불완전한 규화물화로부터 오는 것인 아니며, 오히여, 아래에 기재한 바와 같이, 이러한 변화는 상당히 줄여질 수 있다.
유리하게는, 본 발명의 바람직한 실시예에 따르면, 상대적으로 낮은 면저항 변화를 가지는 규화물막이 핫 월(hot wall) 윈리를 채용한 반응기 시스템에 의하여 형성될 수 있다. 바람직하게는, 이들 시스템에서, 가열된 본체(heated body) 또는 가열판(heated plate)은 기판과 근접하게 배치되고, 기판은 복사보다는 전도에 의하여 가열된다. 이 결과, 에너지의 흡수는 형성되는 물질의 상, 예를 들어 Ni2Si, NiSi에 독립적이면서, 웨이터는 매우 균일한 방식으로 낮은 온도로 가열될 수 있다. 결과적으로, 비균일 가열로 인한 비균일성은 감소된다. 이에 따라, 아래에서 설명한 바와 같이, 니켈층이 아직 완전히 변환되기 전에 규화물화를 정지시키는 것은 핫월 급속 열적 어닐링 장치에서 행할 때 장점이 있다.
NiSix전환 공정은 적어도 하나의 균일하게 가열되고 실질적으로 평평한 본체를 포함하는 시스템에서 행해진다. 공정 동안에, 웨이퍼와 같은 기판은 가열된 본체와 평행하게 대면하며 위치하며, 가열된 본체는 평평한 웨이퍼 표면의 전체에 걸 쳐 있다. 바람직하게 웨이퍼는 가열된 본체로부터 약 2mm, 더 바람직하게는 약 1mm정도로 근접하여 위치한다.
바람직한 일실시예에서, NiSix형성 공정은 두개의 실질적으로 평평한 가열된 본체를 포함하는 시스템에서 행해지는데, 여기서 각 가열된 본체는 바람직하게는 균일하게 가열되어 있다. 본체들은 서로 마주보며 평행하게 위치하고 있어서, 가공 조건에서, 웨이퍼는 본체들 사이에 수용되고 가열된 본체에 대하여 평행하게 대면하며 위치할 수 있다. 각 가열된 본체는 바람직하게는 웨이퍼의 평평한 표면을 덮을 수 있을 정도로 연장되어 있는 것이 바람직하다.
또 다른 바람직한 실시예에서, 가열된 본체는 대용량이다. 대용량이라는 것은, 전체 기판 표면에 대면하며 연장되어 있는 월(wall)이 기판의 열중량보다 5배, 더 바람직하게는 10배이상의 열중량을 가지는 것을 의미한다. 실제에 있어, 이것은 통상적으로 기판 표면에 수직방향으로 측정하였을 때 10mm이상의 두께, 더 바람직하게는 40mm이상의 두께를 가지는 금속 블록을 수반한다.
가장 바람직하게, 규화물화는 레비터 시스템에서 행해지는데, 이는 네덜란드 빌토벤의 ASM 인터네셔널 엔. 브이.에서 상업적으로 입수가능하다. 레비터 시스템의 반응기(200)가 도 4에 도시되어 있다. 이 설계에서, 기판(180)은 대용량 블록 또는 판(213, 214)의 사이의 반응공간에 적재된다. 그리고 반응기(200)는 기판(180)이 양쪽 블록(213, 214)에 근접할 때까지 대용량 블록들을 움직임으로써 닫아진다. 유리하게는, 블록(213,214)은 비활성가스 공급부(227,228)와 함께 가스 쿠션을 제공하기 위해 기판(180)전체에 분산되어 있는 복수의 가스 통과부(224, 225)를 포함하는데, 이로써 접촉없는 어닐링을 가능하게 한다. 다른 구조에서, 기판(180)이 기둥이나 스페이서(도시하지 않음)에 의하여 아래쪽 월(248)로부터 간격을 형성할 수 있음을 이해할 수 있을 것이다.
블록(213, 214)은 대용량인 가열된 본체(230, 240)와 함께 제공되어 있다. 위에서 언급한 바와 같이, 가열된 본체(230, 240)는 바람직하게는 기판(180)의 열질량보다 5배 큰, 바람직하게는 약 10배 더 큰 열용량을 가진다. 그리고 금속 블록은 기판(180)의 면에 수직방향으로 측정했을 때, 약 10mm이상, 바람직하게는 40mm이상의 두께를 갖는 것이 바람직하다.
기판(180)과 블록(213 그리고/또는 214)사이의 근접한 배치, 즉 약 2mm보다 작은, 바람직하게는 약 1mm보다 작은 배치는 균일하며 전도가 주가 되는 가열을 제공하는데, 이는 레비터 설계에서 특히 장점이 있다. 레비터 설계를 따르는 반응기는 미국특허 제 6,183,565호에 개시되어 있으며, 온전한 참조로서 본 발명에 결합된다.
실험결과를 나타내는 도 6과 도 7은 기판의 양면에 가열된 블록을 적용하는 반응기에서 행한 실험으로부터 얻어졌다. 아래에서 더 자세히 설명하겠지만, 레비터 시스템은 가열과 인-시츄 냉각 모두를 위해 채용될 수 있다. 따라서, 어떤 구성에서, 상부 블록 또는 판과 하부 블록 또는 판(바람직하게는 웨이퍼 전체에 절쳐서 연장되며 웨이퍼에 근접하여 위치한다)은 모두 뜨겁고 같은 온도로 유지될 수 있는 반면, 다른 구성에서는 하나의 블록만이 뜨겁고(즉, 반응 온도보다 높다) 다른 하 나는 차가울(즉 반응온도 보다 낮다) 수 있다. 후자의 구성은 기판을 어닐링 온도 이하로 빠르게 내려서 어닐링의 지속을 정밀하게 제어할 수 있다. 유리하게는, 이러한 급속 냉각은 반응을 위한 온도보다 기판의 온도를 낮추어서 규화물화 반응을 빠르게 정지시킬 수 있다.
규화물화 공정을 위한 대표적인 공정 흐름과 공정 흐름의 결과가 도 5에 개략적으로 나타나 있다. 도 5a에서와 같이, 바람직하게는 니켈인 전면 금속층(165)은 바람직하게는 규소 웨이퍼인 규소기판(180)에 증착된다. 웨이퍼는 절연 영역(150, 도시된 예에서는 스페이서)사이에 규소의 노출 영역(190)을 가지는 패터닝된 구조인 것이 바람직하다. 규소의 노출 영역(190)은 이전에 증착된 규소층이거나 웨이퍼 자체를 형성하는 규소일 수 있다. 금속층(165)의 증착은 금속과 노출된 규소(190)를 접촉하게 한다. 도시된 실시예에서, 규소의 노출 영역(190)은 규소로 형서된 게이트 전극(110), 스페이서(150)와 게이트 전극(110) 사이의 소스와 드레인 영역을 포함한다.
또한 이어지는 어닐링과 동일한 반응 챔버내에서 금속층 증착이 행해질 수 있고, 어닐링이 증착을 위한 반응챔버와는 다른 어닐 스테이션에서 행해질수도 있다. 어닐링 스테이션이 증착챔버와 다르다면, 웨이퍼는 금속층 증착후에 어닐링 스테이션에 장착될 수 있다. 이같은 어닐링 스테이션은 예를 들어 레비터시스템의 반응기일 수 있다.
도 5b와 같이, 웨이퍼는 금속층(165)이 규화물(170)로 전환되는 반응이 일어나는 온도인 규화물화온도에서 어닐링된다. 도시된 실시예에서, 규화물화 온도는 니켈층(165)의 NiSix(170)로 전환되는 온도이다. 바람직하게는, 어닐링은 가열이 약 2분내로, 더 바람직하게는 약 1분내로 행해지는 급속 열적 어닐링이다. 이 공정은 도5c에서와 같이 모든 니켈층(165)이 NiSix(170)로 변환되기 전에 종료되는 것이 바람직하다. 이 시점의 규화물화에서, NiSi생성공정에 공급되는 대부분의 니켈은 NiSix가 생성되고 있는 노출된 규소 영역(190)의 바로 상부에 위치하는 잔여 니켈층(165)로부터 공급된다. 비록, 원칙적으로, 다른 영역으로부터의 니켈 확산은 어느 정도 존재하지만, 이 같은 확산은 NiSix막(170)의 바로 상부에서의 니켈 확산에 비하면 규화물화 반응에 기여하는 정도가 매우 적다. 결과적으로 역 라인 폭 영향이 감소되어지고 실질적으로 방지될 수 있다. 이와 함께, 어닐링에 의하여 형성된 규화물막은 예를 들어 증착공정을 통해 형성된 유사한 막보다 하부의 규소기판과의 접착력이 우수하며 더 많은 확산 경계(diffuse boundary)를 가진다. 바람직하게는 규화물막(170)은 그 밑에 있는 소소와 드레인과 접촉한다.
도 5d에서와 같이, 반응하지 않은 니켈은 선택적인 금속 식각을 통해 기판으로부터 선택적으로 식각될 수 있으며, NiSix막(170)이 남게 된다. 미반응 니켈(165)의 제거는 NiSix(170)을 포함하는 구조를 서로 전기적으로 분리하기 위하여 행해진다. 따라서, 게이트, 소스, 드레인 그리고/또는 다른 노출된 규소 표면의 상부에 저-저항 규화물(170)이 형성된다.
위에서 설명한 규화물화 공정에 의하여 형성된 막(170)의 균일도를 서로 다 른 규화물화 시간에 대하여 온도를 바꾸어 가며 조사하였다. 전면 니켈 막에 대한 이 같은 조사의 결과가 도 6에 나타나 있다. 250 내지 350℃ 사이의 온도에서 어닐링 시간 5초와 30초가 적용되었다. 도 6에 나타난 결과로부터, 초기 PVD 니켈층의 완전한 전환은 5초 어닐링의 경우 약 300℃이상, 30초 어닐링의 경우 약 290℃ 이상에서 일어남이 분명하다. 완전한 전환이 발생했을 때, 최종 NiSix막의 면저항의 균일도는 약 3%인데, 이는 초기 PVD니켈층 두께의 균일도에 의하여 결정된다. 온도가 충분히 낮아 주어진 어닐링 시간에 전환이 불완전하게만 이루어지면, 생성되는 NiSi층(미반응 니켈의 선택적인 식각후에)의 균일도는 열적부담(thermal budget)의 균일도에 의해 지배되는데, 이는 어닐링 시스템에 의해 야기되는 것이다. 레비터 시스템을 사용한 어닐링의 경우에, 균일도가 1 내지 1.5% 향상된다. 결과적으로, 니켈막이 불완전하게 전환될 경우, 역 라인 폭 영향만 제거되는 것이 아니라 전면 막에 대한 더 좋은 저항 균일도가 얻어진다.
도 7은 레비터와 램프-기초 어닐링 시스템간의 30초 어닐링의 비교를 나타낸다. 290℃ 보다 높은 온도에서, 면 저항은 두 경우에 실질적으로 일정(동일)하다. 이는 니켈층이 니켈 규화물로 완전히 전환되었을 대 얻어지는 면저항에 해당한다. 균일도도 그 온도 범위에서 동일하다. 앞서 언급한 바와 같이, 면저항의 균일도는 초기 PVD 니켈층(약 3%)의 균일도로 결정된다.
290℃ 보다 낮은 온도(불완전한 규화물화 영역)에서, 두 시스템은 아주 다른 양상을 나타낸다. 레비터에서는 두께와 면저항 모두의 비균일성이 약 1 내지 1.5% 향상되었지만, 램프 어닐링 막에서는 비균일도가 7%이상 나빠졌다. 이 결과는 관심 오도영역에서 램프-기초 시스템의 불량한 가열 비균일성에 직접적으로 관련된다.
어닐링후에 웨이퍼를 냉각하는 것은 여러방법으로 달성될 수 있다. 예를 들어, 웨이퍼는 어닐링 스테이션에서 제거되어 자유 복사와 전도에 의해 냉각되어 주위의 웨이퍼 처리 챔버나 냉각 챔버 내로 옮겨질 수 있다. 비록 이러한 냉각이 아주 균일하지는 않지만, 냉각의 균일도는 통상 매우 민감한 사항은 아니다. 규화물화온도에서 냉각하는 동안, 냉각 곡선의 첫번째 부분은 매우 빨리 지나가고, 추가적인 니켈의 확산은 빨리 감소하여, 니켈의 추가적인 확산은 실질적으로 중요하지 않다.
다른 실시예에서, 웨이퍼는 어닐링 스테이션에서 냉각 스테이션으로 옮겨질 수 있는데, 냉각 스테이션에서는 웨이퍼를 냉각하기 위하여 강제 냉각이 사용될 수 있다. 강제 냉각은 웨이퍼 위에 가스흐름을 공급하거나, 웨이퍼를 냉각 본체에 가까이 접근시켜 행해질 수 있다. 바람직하게는 이와 같은 냉각은 미국특허 제 6,560,896호에 개시된 레비터 설계에 따른 냉각 스테이션에서 행해질 수 있으며, 그 내용은 온전한 참조로서 본 발명에 결합된다.
다른 실시예에서, 어닐링은 레비터 시스템에서 행해질 수 있는데, 이 레비터 시스템에는 다른 온도로 유지되는 두개의 반응 블록이 있으며, 웨이퍼의 온도는 블록으로부터의 가스 흐름을 스위칭함으로써 스위칭될 수 있다. 온도에 영향을 주기 위한 가스 흐름의 스위칭은 PCT 특허공개 제 WO 01/50502호에 자세히 개시된 바와 같이 웨이퍼의 양면의 상대적인 가스 열 전도도를 스위칭하여 이루어질 수 있다. 또한 미국특허 제 6,183,565호에 개시된 바와 같이 다른 면에 비하여 어느 한 면의 흐름을 증가시켜, 물리적으로 웨이퍼를 뜨거운 블록(어닐링 동안)에 가깝게 또는 차가운 블록(냉각 동안)에 가깝게 움직이는 것으로도 이루어질 수 있다. 상기 WO 01/50502호와 미국특허 제 6,183,565호의 내용은 온전한 참조로서 본 발명에 결합된다. 유리하게는, 냉각은 어닐링 스테이션에서 행해지기 때문에, 기판을 꺼내고 냉각 스테이션으로 옮기는 구성에서 일어날 수 있는 어닐링과 냉각간에 시간상의 지연은 없다. 따라서, 어닐링 시간은 더욱 정확하게 제어될 수 있으며, 이에 의해 완전한 규화물화전에 공정을 정지시키는 것도 더욱 정밀하게 제어할 수 있다.
본발명의 실시예가 니켈과 니켈 규화물에 대하여 이루어졌지만, 당업자라면 본 발명이 규소와 반응하여 규화물을 형성할 수 있는 다른 금속에도 적용될 수 있는 것을 이해할 것이다. 이러한 금속은 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Co, Rh, Ir, Ni,Pd, Pt를 포함한다.
덧붙여, 본 발명은 크리티컬 디멘젼(ciritical dimension, CDs)이 100nm이하 바람직하게는 65nm 이하인 전기적 장치를 제작하는 데 특히 유용하지만, 본 발명은 다른 디멘젼의 장치를 제작하는 데도 적용될 수 있다는 것이 이해되어야 한다.
또한, 패터닝된 트랜지스터상의 규화물화를 예로 들어 설명하였지만, 당업자라면 제어된 규소 소모는 수많은 집적회로 제조 단계의 자기-정렬 규화물화에 유용하다는 것을 알 것이다. 자기 정렬 규화물화는 또한 패터닝된 금속상부의 전면 규소, 또는 전면 금속 상부에 패터닝된 규소로 행해질 수 있다. 여기서 기재된 방법은 과잉의 금속이 있어 규화물화 어닐링의 간섭이 바람직한 경우에 특히 유용하다. 그러나 본 발명은 실리콘 또는 금속반응에 한정되지 않으며, 고체 상태의 반응의 간섭은 다른 금속 반응물에 비하여 어느 고체 반응물이 과량으로 존재하는 많은 경우에 유용하다는 것을 알아야 한다.
유사하게, 다른 여러변형, 생략, 추가등이 본 발명의 범위를 벗어나지 않고 위에서 설명한 방법과 구조에 이루어질 수 있다. 이러한 변형과 변경은 첨부되는 청구범위로 정의되는 본발명의 범위에 속한다.
본 발명에 의하면, 반도체 장치에 있어서 균일한 저항을 가지는 규화물의 제조방법이 제공된다.

Claims (39)

  1. 적어도 일부 영역에서 규소와 접촉하고 있는 금속막을 포함하는 반도체 웨이퍼를 처리하는 방법에 있어서,
    상기 반도체 웨이퍼를 어닐링 스테이션 내에 장착하는 단계와;
    상기 웨이퍼를 규화물화온도로 균일하게 가열하고, 상기 금속의 일부가 상기 규소와 반응하여 규화물을 형성하기에 충분한 일정시간 동안 상기 웨이퍼를 규화물화온도로 유지하는 단계;
    상기 웨이퍼의 적어도 일부 영역을 덮고 있는 상기 금속의 전부가 상기 규소와 반응하기 전에 상기 웨이퍼를 상기 어닐링 스테이션에서 제거하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 처리 방법.
  2. 제 1항에 있어서,
    평평하며 균일하게 가열된 제1본체를 마련하는 단계를 더 포함하며,
    상기 웨이퍼를 균일하게 가열하는 단계는,
    상기 웨이퍼를 상기 가열된 제1본체와 평행하게 대면하도록 배치하는 단계를 포함하며,
    여기서 상기 가열된 제1본체는 균일하게 가열되는 동안 상기 웨이퍼의 평평한 면의 전체에 걸쳐 연장되어 있는 것을 특징으로 하는 웨이퍼 처리방법.
  3. 삭제
  4. 제 2항에 있어서,
    상기 웨이퍼는 상기 가열된 제1본체로부터 1mm이하의 거리에 배치되는 것을 특징으로 하는 웨이퍼 처리방법.
  5. 제 2항에 있어서,
    평평하며 균일하게 가열되었으며, 상기 가열된 제1본체와 평행하게 대면하도록 배치되는 제2본체를 마련하는 단계를 더 포함하며,
    상기 웨이퍼를 균일하게 가열하는 단계는,
    상기 웨이퍼를 상기 가열된 제1본체와 상기 가열된 제2본체에 평행하게 대면하도록 배치하는 단계를 포함하며,
    여기서 상기 가열된 제1본체와 상기 가열된 제2본체는 균일하게 가열되는 동안 상기 웨이퍼의 평평한 양면에 각각 걸쳐 연장되어 있는 것을 특징으로 하는 웨이퍼 처리방법.
  6. 삭제
  7. 제 5항에 있어서,
    상기 웨이퍼는 상기 가열된 본체들 중 적어도 어느 하나로부터 2mm이하의 거리에 배치되는 것을 특징으로 하는 웨이퍼 처리방법.
  8. 제 1항에 있어서,
    상기 웨이퍼의 적어도 일부 영역을 덮고 있는 상기 금속의 전부가 상기 규소와 반응하기 전에 상기 웨이퍼를 강제로 냉각하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리방법.
  9. 제 8항에 있어서,
    상기 강제로 냉각하는 단계는,
    상기 웨이퍼 표면의 전체에 걸쳐 연장되며 평평한 냉각 본체를 제공하는 단계와,
    상기 웨이퍼를 상기 냉각본체에 가깝게, 또한 평행하도록 배치하는 단계를 포함하며,
    여기서 상기 냉각 본체는 강제로 냉각하는 동안 상기 웨이퍼 표면의 전체에 걸쳐 연장되어 있는 것을 특징으로 하는 웨이퍼 처리방법.
  10. 제 8항에 있어서,
    상기 균일하게 가열하는 단계와 상기 강제로 냉각하는 단계는 상기 어닐링 스테이션에서 행해지는 것을 특징으로 하는 웨이퍼 처리방법.
  11. 제 1항에 있어서,
    상기 규소와 반응하지 않은 상기 금속을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 처리방법.
  12. 제 1항에 있어서,
    상기 금속막과 접촉하는 상기 규소는 상기 웨이퍼의 일부분인 특징으로 하는 웨이퍼 처리방법.
  13. 평평한 표면을 가지는 기판상에서 금속과 규소를 자기-정렬 규화물화하는 방법에 있어서,
    상기 금속과 상기 규소 중 어느 하나의 전면층을 마련하는 단계,
    상기 전면층과 접촉하는 상기 금속과 상기 규소 중 다른 하나의 패터닝된 구조를 마련하는 단계,
    금속 규화물을 패턴으로 형성하기 위하여, 상기 기판의 평평한 표면의 전체에 걸쳐서 연장되며 균일하게 가열되고 평평한 가열된 본체와 평행하게 대면하도록 상기 기판을 배치하여, 상기 전면층과 상기 패터닝된 구조를 급속 열적 어닐링하는 단계를 포함하는 것을 특징으로 하는 규화물화 방법.
  14. 제 13항에 있어서,
    상기 금속 규화물 패턴을 직접 덮고 있는 영역의 상기 전면층이 모두 소모되기 전에 상기 급속 열적 어닐링을 중단시키는 단계를 더 포함하는 것을 특징으로 한 규화물화 방법.
  15. 제 14항에 있어서,
    상기 중단시키는 단계는,
    상기 급속 열적 어닐링 후에 강제로 상기 기판을 냉각하는 단계를 포함하는 것을 특징으로 한 규화물화 방법.
  16. 제 15항에 있어서,
    상기 강제로 냉각하는 단계는,
    상기 기판의 평평한 표면에 2mm내에 있는 냉각 본체와의 전도를 통해 열을 교환하는 단계를 포함하며,
    상기 냉각 본체는 상기 기판의 열중량에 비해 적어도 5배의 열중량을 가지는 것을 특징으로 하는 규화물화 방법.
  17. 제 16항에 있어서,
    상기 강제로 냉각하는 단계는,
    상기 기판을 상기 급속 열적 어닐링 스테이션에서 냉각 스테이션으로 옮기는 단계를 포함하는 것을 특징으로 하는 규화물화 방법.
  18. 제 13항에 있어서,
    상기 급속 열적 어닐링 단계는,
    상기 기판의 표면에 2mm내에 위치하며 상기 가열된 본체와의 전도를 통해 열을 교환하는 단계를 포함하며,
    상기 가열된 본체는 상기 기판의 열중량에 비하여 적어도 5배의 열중량을 가지는 것을 특징으로 하는 규화물화 방법.
  19. 제 18항에 있어서,
    상기 급속 열적 어닐링 단계는,
    상기 기판과 상기 가열된 본체 사이에 가스 쿠션을 유지하는 단계를 포함하는 것을 특징으로 하는 규화물화 방법.
  20. 제 19항에 있어서,
    상기 급속 열적 어닐링 단계는,
    상기 가열된 본체의 반대편 상기 기판 면에 있는 제2본체와 상기 기판사이에 제2가스 쿠션을 유지하는 단계를 포함하는 것을 특징으로 하는 규화물화 방법.
  21. 제 20항에 있어서,
    상기 금속 규화물 패턴을 직접 덮고 있는 영역의 상기 전면층이 모두 소모되기 전에, 강제 냉각으로 상기 급속 열적 어닐링을 중단시키는 단계를 더 포함하는 것을 특징으로 한 규화물화 방법.
  22. 제 21항에 있어서,
    상기 강제로 냉각하는 단계는,
    상기 기판의 평평한 표면에 2mm내에 있는 냉각 본체와의 전도를 통해 열을 교환하는 단계를 포함하며,
    상기 냉각 본체는 상기 기판의 열중량에 비해 적어도 5배의 열중량을 가지는 것을 특징으로 하는 규화물화 방법.
  23. 제 22항에 있어서,
    상기 냉각 본체는 제2본체를 포함하며,
    상기 강제로 냉각하는 단계는,
    상기 기판의 온도를 상기 가열된 본체의 온도로부터 상기 냉각 본체의 온도로 접근시키기 위해, 상기 기판의 어느 한면에의 가스 흐름을 스위칭하는 단계를 포함하는 것을 특징으로 하는 규화물화 방법.
  24. 제 23항에 있어서,
    상기 가스 흐름의 스위칭 단계는,
    상기 냉각 본체와 상기 기판 사이에 제1 열전도도를 갖는 가스를 흘리는 단계와,
    상기 가열된 본체와 상기 기판 사이에 상기 제1 열전도도보다 낮은 제2 열전도도를 갖는 가스를 흘리는 단계를 포함하는 것을 특징으로 하는 규화물화 방법.
  25. 제 22항에 있어서,
    강제 냉각 단계는,
    상기 기판을 상기 가열된 본체를 갖고 있는 어닐링 스테이션으로부터 상기 냉각 본체를 갖고 있는 냉각 스테이션으로 옮기는 단계를 포함하는 것을 특징으로 하는 규화물화 방법.
  26. 제 13항에 있어서,
    상기 패터닝된 구조는 절연영역 사이에서 노출된 규소 영역을 포함하며,
    상기 전면층은 상기 규소 영역과 상기 절연영역을 덮고 있는 금속층을 포함하는 것을 특징으로 하는 규화물화 방법.
  27. 제 26항에 있어서,
    상기 규소 영역은 반도체 기판의 트랜지스터 활성 영역과 다결정규소 게이트 구조를 포함하는 것을 특징으로 하는 규화물화 방법.
  28. 제 27항에 있어서,
    상기 규소 영역은 트랜지스터 게이트 스페이서를 더 포함하는 것을 특징으로 하는 규화물화 방법.
  29. 집적회로에 있어서,
    복수의 전기적 접촉을 가지는 복수의 전기적 장치를 포함하여,
    여기서 상기 전기적 접촉은 복수의 금속 규화물막을 포함하며, 상기 금속 규화물막은 균일한 면저항과 변화하는 폭을 가지는 것을 특징으로 하는 집적회로.
  30. 제 29항에 있어서,
    상기 전기적 장치는 트랜지스터를 포함하며,
    여기서 상기 금속 규화물막은 소스영역과 드레인영역과 접촉하는 것을 특징으로 하는 집적회로.
  31. 제 30항에 있어서,
    상기 금속 규화물막은 상기 트랜지스터의 게이트 영역과 접촉하는 것을 특징으로 하는 집적회로.
  32. 제 31항에 있어서,
    상기 금속 규화물막은 니켈을 포함하는 것을 특징으로 하는 집적회로.
  33. 제 31항에 있어서,
    상기 금속 규화물막은 Ni2Si, NiSi, NiSi2로 이루어진 군 중에서 선택되는 하나 이상을 포함하는 것을 특징으로 하는 집적회로.
  34. 제 29항에 있어서,
    상기 금속 규화물막은 1.5% 이하의 면저항 비균일도를 가지는 것을 특징으로 하는 집적회로.
  35. 제 34항에 있어서,
    상기 금속 규화물막은 1.5% 이하의 두께 비균일도를 가지는 것을 특징으로 하는 집적회로.
  36. 제 29항에 있어서,
    상기 금속 규화물막의 경계는 자기정렬 금속 규화물막의 성질을 가지는 것을 특징으로 하는 집적회로.
  37. 제 36항에 있어서,
    상기 경계는 분산(diffuse)인 것을 특징으로 하는 집적회로.
  38. 제 29항에 있어서,
    상기 집적회로는 100nm 이하의 크리티컬 디멘젼(critical dimension)을 가지는 것을 특징으로 하는 집적회로.
  39. 제 29항에 있어서,
    상기 집적회로는 65nm 이하의 크리티컬 디멘젼을 가지는 것을 특징으로 하는 집적회로.
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