KR100198621B1 - 반도체소자의 실리사이드막 형성방법 - Google Patents

Abstract

본 발명은 별도의 열처리공정 없이도 안정된 실리사이드막을 형성할 수 있고, 제조공정을 단순화시키므로써 고집적소자 제조에 적합하도록 한 것이다.

본 발명에 따른 스퍼터링 방법을 이용한 실리사이드막 형성방법은 실리콘과 금속물질의 계면에 실리사이드막 형성방법에 있어서, 반도체 기판을 준비하는 단계; 상기 반도체 기판을 금속과 반응할 수 있는 온도로 유지시키는 단계; 스퍼터링법을 이용하여 금속을 상기 반도체 기판상에 증착하여, 기판표면에 금속 실리사이드막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 실리사이드막 형성방법

제 1a∼1e도는 종래 반도체소자의 실리사이드막 형성방법의 실시예인 박막트랜지스터의 공정 단면도.

제2도는 종래의 실리사이드막 형성시에 금속다리의 생성을 설명하기 위한 박막트랜지스터의 단면도.

제3도는 종래의 실리사이드막 형성시에 열처리 공정으로 인한 Si과 Co 계면의 불균일성을 설명하기 위한 박막트랜지스터의 단면도.

제4도는 본 발명에 따른 실리사이드막 형성방법에 사용되는 스퍼터링 장치의 개략도.

제5도는 본 발명에 따른 실리사이드막 형성시에 질소분압에 따른 증착 속도의 변화를 나타낸 그래프.

제6a∼6b도는 본 발명에 따른 실리사이드막 형성시의 증착온도에 따른 실리사이드막의 형성유무를 나타낸 반도체기판의 단면도.

제7a∼7c도는 본 발명에 따른 실리사이드막 형성방법의 제1 실시예인 박막트랜지스터의 공정단면도.

제8a∼8d도는 본 발명에 따른 실리사이드막 형성방법의 제2 실시예인 박막트랜지스터의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체 기판 12 : 필드산화막

13 : 게이트절연막 14 : 게이트전극

15 : LDD 영역 16 : 사이드월

17 : 소오스/드레인영역 18 : Co막

19 : CoSi₂막 20 : CoSi₂막

A : 금속다리 B : 계면(Si/Co)

100 : 챔버 200 : 시준기(Collimator)

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 반도체 소자의 제조시에 한 번의 금속증착으로 열처리 공정없이도 안정된 실리사이드막을 형성할 수 있는 반도체소자의 실리사이드 형성방법에 관한 것이다.

일반적으로 반도체 장치의 제조에 있어서, 반도체 집적기술의 발달로 수 미크론 이하의 모스트랜지스터를 집적화 하게 되었다.

이러한 반도체소자의 고집적화에 따라 모스트랜지스터의 크기가 작아지고, 모스트랜지스터의 소오스/드레인영역의 접합깊이도 점점 얕아지게 되었다

이렇게 소오스/드레인영역의 접합깊이가 점점 얕아지면, 접합의 면저항은 접합깊이에 반비례하기 때문에 접합의 면저항이 증가되므로 소자의 기생저항(parasitic resis-tance)이 증가하는 문제가 발생된다.

즉, 소오스/드레인 영역의 면저항은 다음과 같은 식으로 나타낼 수 있다.

Rs = ρ/Xj, 여기서 Rs는 면저항이고, ρ는 Si의 비저항이며, Xj는 접합의 깊이이다.

상기 식에서 접합의 면저항은 비저항에 비례하고, 접합깊이에 반비례함을 알 수 있다.

결국, 반도체소자의 크기를 줄이기 위해서는 접합의 깊이도 얇아져야 하는 반면, 면저항도 줄여야 하므로 비저항을 줄여야 한다.

이러한 시점에서, 실리콘의 비저항은 약 200μΩ·㎝ 정도이고, 실리사이드막의 비저항은 금속물질에 따라 약간 차이가 있지만 약 50μΩ·㎝ 정도이다.

따라서 실리사이드막을 얇은 접합의 소오스/드레인 영역에 형성하므로써 접합의 면저항을 감소시킬 수 있다.

상기와 같은 실리사이드막은 크게 고융점 금속과 폴리실리콘과의 반응에 의해 형성되는 폴리사이드(polycide)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 실리사이드(SALICIDE, self-aligned silicide)로 나뉘어지며, 이러한 실리사이드막으로는 티타늄 실리사이드막(TiSi₂)이 널리 알려져 있다.

한편, 소오스/드레인 영역에 실리사이드막을 형성하게 되면, 하기의 화학 반응식에서 나타낸 바와 같이, 실리사이드막의 형성두께에 대응하는 깊이만큼 실리콘으로 된 소오스/드레인 영역부분의 소모를 수반하게 된다.

Ti + 2Si = TiSi₂

그러므로, 실리사이드막의 형성두께 즉, 소오스/드레인 영역의 소모된 부분도 접합깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 실리사이드막의 형성기술이 요구된다. 또한, 전기적인 측면에서도 얕은 접합의 소오스/드레인 영역에 형성되는 실리사이드막은 실리사이드와 실리콘과의 계면이 균일해야 한다.

이러한 관점에서 제안된 종래의 실리사이드막 형성기술의 실시예인 박막 트랜지스터를 제1도를 참조하여 설명하면 다음과 같다.

제1a∼1e도는 종래의 실리사이드막 형성방법의 실시예인 박막트랜지스터의 공정 단면도이다.

제1a도에 도시된 바와 같이, 반도체 기판(1) 상에 통상의 필드산화 공정을 실시하여 소자분리용 필드산화막(2)을 형성하고, 활성영역의 기판에 게이트 절연막(3)과 폴리실리콘막을 차례로 증착하고 사진석판술 및 사진식각 공정으로 상기 폴리실리콘막과 게이트 절연막(3)을 선택적으로 제거하여 게이트 전극(4)을 순차 형성한다.

이어서 게이트 전극(4)을 마스크로 하여 기판에 기판과 반대 도전형을 갖는 저농도 불순물을 이온 주입하여 기판에 LDD영역(5)을 형성한다.

그 다음 게이트 전극(4)을 포함한 기판 전면에 절연막을 증착하고 건식식각 공정에 의해 상기 절연막을 선택적으로 제거하여 상기 게이트 전극(4)의 측벽에 절연막 스페이서(Spacer)(6)를 형성한다

상기 절연막 스페이서(6)와 게이트 전극(4)을 마스크로 하여 기판과 반대 도전형을 갖는 고농도 불순물을 이온 주입하여 기판에 상기 LDD 영역(5)과 연결되는 소오스/드레인 영역(7)을 형성한다.

그 다음 제1b 및 1c도는 통상적인 방법을 이용한 실리사이드막의 형성 공정을 도시한 것이다.

제1b도에 도시된 바와 같이, 도면에는 도시되지 않았지만 스퍼터링 챔버내에 기판을 이동시킨 다음 기판온도를 약 350℃ 이하로 유지시키고 통상적인 증착방법 즉 스퍼터링법을 이용하여 상기 기판(1) 전면에 고융점 금속물질, 예를 들면 Ti, Co 등을 증착한다.

이때 상기 금속물질의 증착속도는 약 200Å/min이고, 증착두께는 약 300Å 정도로 한다.

그 다음, 제1C도에 도시된 바와 같이, 기판을 약 400∼800℃ 온도하에서 퍼니스(furnace)나 RTA(Rapid Thermal Annealing)법 등을 이용하여 1차로 열처리 공정을 수행한다.

이때 실리콘(Si)원자가 티타늄막(8)으로 이동하여 박막의 티타늄막(8)과 실리콘 기판(1)의 계면과, 티타늄막(8)과 게이트 전극(4)의 계면에서 실리콘(Si)과 티타늄(Ti)이 반응하게 되므로써 이들 각 계면 내에 티타늄 실리사이드막(9)(10)이 형성된다.

이어서 제1d도에 도시된 바와 같이, HCl/H₂O₂용액을 이용하여 티타늄 실리사이드막(9)(10)을 제외하고 반응하지 않고 남아 있는 티타늄막(8)을 모두 제거한다.

그러므로써, 소오스/드레인 영역(7)상에는 실리사이드막인 티타늄 실리사이드막(9)이 형성되고, 게이트 전극(4)상에는 폴리사이드인 티타늄 실리사이드막(10)이 형성된다.

그 다음 제1e도에 도시된 바와 같이, 기판을 약 800℃ 이상의 온도에서 2차로 열처리 공정을 수행하여 티타늄 실리사이드막(9a)(10a)을 형성한다.

이렇게 상기 기판을 2차 열처리 공정을 수행하여 티타늄 실리사이드막을 형성하는 이유를 제2도를 참조하여 설명하면 다음과 같다.

제2도는 종래의 실리사이드막 형성시에 생성되는 금속다리의 단면을 도시한 모스트랜지스터의 단면도이다.

상기 도면에 따르면, 기판에 박막 티타늄막(8)을 형성한 후 곧바로 고온(800℃)에서 열처리 공정을 수행하면, 실리콘 원자가 박막의 티타늄막(8)으로 이동하여 티타늄 실리사이드막(9)이 소오스/드레인 영역(7)의 표면뿐만 아니라 측벽 스페이서(6) 위에 형성되어 불필요한 금속다리(metal bridge)(A)를 형성하게 된다.

이렇게 생성되는 금속다리(A)는 도전성 물질로 되어 있기 때문에 전극들간의 절연성을 파괴하여 쇼트의 발생을 야기시키게 된다.

그래서 종래에는 이러한 금속다리(A)의 생성을 방지하기 위해서, 먼저 저온에서 1차로 열처리 공정을 수행하여 소오스/드레인 영역(7)의 표면에만 티타늄 실리사이드막(9)을 형성하고, 반응하지 않은 티타늄막(8) 부분은 모두 제거한 후, 2차로 고온에서 열처리 공정을 수행하므로써 금속다리의 생성 없이 티타늄 실리사이드막(9a)을 형성하게 된다.

그러나, 상기와 같은 종래의 실리사이드막 형성기술에 있어서는 다음과 같은 문제점들이 있다.

첫째, 종래의 실리사이드막 형성방법에 있어서는 티타늄막과 실리사이드막의 열적특성이 불안정하기 때문에 2차 열처리 공정에서 상기 티타늄막과 실리사이드막이 서로 합체(agglomeration)되므로써 소자의 특성이 저하되는 문제점이 있었다.

둘째, 상기 종래의 티타늄 실리사이드막(9a)은 제3도와 같이 두께가 얇기 때문에 발생하는 열적 불안정으로 인해 고온에서의 열처리 공정시에 티타늄 실리사이드막(9)과 실리콘으로 된 소오스/드레인 영역(7)간의 계면(B)에서 격렬한 실리사이드 형성반응이 진행되므로써 계면(B)에서 굴곡이 심하게 발생되는 문제점이 있었다.

셋째, 종래의 실리사이드막 형성방법은 실리사이드막 형성시에 계면이 안정한 실리사이드막을 형성하기 위해 저온과 고온에서 두번의 공정을 열처리 공정을 수행해야 하기 때문에 공정이 복잡해지는 문제점이 있었다.

본 발명은 상기 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 별도의 열처리공정 없이도 안정된 실리사이드막을 형성할 수 있고, 제조 공정을 단순화할 수 있는 반도체소자의 실리사이드막 형성방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은 스퍼터링 챔버 내에 반도체 기판을 준비하는 단계, 상기 반도체 기판을 금속과 반응할 수 있는 온도로 유지시키는 단계; 스퍼터링법을 이용하여 금속을 상기 반도체 기판상에 증착하여, 기판표면에 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 실리사이드막 형성방법의 제1 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제4도는 본 발명에 따른 반도체소자의 실리사이드막을 형성하기 위한 스퍼터링 장치의 개략도이다.

상기 도면에 따르면, 먼저 스퍼터링 챔버(100) 내의 음극 타겟트에 Co를 준비한 다음 반도체 기판을 상기 챔버(100) 내에 이동시키고 챔버(100) 내의 초기진공을 약 1×10^-7torr 이하로 유지시킨다.

이어서 상기 챔버(100) 내의 히터를 가열하여 반도체 기판의 온도가 약 500∼1000℃ 이상이 되도록 조절한다

한편 기판과 금속 타겟트 사이에는 수직에 가깝게 이동하는 Co만 기판상에 도달하도록 시준기(200)를 설치한다.

그 다음 챔버압력이 박막증착공정 중에 약 2mtorr가 되도록 아르곤 가스를 챔버 내로 흘려준다.

이어서 음극 타겟트에 약 5KW 전원을 공급하여 상기 반도체 기판 상에 Co박막을 약 200∼5000Å 두께로 증착한다.

이때 상기 타겟트 금속으로는 Co 외에도 Ni, Pd, Pt 등을 사용할 수도 있다.

또한, 상기 Co박막(18)의 증착속도는 약 100∼200Å/m 정도가 되도록 한다.

이때, 상기 실리사이드 형성반응이 일어나는 Si 표면에서는 Co와 Si의 화학 포텐셜이 종래 기술에 비해 작기 때문에 상기 Si과 Co의 계면에는 안정된 CoSi₂막이 형성된다.

상기와 같이, 본 발명에 따른 실리사이드막 형성방법에 있어서는 실리사이드막 형성시에 기판온도를 약 500∼1000℃로 높여 증착속도를 감소시키고, Si과 Co의 계면에서의 화학적 포텐셜을 낮추므로서 종래와 같은 별도의 열처리공정 없이도 안정한 실리사이드막을 형성하게 된다.

한편 금속 타겟트에 Co 대신에 Ti를 준비하여 실리사이드막을 형성하는 방법의 제2 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.

제4도에 도시된 바와 같이, 스퍼터링 챔버(100) 내의 초기진공을 약 1×10^-7torr 이하로 유지시킨다.

이어서 히터를 가열하여 반도체 기판의 온도가 약 500∼1000℃가 되도록 한다.

그 다음 챔버 압력이 박막증착 중에 약 2mtorr가 되도록 Ar + N₂가스를 챔버(100) 내로 흘려준다.

이어서 음극 타겟트에 Co 대신 Ti를 준비한 다음, 약 5KW 전원을 공급하여 반도체 기판(21) 상에 TiN 박막을 증착한다.

한편 제5도에서는 상기 스퍼터링 챔버(100) 내에 주입되는 Ar과 N₂분압 중 N₂분압비가 변화할 때의 박막의 증착속도와 박막의 특성변화가 나타나 있다.

상기 도면에 따르면, N₂부피가 0∼20%(a)일 때(예를 들면, 챔버 압력을 기준으로 할 때) 스퍼터링 챔버(100) 내에 형성되는 플라즈마에는 Ar⁺과 N⁺이온이 존재하긴 하지만 상기 N⁺이온은 그 밀도가 낮기 때문에 N 타겟트 표면에 어떠한 영향도 미치지 못한다.

또한 상기 N⁺이온은 타겟트로부터 스퍼터링되어 이동하는 Ti원자 또는 기판표면에 도달하는 Ti 원자와 결합하여 궁극적으로 Ti 원자들 사이에 N 원자가 배열되는 구조를 형성한다.

즉 Si 기판 상에는 N 원자가 도우프드된 Ti박막이 증착된다.

따라서 이 경우에는 실리사이드막이 형성되지 않기 때문에 실리사이드막을 형성하기 위해서는 종래와 같이 별도의 열처리 공정을 거쳐야 한다.

한편, N₂부피가 20∼30% 이상(b)일 때, 글로우 방전내의 N⁺이온밀도는 충분히 증가하기 때문에 상기 N⁺이온은 웨이퍼 표면에 도달하는 Ti 원자와 반응하여 TiN을 형성한다.

그러나 이 경우에도 타겟트 표면에 TiN 박막이 형성될 정도로 높지는 않다.

즉 타겟트 표면은 금속특성을 유지하면서 웨이퍼상에 TiN 박막을 형성한다.

또한 챔버(100) 내의 N₂부피가 약 30% 이상(c)일 때, 글로우 방전내의 N⁺이온밀도가 아주 높기 때문에 N⁺이온이 타겟트 표면에서 Ti 원자와 반응하여 TiN막을 형성한다.

이 경우에, TiN은 분자상태로 스퍼터링되고, 스퍼터링 수율이 Ti보다 작기 때문에 증착속도가 감소하게 된다.

이렇게 하여 Ti 원자와 N 원자가 반도체 기판(21) 상에 동시에 도달하게 되므로써 증착 초기 단계에서 Si 표면에는 TiSi₂막(26)이 형성된다.

이어서 상기 TiSi₂막(25) 위에는 분위기 기체 중 질소원자(또는 이온)가 많이 존재하고, 고온이므로 TiN막(26)이 형성된다.

그러므로써 기판온도를 500℃ 이상으로 유지하고, 약 30% 이상의 질소분압 하에서 박막을 증착할때 TiN/TiSi₂이중막이 동시에 형성됨을 알 수 있다.

한편, 제6a∼6b도는 본 발명에 따른 실리사이드막 형성시에 기판온도에 따른 증착박막의 특성변화를 도시한 실리콘과 금속의 계면단면도이다.

먼저 제6a도에 도시된 바와 같이, 금속박막 증착시에 기판온도가 500℃ 이하인 경우에는 금속실리사이드막이 형성되지 않았고, 비저항이 약 100μ·Ω·㎝로 나타났다.

반면에 제6b도에 도시된 바와 같이, 금속박막 증착시에 기판온도가 약 500℃ 이상인 경우에는 금속실리사이드막이 형성되었고, 비저항이 약 40μ·Ω·㎝ 이하로 감소되었다.

특히, 약 600℃∼700℃의 기판온도에서 형성된 TiN막의 비저항은 약 30μ·Ω·㎝ 이하로 낮게 나타남을 알 수 있다.

상기와 같이 비저항이 감소되는 이유는 박막증착과 동시에 열처리가 수행되므로써 박막의 구조가 더 치밀하게 되기 때문이다.

또한 박막의 스트레스의 경우, 기판온도가 500℃ 이하인 경우에서는 약 -1×10⁹dyne/㎠로 인장변형력(tensile stress)을 보였다.

이는 박막의 물성이 약 500℃의 기판온도를 기준으로 하여 변하는 것을 의미한다고 볼 수 있다.

한편 제7a∼7c도는 본 발명에 따른 반도체소자의 실리사이드막 형성방법의 제1 실시예를 박막트랜지스터에 적용한 예로서, Co와 Si의 계면에 CoSi₂이 형성된 박막트랜지스터의 공정단면도이다.

먼저, 제7a도에 도시된 바와 같이, 반도체 기판(11) 상에 필드산화 공정을 수행하여 필드산화막(12)을 형성하고, 활성영역상의 반도체 기판(11)에 게이트 절연막(13)과 폴리실리콘막을 증착하고, 사진석판술 및 사진식각 공정에 의해 상기 폴리실리콘막과 게이트 절연막(13)을 선택적으로 제거하여 게이트전극(14)을 형성한다.

이어서, 상기 게이트 전극(14)을 마스크로 하여 상기 반도체 기판(11)에 저농도 불순물을 이온 주입하여 LDD영역(15)을 형성한다.

그 다음 상기 게이트 전극(14)을 포함한 기판전면에 산화막을 증착하고 건식식각 공정으로 상기 산화막을 선택적으로 제거하여 상기 게이트 전극(14) 측벽에 사이드 월(16)을 형성한다.

이어서 상기 사이드 월(16)과 게이트 전극(14)을 마스크로 하여 상기 반도체 기판(11) 상에 고농도 불순물을 이온 주입하여 상기 반도체기판(11)에 상기 저농도 LDD 영역(15)과 연결되도록 소오스/드레인 영역(17)을 형성한다.

이어서, 이렇게 게이트 전극(14), 사이드 월(16) 및 소오스/드레인 전극(17) 등이 형성된 반도체 기판(11)을 기판표면에 실리사이드막을 형성하기 위해 제4도에 도시된 스퍼터링 장치 내로 이동시킨다.

그 다음 스퍼터링법에 의해 Co 물질을 약 200∼5000Å 두께로 기판전면에 증착하여 실리콘 표면에 도달하는 Co 원자가 Si 원자와 화학반응을 하도록 하므로써 제7b도와 같이 상면이 노출된 반도체 기판(11)의 소오스/드레인 영역(17)과 게이트 전극(14)상에 CoSi₂막(19)(20)을 형성한다.

그 다음, 제7c도에 도시된 바와 같이, 상기 CoSi₂막(19)(20)을 제외하고 반응하지 않은 Co 박막(18) 부분은 산이 함유된 용액, 예를 들면 HCl/H₂O₂(3:1) 용액을 이용하여 제거한다.

이렇게 하여 기판 상에는 스퍼터링법에 의해 형성된 실리사이드막을 갖는 모스트랜지스터를 완성하게 된다.

[제2 실시예]

한편, 제8a∼8d도는 본 발명에 따른 반도체장치의 실리사이드막 형성방법의 제2 실시예를 박막트랜지스터에 적용한 예로서, Co 대신에 Ti를 질소분위기 하에서 스퍼터링법으로 기판상에 증착하여 Si과 TiN의 계면에 실리사이드막이 형성됨을 설명하기 위한 박막트랜지스터의 공정단면도이다.

먼저, 제8a도에 도시된 바와 같이, 반도체 기판(21)을 준비하여 이 반도체 기판(21) 상에 LOCOS 공정에 의해 필드영역(22)을 정의한다.

이어서 상기 반도체 기판(21)전면에 게이트 산화막(23)과 도우프드 실리콘막(24)을 차례로 증착한다.

그 다음 제8b도에 도시된 바와 같이, 상기 게이트 산화막(23)과 도우프드 실리콘막(24)이 형성된 반도체 기판(21)을 제4도의 스퍼터링장치 내의 챔버(100) 안으로 이동시킨 다음 Ti를 앞서 설명한 스퍼터링법을 이용한 증착공정에 의해 Ti를 약 200∼5000Å 두께로 반도체 기판(21) 상에 증착하여 TiN막(26)과 TiSi₂막(?5)을 형성한다.

제8c도에 도시된 바와 같이, 이렇게 TiN막(26) 및 TiSi₂막(25)이 형성된 기판전면에 절연막(27)을 증착한다.

이어서 반도체 기판(21) 상에 형성된 상기 층들을 게이트전극 부위에만 남도록 사진석판술 및 사진식각 공정에 의해 선택적으로 식각하여 게이트 전극부분을 형성한다.

석판술 및 사진식각 공정에 의해 선택적으로 식각하여 게이트 전극부분을 형성한다.

이어서 상기 게이트전극 부분을 마스크로 하여 반도체 기판상에 저농도 불순물을 이온주입하여 LDD 영역(28)을 형성한다

그 다음 제8d도에 도시된 바와 같이, 게이트 전극 부분을 포함한 기판 전면에 산화막을 증착하고 이를 건식식각법으로 선택적으로 제거하여 사이드 월(29)을 형성하고, 이 사이드 월(29) 및 게이트 전극 부분을 마스크로 하여 상기 반도체 기판(21) 상에 이온주입을 실시하여 상기 LDD 영역(28)과 연결되는 소오스/드레인 영역(30)을 형성한다.

그러므로써 기판 상에 실리콘과 TiN의 계면에 티타늄 실리사이드막이 형성된 박막트랜지스터를 완성하게 된다.

한편, 500℃ 이하에서 증착된 종래의 질화 티타늄을 대기 중에 노출시키지 않은 상태 즉, 스퍼터링 챔버 내에서 약 600℃ 이상 온도로 가열하게 되면, Si과 TiN의 계면에 TiSi₂막을 형성할 수 있다.

이상에서 설명한 바와 같이, 본 발명은 스퍼터링법을 이용하여 별도의 열처리공정없이도 안정되고 균일한 두께의 실리사이드막을 형성할 수 있으므로 종래와 같은 금속다리의 생성이나 계면의 불균일성과 같은 문제점들이 방지된다.

또한 본 발명은 종래와 같이 실리사이드막을 형성하기 위한 별도의 열처리 공정을 수행하지 않아도 되므로 제조공정을 단순화시킬 수 있다.

Claims (11)

1. 반도체 기판을 스퍼터링 챔버 내에 준비하는 단계, 상기 반도체 기판을 금속과 반응할 수 있는 온도로 유지시키는 단계; 스퍼터링법을 이용하여 금속을 상기 반도체 기판 상에 증착하고, 기판표면에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
2. 제1항에 있어서, 상기 반도체 기판의 증착온도는 약 500∼1000℃인 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
3. 제1항에 있어서, 상기 금속은 약 200∼5000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
4. 제1항에 있어서, 상기 금속의 증착속도는 약 100∼200Å/min인 것을 특징으로 하는 반 도체 소자의 실리사이드막 형성방법.
5. 제1항에 있어서, 상기 금속실리사이드막은 CoSi2를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
6. 제5항에 있어서, 상기 CoSi2막을 형성하는 단계는 음극 타겟트에 Co를 준비하는 단계; 스퍼터링 챔버 내의 압력이 약 2 mtorr가 되도록 챔버 내에 아르곤 가스를 흘려주는 단계; 반도체기판 상에 Co를 약 100∼200Å 정도 증착하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.
7. 제1항에 있어서, 상기 금속실리사이드막은 TiSi2를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
8. 제7항에 있어서, 상기 TiSi2막을 형성하는 단계는 음극 타겟트에 Ti를 준비하는 단계; 스퍼터링 챔버에 압력이 약 2 mtorr가 되도록 챔버 내에 아르곤 및 질소가스를 흘려주는 단계; 스퍼터링법을 이용하여 반도체기판상에 TiN을 약 200∼5000Å 정도 증착하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 실리사이드막 형성 방법.
9. 제8항에 있어서, 상기 챔버압력 내의 질소유량이 약 30% 이상인 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.
10. 반도체 기판을 준비하는 단계; 상기 반도체 기판상에 활성영역과 필드영역을 격리 형성하는 단계; 상기 활성영역의 반도체 기판 상에 게이트 절연막과 게이트 전극을 차례로 형성하는 단계; 상기 게이트 전극을 마스크로 하여 상기 반도체기판에 소오스/드레인 영역을 형성하는 단계; 상기 게이트전극 측벽에 사이드 월을 형성하는 단계, 상기 반도체기판을 스퍼터링 챔버 내에 준비하는 단계; 상기 반도체 기판의 온도를 금속과 반응할 수 있는 온도로 유지시키는 단계; 스퍼터링법을 이용하여 상기 반도체 기판 상에 금속을 증착하여 상기 소오스/드레인 영역 및 게이트 전극 상에 금속 실리사이드막을 형성하는 단계; 상기 금속실리사이드막을 제외한 나머지 금속을 HCl/H2O 용액을 이용하여 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.
11. 반도체 기판을 준비하는 단계; 상기 반도체기판 전면에 게이트 절연막과 도우프드 폴리실리콘층을 차례로 형성하는 단계; 상기 반도체 기판을 스퍼터링 챔버 내에 이동시켜 금속과 반응할 수 있는 온도로 유지시키는 단계, 스퍼터링법을 이용하여 상기 반도체 기판전면에 TiN 박막을 증착하여 상기 폴리실리콘층 상에 TiSi2막을 형성하는 단계; 게이트전극 부위에만 남도록 상기 TiSi2막과 TiN막 및 폴리실리콘층과 게이트 절연막을 선택적으로 제거하는 단계; 상기 게이트전극 측벽에 사이드 월을 형성하는 단계; 상기 사이드 월과 게이트 전극을 마스크로 하여 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.