JP3258934B2 - セルフ・アライン・ケイ化物の改良された製造方法 - Google Patents
セルフ・アライン・ケイ化物の改良された製造方法Info
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Classifications
-
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的には半導体
の製造方法に関し、より具体的にはセルフ・アライン・
ケイ化物［self-aligned silicide(salicide：サリサイ
ド）］の製造方法に関する。
の製造方法に関し、より具体的にはセルフ・アライン・
ケイ化物［self-aligned silicide(salicide：サリサイ
ド）］の製造方法に関する。
【０００２】
【従来の技術】半導体コンポーネントの集積度が増加す
るにつれて、コンポーネントの設計寸法も徐々に小さい
ものとなり、これによってＭＯＳコンポーネントのソー
ス端子およびドレーン端子の抵抗がＭＯＳチャネルの抵
抗と同等のレベルにまで上昇する。金属とＭＯＳ層間の
浅い接触をそのままにしておきながらも、ドレーンとソ
ース双方のシート抵抗を調節するために、いわゆるセル
フアライン・ケイ化物（サリサイド）製造処理が採用さ
れ、徐々に、０．５ミクロン以下の線幅でのＶＬＳＩ製
造処理の一部となってきた。
るにつれて、コンポーネントの設計寸法も徐々に小さい
ものとなり、これによってＭＯＳコンポーネントのソー
ス端子およびドレーン端子の抵抗がＭＯＳチャネルの抵
抗と同等のレベルにまで上昇する。金属とＭＯＳ層間の
浅い接触をそのままにしておきながらも、ドレーンとソ
ース双方のシート抵抗を調節するために、いわゆるセル
フアライン・ケイ化物（サリサイド）製造処理が採用さ
れ、徐々に、０．５ミクロン以下の線幅でのＶＬＳＩ製
造処理の一部となってきた。
【０００３】チタンは、サリサイド処理で使用される耐
熱金属材料としては最も一般的に用いられるものの一つ
である（他の処理方法では、白金やコバルトのような金
属が用いられる。）。従来の製造プロセスには、ゲート
限定のシリコン・チップの上にスパッタリング法によっ
て薄いチタン層を形成し、高温でチタンを、ゲート端子
およびソース／ドレーン端子の上のポリシリコン（poly
silicon)層と反応させてケイ化チタンを形成する段階が
含まれる。未反応チタンをウエット・エッチング法によ
って除去した後には、三つのＭＯＳ端子（ゲート、ソー
ス、ドレーン）の各々の上に薄いケイ化チタン層が残さ
れる。セルフ・アライン・サリサイド製造プロセスで
は、シリコンおよびポリシリコンの表面上に、写真平板
（フォトリソグラフィ）処理を使用しないで形成される
低抵抗の金属ケイ化物（例えば、ケイ化チタン）を形成
できるので、ケイ化物処理における急速熱焼なましの操
作条件を注意深く監視する必要があることを別にすれ
ば、製造プロセスはむしろ単純である。
熱金属材料としては最も一般的に用いられるものの一つ
である（他の処理方法では、白金やコバルトのような金
属が用いられる。）。従来の製造プロセスには、ゲート
限定のシリコン・チップの上にスパッタリング法によっ
て薄いチタン層を形成し、高温でチタンを、ゲート端子
およびソース／ドレーン端子の上のポリシリコン（poly
silicon)層と反応させてケイ化チタンを形成する段階が
含まれる。未反応チタンをウエット・エッチング法によ
って除去した後には、三つのＭＯＳ端子（ゲート、ソー
ス、ドレーン）の各々の上に薄いケイ化チタン層が残さ
れる。セルフ・アライン・サリサイド製造プロセスで
は、シリコンおよびポリシリコンの表面上に、写真平板
（フォトリソグラフィ）処理を使用しないで形成される
低抵抗の金属ケイ化物（例えば、ケイ化チタン）を形成
できるので、ケイ化物処理における急速熱焼なましの操
作条件を注意深く監視する必要があることを別にすれ
ば、製造プロセスはむしろ単純である。
【０００４】従来のセルフ・アライン・ケイ化物製造法
を例として、製造プロセスを説明する。図１（Ａ）に示
すように、半導体シリコンの基板１０があり、さらに、
フィールド酸化物層１２および、ソース／ドレーン拡散
領域２０とともに酸化物層１４とポリシリコン・ゲート
端子電極１６から成るゲートを持つトランジスタが基板
１０の上に形成されている。側壁スペーサ１８もまた、
ゲートの二つの側壁上に形成されている。
を例として、製造プロセスを説明する。図１（Ａ）に示
すように、半導体シリコンの基板１０があり、さらに、
フィールド酸化物層１２および、ソース／ドレーン拡散
領域２０とともに酸化物層１４とポリシリコン・ゲート
端子電極１６から成るゲートを持つトランジスタが基板
１０の上に形成されている。側壁スペーサ１８もまた、
ゲートの二つの側壁上に形成されている。
【０００５】次に、図１（Ｂ）に示すように、耐熱金属
層２２（例えば、チタン、コバルト、白金）が、ＤＣス
パッタリング法によって基板１０上に形成される。この
図では、チタン層２２が形成されている。
層２２（例えば、チタン、コバルト、白金）が、ＤＣス
パッタリング法によって基板１０上に形成される。この
図では、チタン層２２が形成されている。
【０００６】最後に、図１（Ｃ）に示すように、高温で
しかも急速熱処理を用いると、ゲートおよびソース／ド
レーン領域と接触しているチタンが反応して、それぞれ
ゲート端子およびソース／ドレーン端子の上に薄いケイ
化チタン層２４および２６を形成する。他の領域では、
チタン層２２は未反応のままであり、その後のウエット
・エッチング法によって除去される。
しかも急速熱処理を用いると、ゲートおよびソース／ド
レーン領域と接触しているチタンが反応して、それぞれ
ゲート端子およびソース／ドレーン端子の上に薄いケイ
化チタン層２４および２６を形成する。他の領域では、
チタン層２２は未反応のままであり、その後のウエット
・エッチング法によって除去される。
【０００７】０．４ミクロン未満の線幅を持つコンポー
ネントの寸法を実現するためには、セルフ・アライン・
ケイ化チタン使用は処理における必須部分となってい
る。これは、本処理によってもたらされる低いシート抵
抗と接触抵抗が、高速／低エネルギーのコンポーネント
を達成するためには非常に重要であるからである。
ネントの寸法を実現するためには、セルフ・アライン・
ケイ化チタン使用は処理における必須部分となってい
る。これは、本処理によってもたらされる低いシート抵
抗と接触抵抗が、高速／低エネルギーのコンポーネント
を達成するためには非常に重要であるからである。
【０００８】従来の処理方法においては、金属チタン層
を厚くめっきすればするほど、通常は、良好なシート抵
抗および接触抵抗を伴う良好なケイ化チタン層を形成す
ることができる。しかし、その結果もたらされる接合の
深さはより浅くなり、漏れ電流が増加するという不都合
な結果となる。その上、ケイ化物形成段階で必要とされ
る高温は、制御が困難である。急速熱焼なまし（ＲＴ
Ｐ：Rapid Thermal Processing）技術がこの処理段階に
広く応用されているとはいえ、ＲＴＰは比較的新規な方
法であるため、他の処理要因と相まって、セルフアライ
ン・ケイ化物処理の歩留まりは、従来処理におけるそれ
より未だかなり低いものである。
を厚くめっきすればするほど、通常は、良好なシート抵
抗および接触抵抗を伴う良好なケイ化チタン層を形成す
ることができる。しかし、その結果もたらされる接合の
深さはより浅くなり、漏れ電流が増加するという不都合
な結果となる。その上、ケイ化物形成段階で必要とされ
る高温は、制御が困難である。急速熱焼なまし（ＲＴ
Ｐ：Rapid Thermal Processing）技術がこの処理段階に
広く応用されているとはいえ、ＲＴＰは比較的新規な方
法であるため、他の処理要因と相まって、セルフアライ
ン・ケイ化物処理の歩留まりは、従来処理におけるそれ
より未だかなり低いものである。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的は、シリコンの基板上に耐熱金属層を形成する前
に、ゲート端子およびソース／ドレーン拡散領域の露出
面を処理して表面粗さを増大させ、それによって、結晶
核の数を増加させるとともに結晶化温度を低下させるセ
ルフアライン・ケイ化物の改良された製造方法を提供す
ることにある。このような処理によって、シート抵抗お
よび接触抵抗が低下させることが可能になるだけでな
く、漏れ電流を減少させることも可能となる。
目的は、シリコンの基板上に耐熱金属層を形成する前
に、ゲート端子およびソース／ドレーン拡散領域の露出
面を処理して表面粗さを増大させ、それによって、結晶
核の数を増加させるとともに結晶化温度を低下させるセ
ルフアライン・ケイ化物の改良された製造方法を提供す
ることにある。このような処理によって、シート抵抗お
よび接触抵抗が低下させることが可能になるだけでな
く、漏れ電流を減少させることも可能となる。
【００１０】
【課題を解決するための手段】具体的な実施態様として
処理には次の段階が含まれる。 （ａ）シリコンの基板上に二つの側壁を持つゲート端子
およびソース／ドーレン拡散領域を含むトランジスタを
形成し、さらにゲート端子の二つの側壁上に側壁スペー
サを形成する。 （ｂ）ゲート端子およびソース／ドレーン拡散領域の露
出面に表面処理をほどこして、表面粗さを増大させ、結
晶核の数を増加させるとともに結晶化温度を低下させ
る。 （ｃ）シリコン基板上に耐熱金属層を形成する。 （ｄ）最初の急速熱焼なましを実行して、ゲート端子お
よびソース／ドレーン拡散領域と接触している耐熱金属
層を反応させて、耐熱金属ケイ化物層を形成し、側壁ス
ペーサと接触している耐熱金属層は未反応のまま残す。 （ｅ）未反応耐熱金属層を除去する。 （ｆ）二回目の急速熱焼なましを実行して、耐熱金属ケ
イ化物層を再結晶化させ、これによってシート抵抗およ
び接触抵抗を低下させる。
処理には次の段階が含まれる。 （ａ）シリコンの基板上に二つの側壁を持つゲート端子
およびソース／ドーレン拡散領域を含むトランジスタを
形成し、さらにゲート端子の二つの側壁上に側壁スペー
サを形成する。 （ｂ）ゲート端子およびソース／ドレーン拡散領域の露
出面に表面処理をほどこして、表面粗さを増大させ、結
晶核の数を増加させるとともに結晶化温度を低下させ
る。 （ｃ）シリコン基板上に耐熱金属層を形成する。 （ｄ）最初の急速熱焼なましを実行して、ゲート端子お
よびソース／ドレーン拡散領域と接触している耐熱金属
層を反応させて、耐熱金属ケイ化物層を形成し、側壁ス
ペーサと接触している耐熱金属層は未反応のまま残す。 （ｅ）未反応耐熱金属層を除去する。 （ｆ）二回目の急速熱焼なましを実行して、耐熱金属ケ
イ化物層を再結晶化させ、これによってシート抵抗およ
び接触抵抗を低下させる。
【００１１】
【発明の実施の形態】本発明の他の目的、特徴および利
点は、具体例を以下に詳細に説明することによって明ら
かにするが、これに限定されない。添付図面を参照にし
て説明する。最初に、図２（Ａ）に示すように、図１
（Ａ）に示すような半導体コンポーネントであって、同
様の構成要素には同様の符号が付けられている。この半
導体コンポーネントには、半導体基板上に形成された、
フィールド酸化物領域１２ならびに、ソース／ドレーン
拡散領域２０とともに、酸化物層１４およびポリシリコ
ンのゲート電極端子１６から成るトランジスタが含まれ
る。側壁スペーサ１８はゲートの二つの側壁上に形成さ
れる。
点は、具体例を以下に詳細に説明することによって明ら
かにするが、これに限定されない。添付図面を参照にし
て説明する。最初に、図２（Ａ）に示すように、図１
（Ａ）に示すような半導体コンポーネントであって、同
様の構成要素には同様の符号が付けられている。この半
導体コンポーネントには、半導体基板上に形成された、
フィールド酸化物領域１２ならびに、ソース／ドレーン
拡散領域２０とともに、酸化物層１４およびポリシリコ
ンのゲート電極端子１６から成るトランジスタが含まれ
る。側壁スペーサ１８はゲートの二つの側壁上に形成さ
れる。
【００１２】次に、図２（Ｂ）に示すように、ゲート端
子およびソース／ドレーン拡散領域の露出面に表面処理
を実行して拡大図に示すような粗面２３を形成し、結晶
核の数を増加させ結晶化温度を低下させる。例えば、ア
ルゴン・プラズマ法またはウェット・エッチング法を１
回または連続して２回表面処理プロセスに用いて、ポリ
シリコン表面の粗さを増加させることができる。アルゴ
ン・プラズマ反応を、例えば、電極板の電力を約８００
Ｗに設定し、６０ｓｃｃｍのアルゴンガス流量と約１０
０mTorr の下で実行でき、ウエット・エッチング法に用
いられるエッチング溶液は、例えば、アメリカの会社に
よって製造され、ＮＨ4 Ｆ／ＮＨ4 Ｈ2ＰＯ4 ／Ｈ2 Ｏ
を含むＭＳＤＳ−ＰＭＥが挙げられる。
子およびソース／ドレーン拡散領域の露出面に表面処理
を実行して拡大図に示すような粗面２３を形成し、結晶
核の数を増加させ結晶化温度を低下させる。例えば、ア
ルゴン・プラズマ法またはウェット・エッチング法を１
回または連続して２回表面処理プロセスに用いて、ポリ
シリコン表面の粗さを増加させることができる。アルゴ
ン・プラズマ反応を、例えば、電極板の電力を約８００
Ｗに設定し、６０ｓｃｃｍのアルゴンガス流量と約１０
０mTorr の下で実行でき、ウエット・エッチング法に用
いられるエッチング溶液は、例えば、アメリカの会社に
よって製造され、ＮＨ4 Ｆ／ＮＨ4 Ｈ2ＰＯ4 ／Ｈ2 Ｏ
を含むＭＳＤＳ−ＰＭＥが挙げられる。
【００１３】次に、図３（Ａ）に示すように、耐熱金属
層、例えば白金、コバルトまたはチタンをＤＣスパッタ
リング法によってシリコン・基板上に堆積させる。この
具体例では、約４００〜５００オングストロームの厚さ
のチタン層２５が堆積される。次に、最初の急速熱焼な
ましを実行して、チタン層と接触しているゲート端子お
よびソース／ドレーン拡散領域を反応させてケイ化チタ
ンを形成する。焼なましは、例えば、最初は約６５０℃
の温度で窒素雰囲気中で約３０秒にわたって実行し、次
に温度を約７５０℃に設定して、約３０秒にわたっても
う１度焼なましを実行する。
層、例えば白金、コバルトまたはチタンをＤＣスパッタ
リング法によってシリコン・基板上に堆積させる。この
具体例では、約４００〜５００オングストロームの厚さ
のチタン層２５が堆積される。次に、最初の急速熱焼な
ましを実行して、チタン層と接触しているゲート端子お
よびソース／ドレーン拡散領域を反応させてケイ化チタ
ンを形成する。焼なましは、例えば、最初は約６５０℃
の温度で窒素雰囲気中で約３０秒にわたって実行し、次
に温度を約７５０℃に設定して、約３０秒にわたっても
う１度焼なましを実行する。
【００１４】最後に、図３（Ｂ）に示すように、最初の
焼なましの後、ケイ化チタン層２７および２９がゲート
端子およびソース／ドレーン拡散領域中に形成され、こ
れら以外の未反応金属チタン層を選択ウェット・エッチ
ング法によって除去する。選択ウエット・エッチングに
おいては、例えば、約７５℃の温度で、容積比１：１：
５のアンモニア水／過酸化水素／ＤＩ水を最初に５分間
にわたって用いて未反応金属チタン層を除去し、次に、
例えば、容積比１：４の硫酸／水の溶液を用いて残留金
属チタン層を除去する。その後、二回目の急速熱焼なま
しを実行してケイ化チタン層を再結晶（相転移）させ、
そのシート抵抗および接触抵抗を低下させる。二回目の
焼なましは、例えば、約８２５℃の温度を有する窒素雰
囲気中で、２０秒にわたって連続的に実行される。
焼なましの後、ケイ化チタン層２７および２９がゲート
端子およびソース／ドレーン拡散領域中に形成され、こ
れら以外の未反応金属チタン層を選択ウェット・エッチ
ング法によって除去する。選択ウエット・エッチングに
おいては、例えば、約７５℃の温度で、容積比１：１：
５のアンモニア水／過酸化水素／ＤＩ水を最初に５分間
にわたって用いて未反応金属チタン層を除去し、次に、
例えば、容積比１：４の硫酸／水の溶液を用いて残留金
属チタン層を除去する。その後、二回目の急速熱焼なま
しを実行してケイ化チタン層を再結晶（相転移）させ、
そのシート抵抗および接触抵抗を低下させる。二回目の
焼なましは、例えば、約８２５℃の温度を有する窒素雰
囲気中で、２０秒にわたって連続的に実行される。
【００１５】このようにして、本発明の方法に従って製
造された低いシート抵抗および低い接触抵抗を有するセ
ルフアラインのケイ化チタン層が形成される。このケイ
化チタン層は、従来の製造方法における高い漏れ電流と
いう欠陥を克服し、小さな寸法および／または高速／低
電力特性を持つコンポーネントの設計に適する。本発明
を好ましい具体例を用いて説明したが、本発明はこれに
限られるものではないことを理解されたい。それどころ
か、本発明は、請求の範囲に含まれるさまざまな修正お
よび類似の装置をその範囲に有し、このような修正およ
び類似の装置の全てを範囲に含むとするような広い解釈
を与えられることが望ましい。
造された低いシート抵抗および低い接触抵抗を有するセ
ルフアラインのケイ化チタン層が形成される。このケイ
化チタン層は、従来の製造方法における高い漏れ電流と
いう欠陥を克服し、小さな寸法および／または高速／低
電力特性を持つコンポーネントの設計に適する。本発明
を好ましい具体例を用いて説明したが、本発明はこれに
限られるものではないことを理解されたい。それどころ
か、本発明は、請求の範囲に含まれるさまざまな修正お
よび類似の装置をその範囲に有し、このような修正およ
び類似の装置の全てを範囲に含むとするような広い解釈
を与えられることが望ましい。
【００１６】
【発明の効果】本発明の改良された製造方法によれば、
従来の製造方法における高い漏れ電流という欠陥を克服
し、小さな寸法および／または高速／低電力特性を持つ
コンポーネントの設計に適する。
従来の製造方法における高い漏れ電流という欠陥を克服
し、小さな寸法および／または高速／低電力特性を持つ
コンポーネントの設計に適する。
【図１】（Ａ）から（Ｃ）は、従来のセルフ・アライン
・ケイ化物処理における製造方法を示す断面図である。
・ケイ化物処理における製造方法を示す断面図である。
【図２】（Ａ）から（Ｂ）は、本発明の具体例であるセ
ルフ・アライン・ケイ化物処理における製造プロセスを
示す断面図であって、表面処理段階までを示す。
ルフ・アライン・ケイ化物処理における製造プロセスを
示す断面図であって、表面処理段階までを示す。
【図３】（Ａ）から（Ｂ）は、本発明の具体例であるセ
ルフ・アライン・ケイ化物処理における製造プロセスを
示す断面図であって、図２（Ｂ）に続く段階を示す。
ルフ・アライン・ケイ化物処理における製造プロセスを
示す断面図であって、図２（Ｂ）に続く段階を示す。
１０ 基板 １２ フィールド酸化物層 １４ 酸化物層 １６ ポリシリコン・ゲート端子電極 １８ 側壁スペーサ ２０ ソース／ドレーン拡散領域 ２２ チタン層 ２３ 粗面 ２４ ケイ化チタン層 ２５ チタン層 ２６ ケイ化チタン層 ２７ ケイ化チタン層 ２９ ケイ化チタン層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−106280（ＪＰ，Ａ) 特開 平４−107920（ＪＰ，Ａ) 特開 平８−48996（ＪＰ，Ａ) 特開 平８−264483（ＪＰ，Ａ) 特開 平２−60126（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/28 H01L 29/78
Claims (6)
- 【請求項１】 セルフ・アライン・金属ケイ化物の改良
された製造方法において、 （ａ）シリコン基板上に、二つの側壁を持つゲートおよ
びソース／ドレーン拡散領域を含むトランジスタを形成
し、該ゲートの二つの側壁上に側壁スペーサとを形成
し、 （ｂ）上記ゲートおよび上記ソース／ドレーン拡散領域
の露出面を表面処理して表面粗さを増加させ、結晶核の
数を増加させるとともに結晶温度を低下させ、（ｃ）上
記シリコン基板の上に耐熱金属層を形成し、 （ｄ）最初の急速熱焼なましを実行して、上記ゲートお
よび上記ソース／ドレーン拡散領域と接触している耐熱
金属層を反応させて耐熱金属ケイ化物層を形成し、側壁
スペーサと接触している耐熱金属層は未反応のままにし
ておき、 （ｅ）上記未反応耐熱金属層を除去し、 （ｆ）二回目の急速熱焼なましを実行して、上記耐熱金
属ケイ化物層を再結晶させ、シート抵抗および接触抵抗
を低下させる、 ことを含むセルフ・アライン・金属ケイ化物の改良され
た製造方法であって、上記（ｂ）における表面処理が、
アルゴン・プラズマを用い、反応条件として、６０ｓｃ
ｃｍのアルゴンガス流量、１００mTorr の圧力および８
００Ｗの電極板電力を含むセルフ・アライン・金属ケイ
化物の改良された製造方法。 - 【請求項２】 上記耐熱金属層の材料がチタンを含む請
求項１に記載のセルフ・アライン・金属ケイ化物の改良
された製造方法。 - 【請求項３】 上記耐熱金属ケイ化物がケイ化チタンを
含む請求項１に記載のセルフ・アライン・金属ケイ化物
の改良された製造方法。 - 【請求項４】 上記（ｄ）の最初の急速熱焼なましが、
６５０℃の温度で３０秒間にわたる窒素雰囲気中の焼な
ましと、その後の７５０℃の温度で３０秒間にわたる焼
なましとを含む請求項１に記載のセルフ・アライン・金
属ケイ化物の改良された製造方法。 - 【請求項５】 上記（ｆ）の二回目の急速熱焼なまし
が、８２５℃の温度で３０秒間にわたる窒素雰囲気中の
連続焼なましを含む請求項１に記載のセルフ・アライン
・金属ケイ化物の改良された製造方法。 - 【請求項６】 上記耐熱金属層の厚さが、４００〜５０
０オングストロームの範囲である請求項２に記載のセル
フ・アライン・金属ケイ化物の改良された製造方法。
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