JP3400737B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
ンジスタのソース、ドレイン拡散層等の上にシリサイド
層が形成される半導体装置の製造方法に関するものであ
る。
Sトランジスタのゲート電極、ソース・ドレイン拡散層
ともに低抵抗な電極とすることができるサリサイド構造
と呼ばれるトランジスタ形成技術の開発が要求されてい
る。例えばCoを用いたCoサリサイド構造では、金属
材料ターゲットと半導体基板とを距離をおいて金属膜を
形成する遠距離スパッタに代表される指向性スパッタ法
(例えばアルバック テクニカル ジャーナル47巻
35頁 1997年)が用いられる。これをCMOSロ
ジックデバイス製造に応用するとゲート電極に挟まれた
微細拡散層領域にも比較的カバレジの良いCo膜堆積を
行うことができ、それと同時に広い領域にも狭い領域に
もほぼ同じ膜厚のCoを堆積することが可能となり、両
領域に同じシート抵抗値を有する低抵抗Coシリサイド
層を形成することが従来から可能であった。
堆積する場合について図2を用いて説明する。図2
(a)に示すように、Si基板1上に素子分離部2によ
って分離されたソース・ドレイン拡散層3が存在し、こ
の拡散層3の間にゲート酸化膜4を介し高さ0.2μm
のポリシリコンゲート電極5、6、7、8が、絶縁膜か
らなるサイドウォール9に挟まれて形成されている。こ
の例ではゲート電極5と6の間の寸法は例えば1.0μ
mであり、ゲート電極7、8の間の寸法は0.5μmで
ある。この構造の上に指向性スパッタ法を用いて厚さ1
0nmのCo膜10を堆積する。この指向性スパッタ法
では、ArプラズマによってCoターゲットからたたき
出したCo原子をSi基板1に対してほぼ垂直に入射さ
せて堆積するのであるが、図2(b)に示すように、ゲ
ート電極7、8に挟まれた狭い領域の中央部Aで9nm
程度、周辺部Bでも8nm程度の厚さのCo膜10が形
成される。なお、図2(b)は、ポリシリコンゲート電
極7、8付近のみを示したものである。
したCo膜10を、後工程で熱処理を行うことによりS
i基板1と反応させ、Si基板1上にCoシリサイド層
を形成する。このシリサイド層は、ゲート電極の間隔が
0.5μm程度であるうちはその間隔寸法に依らず、ほ
ぼ一定の膜厚を有し、少なくともチップ内では均一なシ
ート抵抗値を有したシリサイド層を形成することができ
た。
の方法では、図2で示したポリシリコンゲート電極7、
8の間隔がさらに狭く0.2μm程度となってくると、
すなわち、ゲート電極7、8の間の深さが約0.2μ
m、間隔が0.2μm程度とアスペクト比が大きくなっ
てくると、たとえ指向性スパッタ法を用いて10nmの
膜厚を目標としてCo膜を堆積したとしても、中央部の
厚いところで6nm程度の厚さしか堆積されず、一方、
ゲート電極の間隔の広い部分ではほぼ目標通り10nm
堆積される。このような試料を熱処理を行ってCo膜を
シリサイド化した場合、ポリシリコンゲート電極間隔の
広い部分と狭い部分(すなわち広い領域と微細領域)と
で、Co膜の厚さの違いによって膜厚およびシート抵抗
の大きく異なるシリサイド層が形成されるという問題が
あった。
の大きく異なるCoシリサイド層が形成されると、後工
程でCoシリサイド層上に形成された層間絶縁膜にコン
タクトを開口するコンタクトエッチで、ポリシリコンゲ
ート電極間隔の狭い部分でオーバーエッチングに基づく
Coシリサイド層を突き抜けその下の拡散層まで達する
ことによりコンタクト抵抗が増大してしまう。また、ポ
リシリコンゲート電極間隔の広い部分と狭い部分とで拡
散層抵抗のばらつきによるデバイスの動作スピードのば
らつきが発生する。このように、ポリシリコンゲート電
極間隔の狭い部分におけるコンタクト抵抗の増大や、デ
バイスの動作スピードのばらつきにより、完成した半導
体装置に不良が発生し、製造歩留りが低下することにも
なる。また、ポリシリコンゲート電極間隔の狭い部分で
のCo堆積膜厚を目標の膜厚まで増加させようとする
と、ポリシリコンゲート電極間隔の広い部分のCo堆積
膜厚が目標の膜厚よりも厚くなり、そこで形成されるC
oSi2 膜厚が厚くなることによってこの部分でp−n
接合リークが増加し、完成した半導体装置に不良が発生
し、製造歩留りが低下することにもなる。
カバレージを向上するために、Co膜のCVD法が考え
られるが、今のところ、工業的なCo金属のCVD法は
存在しない。
レージが悪い微細領域でも、カバレージの良い広い領域
と同じ膜厚およびシート抵抗を有するシリサイド層を形
成することが可能な半導体装置の製造方法を提供するこ
とを目的とする。
半導体装置の製造方法は、半導体基板上に、厚さ0.1
〜1nmの酸化膜を形成する第1の工程と、半導体基板
を加熱しながら指向性スパッタ法によって酸化膜上に金
属を堆積するとともに、金属の堆積中に金属が酸化膜を
突き抜けて半導体基板のシリコンと反応して組成が熱的
に安定でない中間反応層を形成し、且つ、金属と酸化膜
が反応して金属を含む酸化層を形成する第2の工程と、
中間反応層を形成していない金属および金属を含む酸化
層を選択的に除去する第3の工程と、第3の工程の後
に、高温熱処理により中間反応層を熱的に安定したシリ
サイド層に変化させる第4の工程とを含んでいる。
ことによって金属と半導体基板との反応速度が抑制さ
れ、金属のカバレージが悪い微細領域でも、カバレージ
の良い広い領域と同じ膜厚の中間反応層を形成でき、結
果、微細領域と広い領域とで同じ膜厚およびシート抵抗
を有するシリサイド層を形成することができる。金属堆
積時の基板加熱条件などによって中間反応層の厚さを制
御することができ、延いてはシリサイド層の厚さを制御
できる。
法は、請求項1記載の半導体装置の製造方法において、
第1の工程の前に、半導体基板上にゲート絶縁膜を介し
てゲート電極を形成する工程と、ゲート電極の形成され
た半導体基板の表面にソース/ドレイン拡散層を形成す
る工程とを備え、第1の工程では、ゲート電極及びソー
ス/ドレイン拡散層の表面上に酸化膜を形成し、第2の
工程では、ゲート電極及び半導体基板におけるソース/
ドレイン拡散層のシリコンと金属とが反応して中間反応
層が形成され、第4の工程では、ゲート電極及びソース
/ドレイン拡散層上にシリサイド層を形成することによ
り、ゲート電極に挟まれた微細領域のソース/ドレイン
拡散層であっても、広い領域のソース/ドレイン拡散層
であっても、その上に同じ膜厚およびシート抵抗を有す
るシリサイド層を形成することができ、ソース/ドレイ
ン拡散層をその領域の広さに依らず均一に低抵抗化でき
る。
法は、請求項1又は2記載の半導体装置の製造方法にお
いて、第1の工程では、半導体基板をアンモニア/過酸
化水素水/水の混合液中に浸漬させることによって酸化
膜を形成することを特徴とする。
法は、請求項1〜3のうちいずれか1項に記載の半導体
装置の製造方法において、金属は、Coであることを特
徴とする。
法は、請求項1〜3のうちいずれか1項に記載の半導体
装置の製造方法において、金属は、Ta、Ni、Mo、
Zr、Tiのうちのいずれか1つであることを特徴とす
る。
を参照しながら説明する。図1は本発明の実施の形態に
おける半導体装置の製造方法を示す工程断面図である。
この図1では、MOSトランジスタが複数形成される部
分のうち特にゲート電極間隔が狭い部分を示している。
膜からなる素子分離部12が形成されたSi基板(半導
体基板)11上に、ゲート酸化膜13、ポリシリコンゲ
ート電極14、サイドウォール15を形成した後、ソー
ス/ドレイン拡散層16、17を形成する。ソース/ド
レイン拡散層16は幅0.2μm以下の微細領域となっ
ており、またソース/ドレイン拡散層17は幅0.2μ
mを超える広い領域となっており、Si基板11表面が
露出している。この基板をフッ酸/水の混合液(混合比
1:100)でソース/ドレイン拡散層16、17表面
を清浄化する。その後、80℃のアンモニア/過酸化水
素水/水の混合液(混合比1:1:8)に10分間、浸
漬させることにより、ソース/ドレイン拡散層16、1
7表面上およびポリシリコンゲート電極14表面上に
0.7nm厚の酸化膜18を形成する。
nmのCo膜19を指向性スパッタ法で基板温度200
℃で堆積する。堆積時の基板加熱は、上に述べた清浄化
工程などにおける基板表面の吸着水分などを除去して界
面を清浄にし、CoとSiとの反応が不均一にならない
ようにするためにほとんどの場合必要となるものであ
る。しかし、吸着水分が無視できるのであれば、室温付
近で堆積した後、200℃程度の温度で熱処理すること
も可能であるが、基板加熱しながら堆積するのが望まし
い。
とき、堆積中に約5nmのCoが薄い酸化膜18を突き
抜けてSi基板11のSiと反応し、組成が熱的に安定
ではない中間的なCo−Si層(中間反応層)20が膜
厚約5nm形成される。またそれと同時に酸化膜18が
Co膜19と反応し、Co−Si−O層21を形成す
る。また、ポリシリコンゲート電極14の表面上におい
ても同様な反応が起こっている。一方、素子分離部12
上およびサイドウォール15上に堆積されたCo膜19
は、通常素子分離部12およびサイドウォール15はS
i酸化膜からなるのでCo膜19の堆積中ソース/ドレ
イン拡散層16、17表面上と同じようにCo−Si−
O層21が形成されるが、反応すべきSiは存在しない
ので大部分未反応のCo膜19として残る。なお、Co
を室温付近で堆積した後、200℃程度の温度で熱処理
する場合には、熱処理されるときに上記の反応が起こ
る。
混合液(混合比1:1:8、80℃)を用いて未反応の
まま残ったCo膜19およびCo−Si−O層21のみ
を選択的に除去すると、ソース/ドレイン拡散層16、
17上およびポリシリコンゲート電極14上にCo−S
i層20が残る。これに例えば800℃、30秒間の熱
処理を施し、膜厚約10nmの熱的に安定した最終生成
物であるCoSi2 層(シリサイド層)22を形成する
(図1(c))。ここでこの高温熱処理によって、中間
的なCo−Si層20がCoSi2 層22に変わるとき
に結晶構造が変化し、このために体積が膨張し約5nm
から約10nmに膜厚が増加する。
ドレイン拡散層16、17表面上に例えば0.7nm厚
の薄い酸化膜18を形成し、その上にCo膜19を、堆
積中の反応で消費されるCo膜厚(5nm)よりもかな
り厚く(20nm)堆積している。
ト電極14がCo金属原子のソース/ドレイン拡散層1
6、17上の表面付着を阻害する壁となるが、Co膜1
9を厚く堆積することによって、ポリシリコンゲート電
極14に囲まれたサイズの異なる比較的大きな拡散層1
7だけでなく、非常に小さな狭い拡散層16上にも最終
目標とする厚さのCoSi2 層22を形成できるだけの
Co膜が形成される。
層表面に基板加熱をしながら直接接触するようにCo膜
を堆積する方法では、基板加熱温度が200℃という低
温であってもきわめて速くCo膜とSiが反応するので
堆積したCoはほとんど全部反応する。従ってCo−S
i層の厚さは最初に堆積するCo膜の厚さで制御しなけ
ればならなかった。このような方法では広いソース/ド
レイン拡散層と狭いソース/ドレイン拡散層とではどう
しても異なる膜厚に形成され、結局異なる厚さのCoS
i2 層しか形成できなかった。
薄い酸化膜18を積極的に形成するが、これは基板加熱
堆積中にCo膜とSiとの反応速度を抑制する働きをす
る。これによって形成するCo−Si層20の厚さを、
スパッタ堆積中における基板加熱の時間で制御できるよ
うになる。すなわち、例えば酸化膜18の厚さと形成す
るCo−Si層20の厚さに対応して基板加熱時間を決
めておけばよいのである。このようにしてCo−Si層
20の厚さを制御できるから、最初に形成するCo膜1
9の厚さは充分厚くすることが可能となり、広さの異な
るソース/ドレイン拡散層16、17の両方に同じ厚さ
のCo−Si層20を形成でき、最終的に、広さの異な
るソース/ドレイン拡散層16、17の両方に目標とす
る同じ厚さのCoSi2 層22を形成することができ
る。したがって、全ての領域でばらつきの少ないシート
抵抗値を有した拡散層を形成することができる。
つきによるデバイスの動作スピードのばらつきが発生す
るということを回避できる。また、従来のように、後工
程でCoSi2 層上に形成された層間絶縁膜にコンタク
トを開口する時のオーバーエッチングで、微細な領域で
のCoSi2 層が薄くてCoSi2 層を突き抜けるとい
うこともなくなる。また、従来のように微細な領域での
Co堆積膜厚を増加させる為に、広い領域でのCo堆積
膜厚が厚くなり、そこで形成されるCoSi2膜厚が厚
くなることによってこの部分でp−n接合リークが増加
するという問題も回避できる。
厚として0.7nmを例にとり説明したが、例えばアン
モニア/過酸化水素水/水の混合液への浸漬時間を制御
し、酸化膜18を0.1nm(浸漬時間約30秒)〜1
nm(浸漬時間約20分)にし、Siと反応するCoの
量を調整する事ができる。また0.1から1nmの間で
制御性がある他の方法、例えばCVD法で酸化膜18を
形成しても良い。
とCoの反応量が制御できることは言うまでもない。例
えば上記実施の形態では堆積温度(基板温度)を200
℃として約5nm厚のCo−Si層20を形成したが、
堆積温度を300℃とすると約7nm厚のCo−Si層
20が堆積中に形成される。
が、堆積中の反応で消費されるCo膜厚(堆積温度20
0℃では約5nm)より分厚い量を堆積すればよい。
とり説明したが、Ta、Ni、Mo、Zr、Tiなど、
サリサイドプロセスに用いられる他の高融点金属を用い
ても同じ効果が得られることも言うまでもない。
酸化膜を形成し、その上に金属を堆積するようにしてお
り、酸化膜が存在することによって金属と半導体基板と
の反応速度が抑制され、金属のカバレージが悪い微細領
域でも、カバレージの良い広い領域と同じ膜厚の中間反
応層を形成でき、結果、微細領域と広い領域とで同じ膜
厚およびシート抵抗を有するシリサイド層を形成するこ
とができる。金属堆積時の基板加熱条件などによって中
間反応層の厚さを制御することができ、延いてはシリサ
イド層の厚さを制御できる。
ゲート絶縁膜を介してゲート電極を形成する工程と、ゲ
ート電極の形成された半導体基板の表面にソース/ドレ
イン拡散層を形成する工程とを備え、第1の工程では、
ゲート電極及びソース/ドレイン拡散層の表面上に酸化
膜を形成し、第2の工程では、ゲート電極及び半導体基
板におけるソース/ドレイン拡散層のシリコンと金属と
が反応して中間反応層が形成され、第4の工程では、ゲ
ート電極及びソース/ドレイン拡散層上にシリサイド層
を形成することにより、ゲート電極に挟まれた微細領域
のソース/ドレイン拡散層であっても、広い領域のソー
ス/ドレイン拡散層であっても、その上に同じ膜厚およ
びシート抵抗を有するシリサイド層を形成することがで
き、ソース/ドレイン拡散層をその領域の広さに依らず
均一に低抵抗化できる。
細領域でのカバレージ低下による抵抗値の拡散層サイズ
によるばらつき、抵抗値を低くする為に金属を厚く堆積
した場合の接合リークなどを改善することができ、半導
体装置の製造歩留りを向上することが可能である。
方法を示す工程断面図。
図。
Claims (5)
- 【請求項1】 半導体基板上に、厚さ0.1〜1nmの
酸化膜を形成する第1の工程と、前記半導体基板を加熱しながら指向性スパッタ法によっ
て 前記酸化膜上に金属を堆積するとともに、前記金属の
堆積中に前記金属が前記酸化膜を突き抜けて前記半導体
基板のシリコンと反応して組成が熱的に安定でない中間
反応層を形成し、且つ、前記金属と前記酸化膜が反応し
て前記金属を含む酸化層を形成する第2の工程と、 前記中間反応層を形成していない前記金属および前記金
属を含む酸化層を選択的に除去する第3の工程と、 前記第3の工程の後に、 高温熱処理により前記中間反応
層を熱的に安定したシリサイド層に変化させる第4の工
程とを含む半導体装置の製造方法。 - 【請求項2】 前記第1の工程の前に、前記半導体基板
上にゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極の形成された前記半導体基板の表面
にソース/ドレイン拡散層を形成する工程とを備え、 前記第1の工程では、前記ゲート電極及び前記ソース/
ドレイン拡散層の表面上に前記酸化膜を形成し、 前記第2の工程では、前記ゲート電極及び前記半導体基
板における前記ソース/ドレイン拡散層のシリコンと前
記金属とが反応して前記中間反応層が形成され、 前記第4の工程では、前記ゲート電極及び前記ソース/
ドレイン拡散層上に前記シリサイド層を 形成することを
特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記第1の工程では、前記半導体基板を
アンモニア/過酸化水素水/水の混合液中に浸漬させる
ことによって前記酸化膜を形成することを特徴とする請
求項1又は2記載の半導体装置の製造方法。 - 【請求項4】 前記金属は、Coであることを特徴とす
る請求項1〜3のうちいずれか1項に記載の半導体装置
の製造方法。 - 【請求項5】 前記金属は、Ta、Ni、Mo、Zr、
Tiのうちのいずれか 1つであることを特徴とする請求
項1〜3のうちいずれか1項に記載の半導体装置の製造
方法。
Priority Applications (4)
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