JP3400737B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Description
【０００１】
【発明の属する技術分野】本発明は、例えばＭＯＳトラ
ンジスタのソース、ドレイン拡散層等の上にシリサイド
層が形成される半導体装置の製造方法に関するものであ
る。
ンジスタのソース、ドレイン拡散層等の上にシリサイド
層が形成される半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路の微細化につれて、ＭＯ
Ｓトランジスタのゲート電極、ソース・ドレイン拡散層
ともに低抵抗な電極とすることができるサリサイド構造
と呼ばれるトランジスタ形成技術の開発が要求されてい
る。例えばＣｏを用いたＣｏサリサイド構造では、金属
材料ターゲットと半導体基板とを距離をおいて金属膜を
形成する遠距離スパッタに代表される指向性スパッタ法
（例えばアルバック テクニカル ジャーナル４７巻
３５頁 １９９７年）が用いられる。これをＣＭＯＳロ
ジックデバイス製造に応用するとゲート電極に挟まれた
微細拡散層領域にも比較的カバレジの良いＣｏ膜堆積を
行うことができ、それと同時に広い領域にも狭い領域に
もほぼ同じ膜厚のＣｏを堆積することが可能となり、両
領域に同じシート抵抗値を有する低抵抗Ｃｏシリサイド
層を形成することが従来から可能であった。
Ｓトランジスタのゲート電極、ソース・ドレイン拡散層
ともに低抵抗な電極とすることができるサリサイド構造
と呼ばれるトランジスタ形成技術の開発が要求されてい
る。例えばＣｏを用いたＣｏサリサイド構造では、金属
材料ターゲットと半導体基板とを距離をおいて金属膜を
形成する遠距離スパッタに代表される指向性スパッタ法
（例えばアルバック テクニカル ジャーナル４７巻
３５頁 １９９７年）が用いられる。これをＣＭＯＳロ
ジックデバイス製造に応用するとゲート電極に挟まれた
微細拡散層領域にも比較的カバレジの良いＣｏ膜堆積を
行うことができ、それと同時に広い領域にも狭い領域に
もほぼ同じ膜厚のＣｏを堆積することが可能となり、両
領域に同じシート抵抗値を有する低抵抗Ｃｏシリサイド
層を形成することが従来から可能であった。
【０００３】ここで従来の指向性スパッタ法でＣｏ膜を
堆積する場合について図２を用いて説明する。図２
（ａ）に示すように、Ｓｉ基板１上に素子分離部２によ
って分離されたソース・ドレイン拡散層３が存在し、こ
の拡散層３の間にゲート酸化膜４を介し高さ０．２μｍ
のポリシリコンゲート電極５、６、７、８が、絶縁膜か
らなるサイドウォール９に挟まれて形成されている。こ
の例ではゲート電極５と６の間の寸法は例えば１．０μ
ｍであり、ゲート電極７、８の間の寸法は０．５μｍで
ある。この構造の上に指向性スパッタ法を用いて厚さ１
０ｎｍのＣｏ膜１０を堆積する。この指向性スパッタ法
では、ＡｒプラズマによってＣｏターゲットからたたき
出したＣｏ原子をＳｉ基板１に対してほぼ垂直に入射さ
せて堆積するのであるが、図２（ｂ）に示すように、ゲ
ート電極７、８に挟まれた狭い領域の中央部Ａで９ｎｍ
程度、周辺部Ｂでも８ｎｍ程度の厚さのＣｏ膜１０が形
成される。なお、図２（ｂ）は、ポリシリコンゲート電
極７、８付近のみを示したものである。
堆積する場合について図２を用いて説明する。図２
（ａ）に示すように、Ｓｉ基板１上に素子分離部２によ
って分離されたソース・ドレイン拡散層３が存在し、こ
の拡散層３の間にゲート酸化膜４を介し高さ０．２μｍ
のポリシリコンゲート電極５、６、７、８が、絶縁膜か
らなるサイドウォール９に挟まれて形成されている。こ
の例ではゲート電極５と６の間の寸法は例えば１．０μ
ｍであり、ゲート電極７、８の間の寸法は０．５μｍで
ある。この構造の上に指向性スパッタ法を用いて厚さ１
０ｎｍのＣｏ膜１０を堆積する。この指向性スパッタ法
では、ＡｒプラズマによってＣｏターゲットからたたき
出したＣｏ原子をＳｉ基板１に対してほぼ垂直に入射さ
せて堆積するのであるが、図２（ｂ）に示すように、ゲ
ート電極７、８に挟まれた狭い領域の中央部Ａで９ｎｍ
程度、周辺部Ｂでも８ｎｍ程度の厚さのＣｏ膜１０が形
成される。なお、図２（ｂ）は、ポリシリコンゲート電
極７、８付近のみを示したものである。
【０００４】このような指向性スパッタ法を用いて堆積
したＣｏ膜１０を、後工程で熱処理を行うことによりＳ
ｉ基板１と反応させ、Ｓｉ基板１上にＣｏシリサイド層
を形成する。このシリサイド層は、ゲート電極の間隔が
０．５μｍ程度であるうちはその間隔寸法に依らず、ほ
ぼ一定の膜厚を有し、少なくともチップ内では均一なシ
ート抵抗値を有したシリサイド層を形成することができ
た。
したＣｏ膜１０を、後工程で熱処理を行うことによりＳ
ｉ基板１と反応させ、Ｓｉ基板１上にＣｏシリサイド層
を形成する。このシリサイド層は、ゲート電極の間隔が
０．５μｍ程度であるうちはその間隔寸法に依らず、ほ
ぼ一定の膜厚を有し、少なくともチップ内では均一なシ
ート抵抗値を有したシリサイド層を形成することができ
た。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の方法では、図２で示したポリシリコンゲート電極７、
８の間隔がさらに狭く０．２μｍ程度となってくると、
すなわち、ゲート電極７、８の間の深さが約０．２μ
ｍ、間隔が０．２μｍ程度とアスペクト比が大きくなっ
てくると、たとえ指向性スパッタ法を用いて１０ｎｍの
膜厚を目標としてＣｏ膜を堆積したとしても、中央部の
厚いところで６ｎｍ程度の厚さしか堆積されず、一方、
ゲート電極の間隔の広い部分ではほぼ目標通り１０ｎｍ
堆積される。このような試料を熱処理を行ってＣｏ膜を
シリサイド化した場合、ポリシリコンゲート電極間隔の
広い部分と狭い部分（すなわち広い領域と微細領域）と
で、Ｃｏ膜の厚さの違いによって膜厚およびシート抵抗
の大きく異なるシリサイド層が形成されるという問題が
あった。
の方法では、図２で示したポリシリコンゲート電極７、
８の間隔がさらに狭く０．２μｍ程度となってくると、
すなわち、ゲート電極７、８の間の深さが約０．２μ
ｍ、間隔が０．２μｍ程度とアスペクト比が大きくなっ
てくると、たとえ指向性スパッタ法を用いて１０ｎｍの
膜厚を目標としてＣｏ膜を堆積したとしても、中央部の
厚いところで６ｎｍ程度の厚さしか堆積されず、一方、
ゲート電極の間隔の広い部分ではほぼ目標通り１０ｎｍ
堆積される。このような試料を熱処理を行ってＣｏ膜を
シリサイド化した場合、ポリシリコンゲート電極間隔の
広い部分と狭い部分（すなわち広い領域と微細領域）と
で、Ｃｏ膜の厚さの違いによって膜厚およびシート抵抗
の大きく異なるシリサイド層が形成されるという問題が
あった。
【０００６】さらに、このような膜厚およびシート抵抗
の大きく異なるＣｏシリサイド層が形成されると、後工
程でＣｏシリサイド層上に形成された層間絶縁膜にコン
タクトを開口するコンタクトエッチで、ポリシリコンゲ
ート電極間隔の狭い部分でオーバーエッチングに基づく
Ｃｏシリサイド層を突き抜けその下の拡散層まで達する
ことによりコンタクト抵抗が増大してしまう。また、ポ
リシリコンゲート電極間隔の広い部分と狭い部分とで拡
散層抵抗のばらつきによるデバイスの動作スピードのば
らつきが発生する。このように、ポリシリコンゲート電
極間隔の狭い部分におけるコンタクト抵抗の増大や、デ
バイスの動作スピードのばらつきにより、完成した半導
体装置に不良が発生し、製造歩留りが低下することにも
なる。また、ポリシリコンゲート電極間隔の狭い部分で
のＣｏ堆積膜厚を目標の膜厚まで増加させようとする
と、ポリシリコンゲート電極間隔の広い部分のＣｏ堆積
膜厚が目標の膜厚よりも厚くなり、そこで形成されるＣ
ｏＳｉ2 膜厚が厚くなることによってこの部分でｐ−ｎ
接合リークが増加し、完成した半導体装置に不良が発生
し、製造歩留りが低下することにもなる。
の大きく異なるＣｏシリサイド層が形成されると、後工
程でＣｏシリサイド層上に形成された層間絶縁膜にコン
タクトを開口するコンタクトエッチで、ポリシリコンゲ
ート電極間隔の狭い部分でオーバーエッチングに基づく
Ｃｏシリサイド層を突き抜けその下の拡散層まで達する
ことによりコンタクト抵抗が増大してしまう。また、ポ
リシリコンゲート電極間隔の広い部分と狭い部分とで拡
散層抵抗のばらつきによるデバイスの動作スピードのば
らつきが発生する。このように、ポリシリコンゲート電
極間隔の狭い部分におけるコンタクト抵抗の増大や、デ
バイスの動作スピードのばらつきにより、完成した半導
体装置に不良が発生し、製造歩留りが低下することにも
なる。また、ポリシリコンゲート電極間隔の狭い部分で
のＣｏ堆積膜厚を目標の膜厚まで増加させようとする
と、ポリシリコンゲート電極間隔の広い部分のＣｏ堆積
膜厚が目標の膜厚よりも厚くなり、そこで形成されるＣ
ｏＳｉ2 膜厚が厚くなることによってこの部分でｐ−ｎ
接合リークが増加し、完成した半導体装置に不良が発生
し、製造歩留りが低下することにもなる。
【０００７】一方、更にこのような狭いゲート電極間の
カバレージを向上するために、Ｃｏ膜のＣＶＤ法が考え
られるが、今のところ、工業的なＣｏ金属のＣＶＤ法は
存在しない。
カバレージを向上するために、Ｃｏ膜のＣＶＤ法が考え
られるが、今のところ、工業的なＣｏ金属のＣＶＤ法は
存在しない。
【０００８】本発明は上記の問題点に鑑み、金属のカバ
レージが悪い微細領域でも、カバレージの良い広い領域
と同じ膜厚およびシート抵抗を有するシリサイド層を形
成することが可能な半導体装置の製造方法を提供するこ
とを目的とする。
レージが悪い微細領域でも、カバレージの良い広い領域
と同じ膜厚およびシート抵抗を有するシリサイド層を形
成することが可能な半導体装置の製造方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明の請求項１記載の
半導体装置の製造方法は、半導体基板上に、厚さ０．１
〜１ｎｍの酸化膜を形成する第１の工程と、半導体基板
を加熱しながら指向性スパッタ法によって酸化膜上に金
属を堆積するとともに、金属の堆積中に金属が酸化膜を
突き抜けて半導体基板のシリコンと反応して組成が熱的
に安定でない中間反応層を形成し、且つ、金属と酸化膜
が反応して金属を含む酸化層を形成する第２の工程と、
中間反応層を形成していない金属および金属を含む酸化
層を選択的に除去する第３の工程と、第３の工程の後
に、高温熱処理により中間反応層を熱的に安定したシリ
サイド層に変化させる第４の工程とを含んでいる。
半導体装置の製造方法は、半導体基板上に、厚さ０．１
〜１ｎｍの酸化膜を形成する第１の工程と、半導体基板
を加熱しながら指向性スパッタ法によって酸化膜上に金
属を堆積するとともに、金属の堆積中に金属が酸化膜を
突き抜けて半導体基板のシリコンと反応して組成が熱的
に安定でない中間反応層を形成し、且つ、金属と酸化膜
が反応して金属を含む酸化層を形成する第２の工程と、
中間反応層を形成していない金属および金属を含む酸化
層を選択的に除去する第３の工程と、第３の工程の後
に、高温熱処理により中間反応層を熱的に安定したシリ
サイド層に変化させる第４の工程とを含んでいる。
【００１０】この製造方法によれば、酸化膜が存在する
ことによって金属と半導体基板との反応速度が抑制さ
れ、金属のカバレージが悪い微細領域でも、カバレージ
の良い広い領域と同じ膜厚の中間反応層を形成でき、結
果、微細領域と広い領域とで同じ膜厚およびシート抵抗
を有するシリサイド層を形成することができる。金属堆
積時の基板加熱条件などによって中間反応層の厚さを制
御することができ、延いてはシリサイド層の厚さを制御
できる。
ことによって金属と半導体基板との反応速度が抑制さ
れ、金属のカバレージが悪い微細領域でも、カバレージ
の良い広い領域と同じ膜厚の中間反応層を形成でき、結
果、微細領域と広い領域とで同じ膜厚およびシート抵抗
を有するシリサイド層を形成することができる。金属堆
積時の基板加熱条件などによって中間反応層の厚さを制
御することができ、延いてはシリサイド層の厚さを制御
できる。
【００１１】また、請求項２記載の半導体装置の製造方
法は、請求項１記載の半導体装置の製造方法において、
第１の工程の前に、半導体基板上にゲート絶縁膜を介し
てゲート電極を形成する工程と、ゲート電極の形成され
た半導体基板の表面にソース／ドレイン拡散層を形成す
る工程とを備え、第１の工程では、ゲート電極及びソー
ス／ドレイン拡散層の表面上に酸化膜を形成し、第２の
工程では、ゲート電極及び半導体基板におけるソース／
ドレイン拡散層のシリコンと金属とが反応して中間反応
層が形成され、第４の工程では、ゲート電極及びソース
／ドレイン拡散層上にシリサイド層を形成することによ
り、ゲート電極に挟まれた微細領域のソース／ドレイン
拡散層であっても、広い領域のソース／ドレイン拡散層
であっても、その上に同じ膜厚およびシート抵抗を有す
るシリサイド層を形成することができ、ソース／ドレイ
ン拡散層をその領域の広さに依らず均一に低抵抗化でき
る。
法は、請求項１記載の半導体装置の製造方法において、
第１の工程の前に、半導体基板上にゲート絶縁膜を介し
てゲート電極を形成する工程と、ゲート電極の形成され
た半導体基板の表面にソース／ドレイン拡散層を形成す
る工程とを備え、第１の工程では、ゲート電極及びソー
ス／ドレイン拡散層の表面上に酸化膜を形成し、第２の
工程では、ゲート電極及び半導体基板におけるソース／
ドレイン拡散層のシリコンと金属とが反応して中間反応
層が形成され、第４の工程では、ゲート電極及びソース
／ドレイン拡散層上にシリサイド層を形成することによ
り、ゲート電極に挟まれた微細領域のソース／ドレイン
拡散層であっても、広い領域のソース／ドレイン拡散層
であっても、その上に同じ膜厚およびシート抵抗を有す
るシリサイド層を形成することができ、ソース／ドレイ
ン拡散層をその領域の広さに依らず均一に低抵抗化でき
る。
【００１２】また、請求項３記載の半導体装置の製造方
法は、請求項１又は２記載の半導体装置の製造方法にお
いて、第１の工程では、半導体基板をアンモニア／過酸
化水素水／水の混合液中に浸漬させることによって酸化
膜を形成することを特徴とする。
法は、請求項１又は２記載の半導体装置の製造方法にお
いて、第１の工程では、半導体基板をアンモニア／過酸
化水素水／水の混合液中に浸漬させることによって酸化
膜を形成することを特徴とする。
【００１３】また、請求項４記載の半導体装置の製造方
法は、請求項１〜３のうちいずれか１項に記載の半導体
装置の製造方法において、金属は、Ｃｏであることを特
徴とする。
法は、請求項１〜３のうちいずれか１項に記載の半導体
装置の製造方法において、金属は、Ｃｏであることを特
徴とする。
【００１４】また、請求項５記載の半導体装置の製造方
法は、請求項１〜３のうちいずれか１項に記載の半導体
装置の製造方法において、金属は、Ｔａ、Ｎｉ、Ｍｏ、
Ｚｒ、Ｔｉのうちのいずれか１つであることを特徴とす
る。
法は、請求項１〜３のうちいずれか１項に記載の半導体
装置の製造方法において、金属は、Ｔａ、Ｎｉ、Ｍｏ、
Ｚｒ、Ｔｉのうちのいずれか１つであることを特徴とす
る。
【００１５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照しながら説明する。図１は本発明の実施の形態に
おける半導体装置の製造方法を示す工程断面図である。
この図１では、ＭＯＳトランジスタが複数形成される部
分のうち特にゲート電極間隔が狭い部分を示している。
を参照しながら説明する。図１は本発明の実施の形態に
おける半導体装置の製造方法を示す工程断面図である。
この図１では、ＭＯＳトランジスタが複数形成される部
分のうち特にゲート電極間隔が狭い部分を示している。
【００１６】まず、図１（ａ）に示すように、厚い絶縁
膜からなる素子分離部１２が形成されたＳｉ基板（半導
体基板）１１上に、ゲート酸化膜１３、ポリシリコンゲ
ート電極１４、サイドウォール１５を形成した後、ソー
ス／ドレイン拡散層１６、１７を形成する。ソース／ド
レイン拡散層１６は幅０．２μｍ以下の微細領域となっ
ており、またソース／ドレイン拡散層１７は幅０．２μ
ｍを超える広い領域となっており、Ｓｉ基板１１表面が
露出している。この基板をフッ酸／水の混合液（混合比
１：１００）でソース／ドレイン拡散層１６、１７表面
を清浄化する。その後、８０℃のアンモニア／過酸化水
素水／水の混合液（混合比１：１：８）に１０分間、浸
漬させることにより、ソース／ドレイン拡散層１６、１
７表面上およびポリシリコンゲート電極１４表面上に
０．７ｎｍ厚の酸化膜１８を形成する。
膜からなる素子分離部１２が形成されたＳｉ基板（半導
体基板）１１上に、ゲート酸化膜１３、ポリシリコンゲ
ート電極１４、サイドウォール１５を形成した後、ソー
ス／ドレイン拡散層１６、１７を形成する。ソース／ド
レイン拡散層１６は幅０．２μｍ以下の微細領域となっ
ており、またソース／ドレイン拡散層１７は幅０．２μ
ｍを超える広い領域となっており、Ｓｉ基板１１表面が
露出している。この基板をフッ酸／水の混合液（混合比
１：１００）でソース／ドレイン拡散層１６、１７表面
を清浄化する。その後、８０℃のアンモニア／過酸化水
素水／水の混合液（混合比１：１：８）に１０分間、浸
漬させることにより、ソース／ドレイン拡散層１６、１
７表面上およびポリシリコンゲート電極１４表面上に
０．７ｎｍ厚の酸化膜１８を形成する。
【００１７】次に、図１（ｂ）に示すように、厚さ２０
ｎｍのＣｏ膜１９を指向性スパッタ法で基板温度２００
℃で堆積する。堆積時の基板加熱は、上に述べた清浄化
工程などにおける基板表面の吸着水分などを除去して界
面を清浄にし、ＣｏとＳｉとの反応が不均一にならない
ようにするためにほとんどの場合必要となるものであ
る。しかし、吸着水分が無視できるのであれば、室温付
近で堆積した後、２００℃程度の温度で熱処理すること
も可能であるが、基板加熱しながら堆積するのが望まし
い。
ｎｍのＣｏ膜１９を指向性スパッタ法で基板温度２００
℃で堆積する。堆積時の基板加熱は、上に述べた清浄化
工程などにおける基板表面の吸着水分などを除去して界
面を清浄にし、ＣｏとＳｉとの反応が不均一にならない
ようにするためにほとんどの場合必要となるものであ
る。しかし、吸着水分が無視できるのであれば、室温付
近で堆積した後、２００℃程度の温度で熱処理すること
も可能であるが、基板加熱しながら堆積するのが望まし
い。
【００１８】上記の基板温度２００℃でＣｏを堆積した
とき、堆積中に約５ｎｍのＣｏが薄い酸化膜１８を突き
抜けてＳｉ基板１１のＳｉと反応し、組成が熱的に安定
ではない中間的なＣｏ−Ｓｉ層（中間反応層）２０が膜
厚約５ｎｍ形成される。またそれと同時に酸化膜１８が
Ｃｏ膜１９と反応し、Ｃｏ−Ｓｉ−Ｏ層２１を形成す
る。また、ポリシリコンゲート電極１４の表面上におい
ても同様な反応が起こっている。一方、素子分離部１２
上およびサイドウォール１５上に堆積されたＣｏ膜１９
は、通常素子分離部１２およびサイドウォール１５はＳ
ｉ酸化膜からなるのでＣｏ膜１９の堆積中ソース／ドレ
イン拡散層１６、１７表面上と同じようにＣｏ−Ｓｉ−
Ｏ層２１が形成されるが、反応すべきＳｉは存在しない
ので大部分未反応のＣｏ膜１９として残る。なお、Ｃｏ
を室温付近で堆積した後、２００℃程度の温度で熱処理
する場合には、熱処理されるときに上記の反応が起こ
る。
とき、堆積中に約５ｎｍのＣｏが薄い酸化膜１８を突き
抜けてＳｉ基板１１のＳｉと反応し、組成が熱的に安定
ではない中間的なＣｏ−Ｓｉ層（中間反応層）２０が膜
厚約５ｎｍ形成される。またそれと同時に酸化膜１８が
Ｃｏ膜１９と反応し、Ｃｏ−Ｓｉ−Ｏ層２１を形成す
る。また、ポリシリコンゲート電極１４の表面上におい
ても同様な反応が起こっている。一方、素子分離部１２
上およびサイドウォール１５上に堆積されたＣｏ膜１９
は、通常素子分離部１２およびサイドウォール１５はＳ
ｉ酸化膜からなるのでＣｏ膜１９の堆積中ソース／ドレ
イン拡散層１６、１７表面上と同じようにＣｏ−Ｓｉ−
Ｏ層２１が形成されるが、反応すべきＳｉは存在しない
ので大部分未反応のＣｏ膜１９として残る。なお、Ｃｏ
を室温付近で堆積した後、２００℃程度の温度で熱処理
する場合には、熱処理されるときに上記の反応が起こ
る。
【００１９】この後、アンモニア／過酸化水素水／水の
混合液（混合比１：１：８、８０℃）を用いて未反応の
まま残ったＣｏ膜１９およびＣｏ−Ｓｉ−Ｏ層２１のみ
を選択的に除去すると、ソース／ドレイン拡散層１６、
１７上およびポリシリコンゲート電極１４上にＣｏ−Ｓ
ｉ層２０が残る。これに例えば８００℃、３０秒間の熱
処理を施し、膜厚約１０ｎｍの熱的に安定した最終生成
物であるＣｏＳｉ2 層（シリサイド層）２２を形成する
（図１（ｃ））。ここでこの高温熱処理によって、中間
的なＣｏ−Ｓｉ層２０がＣｏＳｉ2 層２２に変わるとき
に結晶構造が変化し、このために体積が膨張し約５ｎｍ
から約１０ｎｍに膜厚が増加する。
混合液（混合比１：１：８、８０℃）を用いて未反応の
まま残ったＣｏ膜１９およびＣｏ−Ｓｉ−Ｏ層２１のみ
を選択的に除去すると、ソース／ドレイン拡散層１６、
１７上およびポリシリコンゲート電極１４上にＣｏ−Ｓ
ｉ層２０が残る。これに例えば８００℃、３０秒間の熱
処理を施し、膜厚約１０ｎｍの熱的に安定した最終生成
物であるＣｏＳｉ2 層（シリサイド層）２２を形成する
（図１（ｃ））。ここでこの高温熱処理によって、中間
的なＣｏ−Ｓｉ層２０がＣｏＳｉ2 層２２に変わるとき
に結晶構造が変化し、このために体積が膨張し約５ｎｍ
から約１０ｎｍに膜厚が増加する。
【００２０】以上のように本実施の形態では、ソース／
ドレイン拡散層１６、１７表面上に例えば０．７ｎｍ厚
の薄い酸化膜１８を形成し、その上にＣｏ膜１９を、堆
積中の反応で消費されるＣｏ膜厚（５ｎｍ）よりもかな
り厚く（２０ｎｍ）堆積している。
ドレイン拡散層１６、１７表面上に例えば０．７ｎｍ厚
の薄い酸化膜１８を形成し、その上にＣｏ膜１９を、堆
積中の反応で消費されるＣｏ膜厚（５ｎｍ）よりもかな
り厚く（２０ｎｍ）堆積している。
【００２１】Ｃｏのスパッタ堆積中にポリシリコンゲー
ト電極１４がＣｏ金属原子のソース／ドレイン拡散層１
６、１７上の表面付着を阻害する壁となるが、Ｃｏ膜１
９を厚く堆積することによって、ポリシリコンゲート電
極１４に囲まれたサイズの異なる比較的大きな拡散層１
７だけでなく、非常に小さな狭い拡散層１６上にも最終
目標とする厚さのＣｏＳｉ2 層２２を形成できるだけの
Ｃｏ膜が形成される。
ト電極１４がＣｏ金属原子のソース／ドレイン拡散層１
６、１７上の表面付着を阻害する壁となるが、Ｃｏ膜１
９を厚く堆積することによって、ポリシリコンゲート電
極１４に囲まれたサイズの異なる比較的大きな拡散層１
７だけでなく、非常に小さな狭い拡散層１６上にも最終
目標とする厚さのＣｏＳｉ2 層２２を形成できるだけの
Ｃｏ膜が形成される。
【００２２】そして従来のようにソース／ドレイン拡散
層表面に基板加熱をしながら直接接触するようにＣｏ膜
を堆積する方法では、基板加熱温度が２００℃という低
温であってもきわめて速くＣｏ膜とＳｉが反応するので
堆積したＣｏはほとんど全部反応する。従ってＣｏ−Ｓ
ｉ層の厚さは最初に堆積するＣｏ膜の厚さで制御しなけ
ればならなかった。このような方法では広いソース／ド
レイン拡散層と狭いソース／ドレイン拡散層とではどう
しても異なる膜厚に形成され、結局異なる厚さのＣｏＳ
ｉ2 層しか形成できなかった。
層表面に基板加熱をしながら直接接触するようにＣｏ膜
を堆積する方法では、基板加熱温度が２００℃という低
温であってもきわめて速くＣｏ膜とＳｉが反応するので
堆積したＣｏはほとんど全部反応する。従ってＣｏ−Ｓ
ｉ層の厚さは最初に堆積するＣｏ膜の厚さで制御しなけ
ればならなかった。このような方法では広いソース／ド
レイン拡散層と狭いソース／ドレイン拡散層とではどう
しても異なる膜厚に形成され、結局異なる厚さのＣｏＳ
ｉ2 層しか形成できなかった。
【００２３】これに対して、本実施の形態では、まず、
薄い酸化膜１８を積極的に形成するが、これは基板加熱
堆積中にＣｏ膜とＳｉとの反応速度を抑制する働きをす
る。これによって形成するＣｏ−Ｓｉ層２０の厚さを、
スパッタ堆積中における基板加熱の時間で制御できるよ
うになる。すなわち、例えば酸化膜１８の厚さと形成す
るＣｏ−Ｓｉ層２０の厚さに対応して基板加熱時間を決
めておけばよいのである。このようにしてＣｏ−Ｓｉ層
２０の厚さを制御できるから、最初に形成するＣｏ膜１
９の厚さは充分厚くすることが可能となり、広さの異な
るソース／ドレイン拡散層１６、１７の両方に同じ厚さ
のＣｏ−Ｓｉ層２０を形成でき、最終的に、広さの異な
るソース／ドレイン拡散層１６、１７の両方に目標とす
る同じ厚さのＣｏＳｉ2 層２２を形成することができ
る。したがって、全ての領域でばらつきの少ないシート
抵抗値を有した拡散層を形成することができる。
薄い酸化膜１８を積極的に形成するが、これは基板加熱
堆積中にＣｏ膜とＳｉとの反応速度を抑制する働きをす
る。これによって形成するＣｏ−Ｓｉ層２０の厚さを、
スパッタ堆積中における基板加熱の時間で制御できるよ
うになる。すなわち、例えば酸化膜１８の厚さと形成す
るＣｏ−Ｓｉ層２０の厚さに対応して基板加熱時間を決
めておけばよいのである。このようにしてＣｏ−Ｓｉ層
２０の厚さを制御できるから、最初に形成するＣｏ膜１
９の厚さは充分厚くすることが可能となり、広さの異な
るソース／ドレイン拡散層１６、１７の両方に同じ厚さ
のＣｏ−Ｓｉ層２０を形成でき、最終的に、広さの異な
るソース／ドレイン拡散層１６、１７の両方に目標とす
る同じ厚さのＣｏＳｉ2 層２２を形成することができ
る。したがって、全ての領域でばらつきの少ないシート
抵抗値を有した拡散層を形成することができる。
【００２４】このため、従来のような拡散層抵抗のばら
つきによるデバイスの動作スピードのばらつきが発生す
るということを回避できる。また、従来のように、後工
程でＣｏＳｉ2 層上に形成された層間絶縁膜にコンタク
トを開口する時のオーバーエッチングで、微細な領域で
のＣｏＳｉ2 層が薄くてＣｏＳｉ2 層を突き抜けるとい
うこともなくなる。また、従来のように微細な領域での
Ｃｏ堆積膜厚を増加させる為に、広い領域でのＣｏ堆積
膜厚が厚くなり、そこで形成されるＣｏＳｉ2膜厚が厚
くなることによってこの部分でｐ−ｎ接合リークが増加
するという問題も回避できる。
つきによるデバイスの動作スピードのばらつきが発生す
るということを回避できる。また、従来のように、後工
程でＣｏＳｉ2 層上に形成された層間絶縁膜にコンタク
トを開口する時のオーバーエッチングで、微細な領域で
のＣｏＳｉ2 層が薄くてＣｏＳｉ2 層を突き抜けるとい
うこともなくなる。また、従来のように微細な領域での
Ｃｏ堆積膜厚を増加させる為に、広い領域でのＣｏ堆積
膜厚が厚くなり、そこで形成されるＣｏＳｉ2膜厚が厚
くなることによってこの部分でｐ−ｎ接合リークが増加
するという問題も回避できる。
【００２５】なお、本実施の形態では、酸化膜１８の膜
厚として０．７ｎｍを例にとり説明したが、例えばアン
モニア／過酸化水素水／水の混合液への浸漬時間を制御
し、酸化膜１８を０．１ｎｍ（浸漬時間約３０秒）〜１
ｎｍ（浸漬時間約２０分）にし、Ｓｉと反応するＣｏの
量を調整する事ができる。また０．１から１ｎｍの間で
制御性がある他の方法、例えばＣＶＤ法で酸化膜１８を
形成しても良い。
厚として０．７ｎｍを例にとり説明したが、例えばアン
モニア／過酸化水素水／水の混合液への浸漬時間を制御
し、酸化膜１８を０．１ｎｍ（浸漬時間約３０秒）〜１
ｎｍ（浸漬時間約２０分）にし、Ｓｉと反応するＣｏの
量を調整する事ができる。また０．１から１ｎｍの間で
制御性がある他の方法、例えばＣＶＤ法で酸化膜１８を
形成しても良い。
【００２６】また、Ｃｏ堆積温度を制御することでＳｉ
とＣｏの反応量が制御できることは言うまでもない。例
えば上記実施の形態では堆積温度（基板温度）を２００
℃として約５ｎｍ厚のＣｏ−Ｓｉ層２０を形成したが、
堆積温度を３００℃とすると約７ｎｍ厚のＣｏ−Ｓｉ層
２０が堆積中に形成される。
とＣｏの反応量が制御できることは言うまでもない。例
えば上記実施の形態では堆積温度（基板温度）を２００
℃として約５ｎｍ厚のＣｏ−Ｓｉ層２０を形成したが、
堆積温度を３００℃とすると約７ｎｍ厚のＣｏ−Ｓｉ層
２０が堆積中に形成される。
【００２７】また、Ｃｏ膜１９の膜厚を２０ｎｍとした
が、堆積中の反応で消費されるＣｏ膜厚（堆積温度２０
０℃では約５ｎｍ）より分厚い量を堆積すればよい。
が、堆積中の反応で消費されるＣｏ膜厚（堆積温度２０
０℃では約５ｎｍ）より分厚い量を堆積すればよい。
【００２８】さらに本実施の形態では、Ｃｏ金属を例に
とり説明したが、Ｔａ、Ｎｉ、Ｍｏ、Ｚｒ、Ｔｉなど、
サリサイドプロセスに用いられる他の高融点金属を用い
ても同じ効果が得られることも言うまでもない。
とり説明したが、Ｔａ、Ｎｉ、Ｍｏ、Ｚｒ、Ｔｉなど、
サリサイドプロセスに用いられる他の高融点金属を用い
ても同じ効果が得られることも言うまでもない。
【００２９】
【発明の効果】以上のように本発明は、半導体基板上に
酸化膜を形成し、その上に金属を堆積するようにしてお
り、酸化膜が存在することによって金属と半導体基板と
の反応速度が抑制され、金属のカバレージが悪い微細領
域でも、カバレージの良い広い領域と同じ膜厚の中間反
応層を形成でき、結果、微細領域と広い領域とで同じ膜
厚およびシート抵抗を有するシリサイド層を形成するこ
とができる。金属堆積時の基板加熱条件などによって中
間反応層の厚さを制御することができ、延いてはシリサ
イド層の厚さを制御できる。
酸化膜を形成し、その上に金属を堆積するようにしてお
り、酸化膜が存在することによって金属と半導体基板と
の反応速度が抑制され、金属のカバレージが悪い微細領
域でも、カバレージの良い広い領域と同じ膜厚の中間反
応層を形成でき、結果、微細領域と広い領域とで同じ膜
厚およびシート抵抗を有するシリサイド層を形成するこ
とができる。金属堆積時の基板加熱条件などによって中
間反応層の厚さを制御することができ、延いてはシリサ
イド層の厚さを制御できる。
【００３０】また、第１の工程の前に、半導体基板上に
ゲート絶縁膜を介してゲート電極を形成する工程と、ゲ
ート電極の形成された半導体基板の表面にソース／ドレ
イン拡散層を形成する工程とを備え、第１の工程では、
ゲート電極及びソース／ドレイン拡散層の表面上に酸化
膜を形成し、第２の工程では、ゲート電極及び半導体基
板におけるソース／ドレイン拡散層のシリコンと金属と
が反応して中間反応層が形成され、第４の工程では、ゲ
ート電極及びソース／ドレイン拡散層上にシリサイド層
を形成することにより、ゲート電極に挟まれた微細領域
のソース／ドレイン拡散層であっても、広い領域のソー
ス／ドレイン拡散層であっても、その上に同じ膜厚およ
びシート抵抗を有するシリサイド層を形成することがで
き、ソース／ドレイン拡散層をその領域の広さに依らず
均一に低抵抗化できる。
ゲート絶縁膜を介してゲート電極を形成する工程と、ゲ
ート電極の形成された半導体基板の表面にソース／ドレ
イン拡散層を形成する工程とを備え、第１の工程では、
ゲート電極及びソース／ドレイン拡散層の表面上に酸化
膜を形成し、第２の工程では、ゲート電極及び半導体基
板におけるソース／ドレイン拡散層のシリコンと金属と
が反応して中間反応層が形成され、第４の工程では、ゲ
ート電極及びソース／ドレイン拡散層上にシリサイド層
を形成することにより、ゲート電極に挟まれた微細領域
のソース／ドレイン拡散層であっても、広い領域のソー
ス／ドレイン拡散層であっても、その上に同じ膜厚およ
びシート抵抗を有するシリサイド層を形成することがで
き、ソース／ドレイン拡散層をその領域の広さに依らず
均一に低抵抗化できる。
【００３１】そして、従来の方法で問題となっていた微
細領域でのカバレージ低下による抵抗値の拡散層サイズ
によるばらつき、抵抗値を低くする為に金属を厚く堆積
した場合の接合リークなどを改善することができ、半導
体装置の製造歩留りを向上することが可能である。
細領域でのカバレージ低下による抵抗値の拡散層サイズ
によるばらつき、抵抗値を低くする為に金属を厚く堆積
した場合の接合リークなどを改善することができ、半導
体装置の製造歩留りを向上することが可能である。
【図１】本発明の実施の形態における半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図２】従来の半導体装置の製造方法を示す工程断面
図。
図。
１１ Ｓｉ基板
１２ 素子分離部
１３ ゲート酸化膜
１４ ポリシリコンゲート電極
１５ サイドウォール
１６ ソース／ドレイン拡散層
１７ ソース／ドレイン拡散層
１８ 酸化膜
１９ Ｃｏ膜
２０ Ｃｏ−Ｓｉ層
２１ Ｃｏ−Ｓｉ−Ｏ層
２２ ＣｏＳｉ2 層
フロントページの続き
(56)参考文献 特開 平10−27908（ＪＰ，Ａ)
特開 平５−166752（ＪＰ，Ａ)
特開 平３−38823（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (5)
- 【請求項１】 半導体基板上に、厚さ０．１〜１ｎｍの
酸化膜を形成する第１の工程と、前記半導体基板を加熱しながら指向性スパッタ法によっ
て 前記酸化膜上に金属を堆積するとともに、前記金属の
堆積中に前記金属が前記酸化膜を突き抜けて前記半導体
基板のシリコンと反応して組成が熱的に安定でない中間
反応層を形成し、且つ、前記金属と前記酸化膜が反応し
て前記金属を含む酸化層を形成する第２の工程と、 前記中間反応層を形成していない前記金属および前記金
属を含む酸化層を選択的に除去する第３の工程と、 前記第３の工程の後に、 高温熱処理により前記中間反応
層を熱的に安定したシリサイド層に変化させる第４の工
程とを含む半導体装置の製造方法。 - 【請求項２】 前記第１の工程の前に、前記半導体基板
上にゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極の形成された前記半導体基板の表面
にソース／ドレイン拡散層を形成する工程とを備え、 前記第１の工程では、前記ゲート電極及び前記ソース／
ドレイン拡散層の表面上に前記酸化膜を形成し、 前記第２の工程では、前記ゲート電極及び前記半導体基
板における前記ソース／ドレイン拡散層のシリコンと前
記金属とが反応して前記中間反応層が形成され、 前記第４の工程では、前記ゲート電極及び前記ソース／
ドレイン拡散層上に前記シリサイド層を 形成することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の工程では、前記半導体基板を
アンモニア／過酸化水素水／水の混合液中に浸漬させる
ことによって前記酸化膜を形成することを特徴とする請
求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記金属は、Ｃｏであることを特徴とす
る請求項１〜３のうちいずれか１項に記載の半導体装置
の製造方法。 - 【請求項５】 前記金属は、Ｔａ、Ｎｉ、Ｍｏ、Ｚｒ、
Ｔｉのうちのいずれか １つであることを特徴とする請求
項１〜３のうちいずれか１項に記載の半導体装置の製造
方法。
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|---|---|---|---|
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| TW089104806A TW447049B (en) | 1999-03-18 | 2000-03-16 | Method of manufacturing a semiconductor device |
| KR1020000013789A KR100634222B1 (ko) | 1999-03-18 | 2000-03-18 | 반도체 장치의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07284599A JP3400737B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置の製造方法 |
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|---|---|
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Family
ID=13501143
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| JP2004274025A (ja) | 2003-02-21 | 2004-09-30 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
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| US20070025599A1 (en) * | 2005-07-26 | 2007-02-01 | Garcia Carl N | Sensor array spherical member barrier apparatus and method |
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| US7485572B2 (en) * | 2006-09-25 | 2009-02-03 | International Business Machines Corporation | Method for improved formation of cobalt silicide contacts in semiconductor devices |
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-
1999
- 1999-03-18 JP JP07284599A patent/JP3400737B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-13 US US09/523,985 patent/US6376373B1/en not_active Expired - Lifetime
- 2000-03-16 TW TW089104806A patent/TW447049B/zh not_active IP Right Cessation
- 2000-03-18 KR KR1020000013789A patent/KR100634222B1/ko not_active IP Right Cessation
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