JP2001210607A

JP2001210607A - 半導体装置の製造方法

Info

Publication number: JP2001210607A
Application number: JP2000018229A
Authority: JP
Inventors: Nobuaki Hamanaka; 信秋濱中; Takamasa Ito; 孝政伊藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-01-27
Filing date: 2000-01-27
Publication date: 2001-08-03

Abstract

(57)【要約】【課題】高温スパッタリング法を用いたコバルト等のシ
リサイド化あるいはサリサイド化技術の量産レベルでの
確立を図る。【解決手段】シリコン基板表面にスパッタ装置で金属膜
を成膜する場合に、予め加熱処理によりシリコン基板１
表面の水分を除去しその後に、シリコン基板１をスパッ
タ装置内に搬送する。そして、高温スパッタリングでＮ
（Ｐ）型ゲートシリコン層５（６）、Ｎ（Ｐ）型拡散層
８（９）表面にＣｏ₂ Ｓｉ膜を成膜し、熱処理でＣｏ₂
Ｓｉ膜１１をＣｏＳｉ膜１２に更にＣｏＳｉ膜１２をＣ
ｏＳｉ₂ 膜１３に変換する。ここで、上記の加熱処理は
高真空中、不活性ガス雰囲気中あるいは水素プラズマ雰
囲気中において行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に絶縁ゲート電界効果トランジスタ（ＭＯ
Ｓトランジスタという）の安定したシリサイド化あるい
は低抵抗の素子間配線の方法に関するものである。

【０００２】

【従来の技術】現在、半導体装置を構成するＭＯＳトラ
ンジスタのゲート電極およびソース／ドレインとなる拡
散層上に自己整合的にシリサイド膜を形成するシリサイ
ド技術あるいはサリサイド（自己整合シリサイド、Ｓｅ
ｌｆＡｌｉｇｎＳｉｌｉｃｉｄｅ）技術は必須にな
っている。ここで、ゲート電極と拡散層上に低く安定し
た電気抵抗を有するシリサイド膜を形成することが重要
である。

【０００３】上述したような従来のサリサイド技術とし
て，特開平９−０６９４９７号公報に開示された方法が
ある。以下に、このサリサイド技術について図８の工程
順に示した縦断面図を参照して説明する。ここでは、Ｎ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）
とＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）とが形成される。

【０００４】先ず、図８（ａ）に示すようにシリコン基
板１０１にＮウェル１０２を既知の方法により形成す
る。次いで、フィールド酸化膜１０３を選択酸化法によ
り形成する。このフィールド酸化膜１０３に囲まれた活
性領域に、順次シリコン酸化膜などのゲート絶縁膜１０
４と多結晶シリコン膜を成長し、多結晶シリコ膜にリン
を既知の手法によりドープして多結晶シリコン膜の電気
抵抗の低減を図る。

【０００５】次いで、既知の手法であるフォトリソグラ
フィー技術とドライエッチング技術により、この多結晶
シリコン膜をパターニングして図８（ａ）に示すよう
に、ＮＭＯＳおよびＰＭＯＳのゲートシリコン層１０
５，１０６を形成する。そして、ゲートシリコン層１０
５，１０６の側壁にサイドウォール・スペーサ１０７を
設け、公知の方法でＬＤＤ構造のＮ型拡散層１０８とＰ
型拡散層１０９を形成する。これらが、ＭＯＳトランジ
スタのゲート電極ならびにソース・ドレイン領域とな
る。

【０００６】次に、ゲートシリコン層１０５，１０６と
Ｎ（Ｐ）型拡散層１０８（１０９）上の自然酸化膜（図
示せず）を除去し、マグネトロンスパッタ装置を用い
て、高融点金属であるコバルトを４５０℃程度の温度で
高温スパッタリングして、図８（ｂ）に示すように、コ
バルト膜１１０を形成すると同時に表面反応によってゲ
ートシリコン層１０５，１０６の表面およびＮ（Ｐ）型
拡散層１０８（１０９）と接触するコバルト膜のみを反
応させ、上記の表面にコバルトダイシリサイド膜（Ｃｏ
₂ Ｓｉ膜）１１１を形成する。

【０００７】ここで、マグネトロンスパッタ装置は、ロ
ードロックチャンバー、セパレートチャンバー、プロセ
スチャンバー（スパッタリングチャンバー）を有し、シ
リコン基板１０１は、上記の順に搬送されプロセスチャ
ンバーで成膜される。そして、成膜後は、プロセスチャ
ンバーからセパレートチャンバーに転送され、ロードロ
ックチャンバーを通して上記スパッタ装置外に搬出され
る。

【０００８】この場合に、図８（ｂ）に示すように、Ｃ
ｏ₂ Ｓｉ膜１１１成膜後、Ｎ型拡散層１０８上には酸化
異物１１２の形成されることがある。この酸化異物１１
２は、コバルト酸化物とシリコン酸化物の混じったもの
である。このような酸化異物の形成は、プロセスチャン
バーで形成したＮ型拡散層１０８上のＣｏ₂ Ｓｉ膜がセ
パレートチャンバーに転送されるとき、セパレートチャ
ンバー内にある水分等で酸化されるようになるためであ
る。

【０００９】これに対して、ゲートシリコン層１０５，
１０６およびＰ型拡散層１０９上では、このような酸化
異物１１２は形成されずらい。これは、Ｐ型の不純物拡
散領域あるいは多結晶シリコン領域では、上記の高温ス
パッタリング工程において一部ＣｏＳｉ化が進行して、
その酸化が進まないためである。

【００１０】次に、図８（ｃ）に示すように第１次の熱
処理すなわち窒素雰囲気中で５００℃以上の急速熱処理
（ＲＴＡ）することにより、ゲートシリコン層１０５，
１０６の表面およびＰ型拡散層１０９のＣｏ₂ Ｓｉ膜１
１１がコバルトモノシリサイド膜（ＣｏＳｉ膜）１１３
に変わる。またこの際、フィールド酸化膜およびサイド
ウォール・スペーサと接触するコバルト膜は一部酸化さ
れた膜となる。

【００１１】次に、図８（ｄ）に示すように塩酸と過酸
化水素の混合水溶液にシリコン基板１０１を浸漬するこ
とにより、未反応若しくは一部酸化されたコバルト膜の
みを選択的にウェットエッチングで除去する。次いで、
第２次の熱処理すなわち前述のＲＴＡよりも高温のＲＴ
Ａ（８００℃）を行い、コバルトダイシリサイド膜（Ｃ
ｏＳｉ₂ 膜）１１４を形成する。ここで、Ｎ型拡散層１
０８上に形成される酸化異物１１２は、上記の高温処理
で組成変形し隆起異物１１５になる。この隆起異物１１
５は、上述したように、コバルトの高温スパッタリング
により上記Ｎ型拡散層１０８上に一度形成されたＣｏ₂
Ｓｉ膜が酸化され酸化異物１１２となり、その後、この
酸化異物１１２が第１次の熱処理等でコバルト酸化物と
シリコン若しくはシリコン酸化物に分離され、上記ウェ
ットエッチングにより上記コバルト酸化物のみが除去さ
れ、残ったシリコン若しくはシリコン酸化物がシリコン
基板上に堆積するようになり、その結果、表面から盛り
上がり隆起したような形状として見えてくるものであ
る。

【００１２】金属膜を成膜するためのスパッタ装置は、
上述したように近年マルチチャンバー化し、一般的に、
複数のプロセスチャンバー（スパッタリングチャンバ
ー）と共通のセパレートチャンバーとロードロックチャ
ンバーを有する構造になっている。シリコン基板等の半
導体基板（ウェーハともいう）上に金属膜を成膜する場
合には、ウェーハは上記ロードロックチャンバーを通し
てスパッタ装置にロード／アンロードされる。そして、
ウェーハはロードロックチャンバーとセパレートチャン
バー間で、そして、セパレートチャンバーとプロセスチ
ャンバー間でそれぞれアームを通してやりとりされる。
ここで、上記のスパッタ装置では、セパレートチャンバ
ーとロードロックチャンバー内の酸素分圧や水分の濃度
は制御できない構造である。

【００１３】ここで、上記の高融点金属シリサイド膜を
形成するスパッタリングチャンバーと異なる別のスパッ
タリングチャンバーを用いてアルミニウムなどの半導体
素子間配線となる金属膜や、アルミニウムやタングステ
ンといった配線材料の拡散防止膜となるチタン膜、窒化
チタン膜の形成を行っている。ここで、上記の半導体素
子間配線となる金属膜や金属の拡散防止膜の形成に先立
ち、シリコン基板表面の洗浄や低抵抗膜を形成する目的
で行う水溶液の前処理を行い、しかる後にスパッタ装置
にウェーハを搬送する工程を用いている。

【００１４】そして、特に、この洗浄や前処理の工程の
後、ウェーハ表面に水分が残留し易くなる。そして、こ
のような水分が、上記ロードロックチャンバーやセパレ
ートチャンバー内に蓄積される。このために、上記スパ
ッタ装置のスパッタリングチャンバーを用いて高融点金
属シリサイド膜を形成すると、上記セパレートチャンバ
ー（共通のものである）内に上記理由で蓄積した水分で
もって、上述したような酸化異物１１２が形成されるよ
うになる。

【００１５】また、酸化異物を構成したコバルト酸化物
は第１次の熱処理を行っても化学反応によって変化せ
ず、引き続き行う工程で、ウェットエッチング液により
液中に溶出する。その結果、以降の第２次の熱処理によ
り形成されるＰ型ゲートシリコン層上のＣｏＳｉ₂ 膜の
膜厚が減少し、シリサイド膜の層抵抗値は高くなる。

【００１６】また、このようなスパッタ装置を用いて砒
素イオンを５×１０¹⁵原子／ｃｍ²程度の高濃度でドー
ピングしたＮ型ゲートシリコン層の多結晶シリコン膜上
にコバルトをスパッタ成膜し、次いでＲＴＡを施してコ
バルトシリサイド化を行った後の層抵抗値は１０Ω／□
程度であり高抵抗となる。

【００１７】

【発明が解決しようとする課題】このように、従来の半
導体装置の製造方法では、高温でシリコン基板表面に高
融点金属をスパッタリングして形成した高融点金属シリ
サイド膜の層抵抗値が、高抵抗になるという問題があっ
た。

【００１８】また、特に砒素イオンを５×１０¹⁵原子／
ｃｍ² 程度の高濃度でシリコン基板上にドーピングした
Ｎ型拡散層上でシリサイド表面形状が劣化したりシリサ
イド層が剥がれたりするという問題があった。

【００１９】そして、上記のような問題は、ＭＯＳトラ
ンジスタ等半導体素子の微細化が進み、ゲート電極幅、
ソース領域幅、ドレイン領域幅が小さくなるに従い顕在
化しより深刻になってきている。さらには、上記の隆起
したシリコン若しくはシリコン酸化物から成る隆起異物
は剥がれてパーティクルとして他のシリコン基板に付着
し劣化の要因となる。

【００２０】本発明の目的は、上記の問題を全て解決
し、高温スパッタリング法を用いたコバルト等のシリサ
イド化あるいはサリサイド化技術の量産レベルでの確立
を図り、しかも、従来法よりも低抵抗の高融点金属シリ
サイド膜を形成する半導体装置の製造方法を提供するこ
とにある。そして、他の目的は、マルチチャンバー構造
のスパッタ装置で金属膜を高い信頼性のもとに高精度に
成膜する方法を提供することにある。

【００２１】

【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は、半導体基板の加熱処理により前記半
導体基板表面の水分を除去する工程と、前記水分の除去
後、前記半導体基板をスパッタ装置内に搬送し前記半導
体基板表面に金属膜を成膜する工程とを含む。ここで、
前記スパッタ装置はマルチチャンバーで構成され、ロー
ドロックチャンバーとセパレートチャンバーと複数のプ
ロセスチャンバーとを含み、前記半導体基板は前記ロー
ドロックチャンバー、セパレートチャンバーを通って前
記プロセスチャンバーに搬送される。

【００２２】そして、本発明では、前記加熱処理は高真
空中、不活性ガス雰囲気中あるいは水素プラズマ雰囲気
中において行われる。ここで、加熱処理の温度は４００
℃以下にするのがよい。

【００２３】ここで、前記金属膜は高融点金属膜、高融
点金属シリサイド膜、Ｃｏ₂ Ｓｉ膜、ＣｏＳｉ膜、Ｎｉ
ｘＳｉｙ（ｘ＞ｙ）膜あるいはＮｉＳｉ膜である。そし
て、前記Ｃｏ₂ Ｓｉ膜、ＣｏＳｉ膜、ＮｉｘＳｉｙ（ｘ
＞ｙ）膜あるいはＮｉＳｉ膜は前記半導体基板上の絶縁
ゲート電界効果トランジスタのゲート電極上とソース・
ドレイン拡散層上に形成される。また、前記金属膜は鉄
シリサイド膜であってもよい。

【００２４】あるいは、前記金属膜はチタンシリサイド
膜、チタン膜、窒化チタン膜、タングステン膜あるいは
アルミ系膜であり、前記半導体基板上の層間絶縁膜に形
成されたコンタクト孔内に形成される。

【００２５】あるいは、本発明の半導体装置の製造方法
では、一の半導体基板に上記加熱処理を施し水分を除去
してから前記半導体基板をスパッタ装置に搬送し、前記
一の半導体基板表面にチタンシリサイド膜、チタン膜、
窒化チタン膜、タングステン膜あるいはアルミ系膜を一
のプロセスチャンバー内で成膜後、他の半導体基板に上
記加熱処理を施し水分を除去してから、同一スパッタ装
置の他のプロセスチャンバー内で他の半導体基板表面に
高融点金属膜あるいは高融点金属シリサイド膜をスパッ
タ成膜する。

【００２６】本発明者は、上述した本発明の目的を達成
できる金属膜のスパッタ法を実現するために、試作実験
の末、金属シリサイド膜が高抵抗化する要因ならびにＮ
型拡散層上でシリサイド表面形状が劣化する要因は、上
述したように、いずれもシリコン基板表面に高温で金属
を堆積した後、高温のままセパレートチャンバーならび
にロードロックチャンバーに搬送される際に、生成した
金属シリサイド膜の一部が上記チャンバー内に残留して
いる酸素や水分により酸化されることにあることを見出
した。

【００２７】更に本発明者は、上述したように、半導体
素子間配線を形成すべく金属膜を堆積するに先立ちシリ
コン基板表面の洗浄や低抵抗膜を形成する目的で行う水
溶液の前処理あるいは洗浄過程で、シリコン基板表面に
水分が付着するようになる。そして、この水分が残存し
たままスパッタ装置のロードロックチャンバーならびに
セパレートチャンバーにシリコン基板が搬送され、残留
酸素や水分がセパレートチャンバー内に残留することを
見出した。これらは、本発明者が初めて得た新知見であ
る。

【００２８】本発明は上記新知見に基づくものであり、
本発明の特徴は、スパッタ装置に半導体基板を搬送する
先立ち、シリコン基板等の半導体基板に水洗処理等を施
した後、上記半導体基板に加熱処理を施すことにより、
予め、半導体基板表面の水分を除去すること、そして上
記スパッタ装置に半導体基板を搬送し半導体基板表面に
酸化性の高い金属膜を酸化を生じさせないで成膜すると
ころにある。

【００２９】このようにすると、半導体基板をスパッタ
装置に搬送しても、スパッタ装置のロードロックチャン
バーあるいはセパレートチャンバー内の酸素あるいは水
分は極めて低くなる。このために、このようなスパッタ
装置を用いて、高い信頼性の下に、酸化性の高い高融点
金属あるいは高融点シリサイド膜の成膜を容易に行うこ
とができる。

【００３０】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図１に基づいて説明する。図１は、本発明によ
るコバルトのサリサイド化工程を示すための製造工程順
の断面図である。以下、ＮＭＯＳとＰＭＯＳすなわちＣ
ＭＯＳを形成する場合について、しかも、デュアルゲー
ト構造のＭＯＳトランジスタの場合について説明する。
ここで、デュアルゲート構造とは、ＮＭＯＳのゲートシ
リコン層の導電型がＮ型に、ＰＭＯＳのゲートシリコン
層の導電型がＰ型になるものである。

【００３１】先ず、図１（ａ）に示すように、従来の技
術と同様にして、シリコン基板１にＮウェル２を形成
し、フィールド酸化膜３を形成する。そして、フィール
ド酸化膜３に囲まれた活性領域に、ゲート絶縁膜４と多
結晶シリコン膜を成長し、多結晶シリコン膜にリン不純
物をドープする。

【００３２】次いで、フォトリソグラフィー技術とドラ
イエッチング技術により、この多結晶シリコン膜をパタ
ーニングして図１（ａ）に示すように、ＮＭＯＳのＮ型
ゲートシリコン層５およびＰＭＯＳのＰ型ゲートシリコ
ン層６を形成する。そして、これらのゲートシリコン層
５，６の側壁にサイドウォール・スペーサ７を設け、Ｌ
ＤＤ構造のＮ型拡散層８とＰ型拡散層９とを形成する。
このようにして、ＭＯＳトランジスタのゲート領域およ
びソース・ドレイン領域が形成される。ここで、Ｐ型ゲ
ートシリコン層６は、上記Ｐ型拡散層９を形成するＰ型
不純物ドープ工程で同時に形成する。

【００３３】次に、Ｎ（Ｐ）型ゲートシリコン層５，６
の表面と拡散層等のシリコン基板表面の自然酸化膜（図
示せず）を除去し、更に不活性雰囲気中のＲＴＡもしく
は電気炉を用いた加熱処理を行う。ここで、真空度が１
×１０^-4Ｐａ程度の高真空中で上記加熱処理を行っても
よい。そして、このような加熱処理の温度は４００℃以
下にするとよい。

【００３４】しかし、このような加熱処理では、シリコ
ン基板表面あるいはゲートシリコン層表面に自然酸化膜
が形成され易い。そこで、この加熱処理では、水素プラ
ズマを照射しながら、すなわち水素プラズマ雰囲気中で
行うと、上記自然酸化膜は形成されず、以降の工程で非
常に良好なコバルトシリサイド層が形成できるようにな
る。このような水素プラズマは、低圧の水素ガスあるい
は低圧の水素ガスと窒素ガスの混合ガスをプラズマ励起
して形成される。

【００３５】次に、マグネトロンスパッタ装置を用い
て、高融点金属であるコバルトを２００℃以上５００℃
以下の温度（例えば４００℃）でスパッタ堆積する。こ
のようにして、図１（ｂ）に示すように、フィールド酸
化膜３およびサイドウォール・スペーサ７のような絶縁
膜上にコバルト膜１０を形成し、同時に表面反応によっ
てゲートシリコン層５，６の表面およびＮ（Ｐ）型拡散
層８（９）上にＣｏ₂ Ｓｉ膜１１を形成する。

【００３６】この方法では前記の加熱処理により、洗浄
によりシリコン基板中に付着した水分は除去されている
ため、スパッタ装置のロードロックチャンバーやセパレ
ートチャンバーの側壁に付着する水分の量は著しく抑制
されることになる。このように、チャンバー内の酸素分
圧ならびに水分の濃度が著しく低いために、図１（ｂ）
に示すフィールド酸化膜３およびサイドウォール・スペ
ーサ７上のコバルト膜１０およびＣｏ₂ Ｓｉ膜１１の酸
化されることはない。

【００３７】次に、図１（ｃ）に示すように窒素雰囲気
中で５００℃以上のＲＴＡ処理することにより、Ｎ
（Ｐ）型ゲートシリコン層５，６の表面およびＮ（Ｐ）
型拡散層８（９）上のＣｏ₂ Ｓｉ膜１１をＣｏＳｉ膜１
２変換する。またこの際、フィールド酸化膜３およびサ
イドウォール・スペーサ７上のコバルト膜１０は一部酸
化された膜となる。

【００３８】次に、図１（ｄ）に示すように塩酸および
過酸化水素の混合水溶液にシリコン基板を液浸すること
により、選択的にウェットエッチングし、未反応若しく
は一部酸化されたコバルト膜のみを除去する。

【００３９】次いで、８００℃程度の高温のＲＴＡ処理
で、ＣｏＳｉ膜１２をＣｏＳｉ₂ 膜１３に変える。この
ようにして形成されたＣＭＯＳのＮ型拡散層８、Ｐ型拡
散層９、Ｎ型ゲートシリコン層５、Ｐ型ゲートシリコン
層６上に自己整合的に形成されたＣｏＳｉ₂ 膜１３は、
良好な表面形状でかつ低抵抗化される。これは、スパッ
タ装置のロードロックチャンバーならびにセパレートチ
ャンバー内の酸素ならびに水分子の存在量が極めて低く
制御できるようになるからである。

【００４０】また、配線用の金属膜の成膜前に加熱処理
を行ったシリコン基板を別のプロセスチャンバーに搬送
したスパッタ装置にシリコン基板を挿入し、コバルトを
高温でスパッタ堆積した場合の層抵抗値は、半導体素子
間配線膜形成前に熱処理を行わずにシリコン基板を搬送
したスパッタ装置に別のシリコン基板を挿入し、コバル
トを高温でスパッタ堆積した場合の層抵抗値に比べて、
１０％程度低くなることも確認された。

【００４１】また、上記と同様の工程にて、砒素イオン
を５×１０¹⁵原子／ｃｍ² 程度の高濃度でシリコン基板
上にドーピングしたＮ型拡散層上の高融点金属シリサイ
ド膜の形状は、従来の技術で示した隆起異物の見られな
い良好な形状となる。

【００４２】次に、本発明の第２の実施の形態について
図２と図３に基づいて説明する。図２と図３は、半導体
装置の配線を形成する製造工程順の断面図である。ここ
で、第１の実施の形態で説明したものと同様のものは同
一符号で示される。

【００４３】先ず、図２（ａ）に示すように、第１の実
施の形態と同様にして、シリコン基板１にＮウェル２を
形成し、フィールド酸化膜３を形成する。そして、フィ
ールド酸化膜３に囲まれた活性領域に、ゲート絶縁膜４
と多結晶シリコン膜を成長し、多結晶シリコン膜にリン
不純物をドープする。

【００４４】次いで、フォトリソグラフィー技術とドラ
イエッチング技術により、この多結晶シリコン膜をパタ
ーニングして、ＮＭＯＳおよびＰＭＯＳのゲートシリコ
ン層１４を形成する。このゲートシリコン層１４がＭＯ
Ｓトランジスタのゲート電極になる。そして、ゲートシ
リコン層１４の側壁にサイドウォール・スペーサ７を設
け、ＬＤＤ構造のＮ型拡散層８とＰ型拡散層９とを形成
する。このようにして、ＭＯＳトランジスタのゲート電
極およびソース・ドレイン領域が形成される。

【００４５】次いで、図２（ｂ）に示すように、既知の
ＣＶＤ法によりシリコン酸化膜などを成膜し、さらに既
知の手法であるＣＭＰ法を用いて平滑化した配線間絶縁
膜１５を形成する。そして、既知の手法であるフォトリ
ソグラフィー技術とドライエッチング技術により、例え
ばＰ型拡散層９表面に達するコンタクト孔１６を形成す
る。

【００４６】次に、シリコン基板１を水溶液により洗浄
し、さらに不活性雰囲気中４００℃以下のＲＴＡもしく
は電気炉を用いた加熱処理を行う。ここで、この加熱処
理では、水素プラズマを照射しながら、すなわち水素プ
ラズマ雰囲気で行うと、コンタクト孔内に自然酸化膜は
形成されず、以降の工程でコンタクト抵抗の小さい非常
に良好な積層配線が形成できるようになる。

【００４７】そして、図２（ｃ）に示すように、マグネ
トロンスパッタ法を用いて、例えば３００℃程度の温
度、アルゴン雰囲気中でチタンをスパッタ成膜した直
後、窒素雰囲気中チタンをスパッタ成膜し、コンタクト
孔１６内にバリア膜１７を形成する。このようなバリア
膜１７はチタンシリサイド膜、チタン膜１８、窒化チタ
ン膜１９の積層膜で構成されることになる。

【００４８】本発明の方法では、上記の加熱処理によ
り、シリコン基板１に付着した水分は完全に除去される
ため、スパッタ装置のロードロックチャンバーやセパレ
ートチャンバーの側壁に付着する水分の量は著しく抑制
されることになる。

【００４９】更に、既知の手法であるＣＶＤ法により、
タングステン膜を成膜し、次いで既知の手法であるドラ
イエッチング法もしくはＣＭＰ法を用いて、図３（ａ）
に示すようにコンタクト孔１６を充填する配線プラグ２
０を形成する。

【００５０】次いで、図３（ｂ）に示すように、マグネ
トロンスパッタ法を用いて、窒化チタン膜２１とチタン
膜２２を形成し、さらに同じくマグネトロンスパッタ法
を用いて、例えば３００℃程度の温度で窒素などの不活
性雰囲気雰囲気中アルミニウム・銅をスパッタ成膜し、
半導体素子間の配線金属膜としてアルミ合金膜２３を形
成し、積層配線を形成する。

【００５１】上述したように、金属拡散防止膜となる窒
化チタン膜あるいは半導体素子間配線材料となるアルミ
ニウム・銅膜を、スパッタ装置を用いて成膜する際に
は、スパッタ装置への搬送に先立ち、シリコン基板の水
溶液による洗浄を行った後、高真空中、不活性雰囲気中
あるいは水素プラズマ中で４００℃以下のＲＴＡもしく
は電気炉を用いた熱処理を行う。この加熱処理によっ
て、洗浄工程でシリコン基板中に付着した水分は除去さ
れるため、スパッタ装置のロードロックチャンバーやセ
パレートチャンバーの側壁に付着する水分の量は著しく
抑制されるようになる。

【００５２】このようにして、半導体素子間の配線にお
いて、拡散層となる拡散層上に形成したコンタクト孔で
の抵抗値すなわちコンタクト抵抗値が減少すると共にそ
の値のバラツキが小さくなり、半導体装置の製造歩留ま
りが向上する。

【００５３】また、上記半導体素子間の配線金属膜を形
成後、同一のスパッタ装置において別のスパッタリング
チャンバーを用いて高融点金属シリサイド膜を形成して
も、従来の技術で記載したようなことはなく、セパレー
トチャンバー内に水分が蓄積しなくなり、良好なシリサ
イド層が形成されるようになる。

【００５４】

【実施例】次に、本発明の第１の実施例を図４あるいは
図５を参照して説明する。この実施例では、アネルバ
（株）製のモデル番号Ｉ−１０６０装置もしくはアプラ
イドマテリアル（株）製のモデル番号ＥＮＤＵＲＡ装置
にそれぞれアルミニウム、チタン、コバルトのターゲッ
トを装着したスパッタリングチャンバーと、スパッタリ
ングチャンバーにシリコン基板を搬送するためのセパレ
ートチャンバー、ロードロックチャンバーを備えた、実
験用のマグネトロンスパッタ装置を用いて、スパッタ成
膜実験を行った。以下に、実験装置の仕様を示す。

【００５５】スパッタリング成膜材料：アルミニウム、
チタン、コバルトウェハー寸法：２００ｍｍ径。

【００５６】このような実験装置で、シリコン基板上に
下記に示す条件の工程を経た後、シリコン基板全面に
下記に示す条件でチタン膜ならびに窒化チタン膜をこ
の順に成膜した。続いて前述のチタン膜、窒化チタン膜
のスパッタ成膜直後に別のシリコン基板に下記の条件
でコバルトを高温スパッタリングし、ゲート電極ならび
に拡散層上にコバルトシリサイド膜を成膜した。

【００５７】チタン膜／窒化チタン膜スパッタ前工
程条件洗浄：水洗加熱処理（ＲＴＡ）：窒素気流下、４００℃、３０秒ロードロックチャンバー内圧力：１×１０^-4Ｐａ以下セパレートチャンバー内圧力：５×１０^-6Ｐａ以下チタン膜／窒化チタン膜スパッタリング条件ホルダ温度：２００℃〜３５０℃ チャンバー圧力：０．４〜１Ｐａ（窒素／アルゴン）加熱時間：１〜５分成膜量：５０ｎｍ（窒化チタン膜）／３０ｎｍ（チタン
膜）コバルト膜スパッタリング条件ホルダ温度：３００℃〜４５０℃ チャンバー圧力：０．４〜１Ｐａ加熱時間：１〜５分成膜量：１０ｎｍここで、水分を除去するための上記加熱処理のＲＴＡ処
理は高真空中で行ってもよい。

【００５８】次に、Ｎ型拡散層上のシリサイド膜形状を
ウェーハごとに調べた。図４に、縦軸に良品率を横軸に
処理枚数をとった結果を示す。参考データとしてスパッ
タに先立つ加熱処理を行わないでチタンをスパッタし、
直後に別のシリコン基板に前述の条件と同じ条件でコバ
ルトをスパッタした場合（従来の技術の場合）の結果を
併せて示してある。

【００５９】図４からわかる通り、あらかじめ加熱処理
を行った後にシリコン基板をスパッタ装置に搬送し、チ
タンをスパッタし、直後に同一のスパッタ装置を用い
て、別のシリコン基板上にコバルトをスパッタした場合
（本発明の場合）、チャンバーの温度は高いにもかかわ
らず、処理枚数に依らずコバルトをスパッタしたシリコ
ン基板上の表面不良は発生しない。これに対し、従来の
技術の場合、ロードロックチャンバーやセパレートチャ
ンバーがウェーハ自体の持つ熱により暖められ、チャン
バー内に残留した水分の揮発が起こり、その結果、コバ
ルトをスパッタしたシリコン基板表面の酸化による表面
不良がウェーハの初期の処理で急激に増加し、その後
は、良品率は低下したままとなる。

【００６０】次に、前述の実験条件でＮ型ゲートシリコ
ン層から成るゲート電極ならびにＮ型拡散層上の層抵抗
値のウェーハ面内でのバラツキを調べた。図５（ａ）に
ゲート幅０．２５μｍのゲート電極上層抵抗値のウェー
ハ面内分布を、図５（ｂ）に拡散層幅０．３６μｍの拡
散層上層抵抗値のウェーハ面内分布を測定した結果を示
す。参考データとして上記の従来の技術の場合の結果を
併せて示してある。

【００６１】図５（ａ）、図５（ｂ）からわかる通り、
本発明の場合、チャンバーの温度は高いにもかかわら
ず、処理枚数に依らずウェーハ内で均一性の極めてよい
低抵抗のＣｏＳｉ₂ 膜が形成されている。これに対し、
従来の技術の場合、ロードロックチャンバーやセパレー
トチャンバーがウェーハ自体の持つ熱により暖められ、
チャンバー内に残留した水分の揮発が起こり、その結
果、コバルトをスパッタしたシリコン基板表面の酸化に
よって、ウェーハ面内の一部でＣｏＳｉ₂ 膜が高抵抗化
するようになる。これは、ウェーハの処理枚数に余り関
係しない。

【００６２】次に、本発明の第２の実施例を図６あるい
は図７を参照して説明する。この実施例では、第１の実
施例に示した実験装置で、シリコン基板上に下記に示
す条件の工程を経た後、シリコン基板全面に下記、
に示す条件で窒化チタン膜とチタン膜とアルミニウム膜
とをこの順に成膜した。続いてこのような積層膜のスパ
ッタ成膜直後に別のシリコン基板に下記の条件でコバ
ルトを高温スパッタリングし、ゲート電極ならびに拡散
層上にコバルトシリサイド膜を成膜した。

【００６３】窒化チタン膜／チタン膜／アルミニウ
ム膜スパッタ前工程条件洗浄：水洗加熱処理（ＲＴＡ）：窒素気流下、４００℃、３０秒ロードロックチャンバー内圧力：１×１０^-4Ｐａ以下セパレートチャンバー内圧力：５×１０^-6Ｐａ以下窒化チタン膜／チタン膜スパッタリング条件ホルダ温度：２００℃〜３５０℃ チャンバー圧力：０．４〜１Ｐａ（窒素／アルゴン）加熱時間：１〜５分成膜量：２０ｎｍ（チタン膜）／５０ｎｍ（窒化チタ
ン）アルミニウム膜スパッタリング条件ホルダ温度：２００℃〜３５０℃ チャンバー圧力：０．４〜１Ｐａ加熱時間：１〜５分成膜量：３００ｎｍ〜５００ｎｍコバルト膜スパッタリング条件ホルダ温度：３００℃〜４５０℃ チャンバー圧力：０．４〜１Ｐａ加熱時間：１〜５分成膜量：１０ｎｍここで、水分を除去するための上記加熱処理のＲＴＡ処
理は高真空中で行ってもよい。

【００６４】次に、Ｎ型拡散層上のシリサイド膜形状を
ウェーハごとに調べた。図６に、縦軸に良品率を横軸に
処理枚数をとった結果を示す。参考データとしてスパッ
タに先立つ熱処理工程を通さないままチタンをスパッタ
し、直後に別のシリコン基板に前述の条件と同じ条件で
コバルトをスパッタした場合（従来の技術の場合）の結
果を併せて示してある。

【００６５】図６からわかる通り、あらかじめ加熱処理
を行った後にシリコン基板をスパッタ装置に搬送し、窒
化チタン膜、チタン膜とアルミニウム膜を連続スパッタ
し、直後に同一のスパッタ装置を用いて、別のシリコン
基板上にコバルトをスパッタした場合（本発明の場
合）、チャンバーの温度は高いにもかかわらず、処理枚
数に依らずコバルトをスパッタしたシリコン基板上の表
面不良は発生しない。これに対し、従来の技術の場合に
は、全体に処理ウェーハ枚数に余り関係なく、コバルト
をスパッタしたシリコン基板表面の酸化による表面不良
が発生する。そして、その良品率は低いままである。

【００６６】また、前述の実験条件でＮ型ゲートシリコ
ン層から成るゲート電極ならびに拡散層上の層抵抗値の
ウェーハ面内のバラツキを調べた。図７（ａ）にゲート
幅０．２５μｍのゲート電極上層抵抗値のウェーハ面内
分布を、図７（ｂ）に拡散層幅０．３６μｍの拡散層上
層抵抗値のウェーハ面内分布を測定した結果を示す。参
考データとして上記従来の技術の場合の結果を併せて示
してある。

【００６７】図７（ａ）、図７（ｂ）からわかる通り、
本発明の場合、チャンバーの温度は高いにもかかわら
ず、処理枚数に依らず低抵抗のＣｏＳｉ₂ 膜が形成さ
れている。これに対し、従来の技術の場合、先述したよ
うにロードロックチャンバーやセパレートチャンバーが
ウェーハ自体の持つ熱により暖められ、チャンバー内に
残留した水分の揮発が起こり、その結果、コバルトをス
パッタしたシリコン基板表面の酸化によってウェーハ面
内の一部でＣｏＳｉ₂ 膜が高抵抗化するようになる。こ
れは、ウェーハの処理枚数に余り関係しない。そして、
このようなＣｏＳｉ₂ 膜の高抵抗化は上記の第１の実施
例の場合より顕著になる。

【００６８】以上の実施の形態では、ゲートシリコン層
ならびに拡散層上にコバルトシリサイド膜を形成する方
法について示したが、コバルトに代わり、ニッケル、
鉄、チタンなどの金属をスパッタしてシリサイドを形成
する場合、若しくはポリメタルゲートあるいはメタルゲ
ート構造等のゲート電極上に高融点金属をスパッタリン
グする場合、若しくはキャパシタ電極構造のキャパシタ
電極上にルテニウムなどの金属をスパッタリングする場
合についても、本発明を適用できることは勿論である。

【００６９】また、以上の実施の形態でコバルトシリサ
イド膜を形成する場合には、基本的に、スパッタ装置内
で初めにＣｏ₂ Ｓｉ膜を形成し、その後の第１次の熱処
理でこのＣｏ₂ Ｓｉ膜をＣｏＳｉ膜に変換するようにし
ていたが、本発明は、マルチチャンバーのスパッタ装置
内でＣｏ₂ Ｓｉ膜およびＣｏＳｉ膜を連続して形成する
場合にも適用できることに言及しておく。

【００７０】また、ゲートシリコン層ならびに拡散層上
にニッケルシリサイド層を形成する場合には、高温スパ
ッタリングでＮｉｘＳｉｙ（ｘ＞ｙ）膜を形成し、その
後の熱処理、例えば第１次の熱処理あるいは第２次の熱
処理で上記ＮｉｘＳｉｙ（ｘ＞ｙ）膜をＮｉＳｉ膜に変
換するとよい。あるいは、この場合も、マルチチャンバ
ーのスパッタ装置内で、ＮｉｘＳｉｙ（ｘ＞ｙ）膜およ
びＮｉＳｉ膜を連続的に形成してもよい。

【００７１】また、上記の実施の形態では、スパッタ堆
積して形成する金属拡散防止膜材料としてチタンを用い
て示しているが、タンタル、白金等を堆積する場合にお
いても同様の効果が得られることは勿論である。同様に
スパッタ堆積して形成する半導体素子間の配線材料とし
てアルミニウム、アルミ合金（アルミ・銅合金）を用い
て示しているが、タングステン、銅等を堆積する場合に
おいても同様の効果が得られることは勿論である。

【００７２】さらに、この実施形態では、特に第１層の
配線を形成する場合について言及したが、さらに上層の
配線構造を形成する場合においても同様の効果が得られ
ることは勿論である。

【００７３】なお、本発明は上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。

【００７４】

【発明の効果】本発明では、半導体基板の加熱処理によ
り、予め半導体基板表面の水分を除去した後に、上記の
半導体基板をスパッタ装置内に搬送し、酸化性の高い金
属膜を半導体基板表面にスパッタ成膜する。ここで、こ
のようなスパッタ装置はマルチチャンバーで構成され、
ロードロックチャンバーとセパレートチャンバーと複数
のプロセスチャンバーとを含み、上記半導体基板はロー
ドロックチャンバー、セパレートチャンバーを通って成
膜室であるプロセスチャンバーに搬送される。

【００７５】そして、本発明では、上記の加熱処理は高
真空中、不活性ガス雰囲気あるいは水素プラズマ雰囲気
中において４００℃以下の温度で行われる。

【００７６】このために、半導体基板上に選択的に高融
点金属シリサイド層を形成する半導体装置の製造におい
て、高温スパッタリング法により形成したシリサイド層
の酸化を防止することができる。そして、低抵抗のゲー
ト電極およびソース・ドレイン領域を有するＭＯＳＦＥ
Ｔが安定的に形成できるようになり、高性能な半導体装
置の量産が非常に容易になる。

【００７７】また、従来の技術で問題となっていたＮ型
拡散層上でのシリサイド層の剥がれも完全に防止できる
ことにより、シリサイド層がシリコン基板内で均一性良
く製造することができるため、製品歩留まりを大幅に向
上することができる。

【００７８】さらには、半導体装置の微細な多層配線も
安定的に形成できようになり、半導体装置の量産歩留ま
りが向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。

【図２】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。

【図３】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。

【図４】本発明の第１の実施例における効果を説明する
ためのグラフである。

【図５】上記実施例で形成したシリサイド層の層抵抗値
の安定性を示すためのグラフである。

【図６】本発明の第２の実施例における効果を説明する
ためのグラフである。

【図７】上記実施例で形成したシリサイド層の層抵抗値
の安定性を示すためのグラフである。

【図８】従来の技術を説明するための製造工程順の断面
図である。

【符号の説明】

１，１０１シリコン基板２，１０２Ｎウェル３，１０３フィールド酸化膜４，１０４ゲート絶縁膜５Ｎ型ゲートシリコン層６Ｐ型ゲートシリコン層７，１０７サイドウォール・スペーサ８，１０８Ｎ型拡散層９，１０９Ｐ型拡散層１０，１１０コバルト膜１１，１１１Ｃｏ₂ Ｓｉ膜１２，１１３ＣｏＳｉ膜１３，１１４ＣｏＳｉ₂ 膜１４，１０５，１０６ゲートシリコン層１５層間絶縁膜１６コンタクト孔１７バリア膜１８，２２チタン膜１９，２１窒化チタン膜２３アルミ合金膜１１２酸化異物１１５隆起異物

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｆターム(参考） 4M104 BB01 BB19 BB20 BB21 BB25 DD22 DD37 DD79 DD80 DD84 GG09 GG10 GG14 HH16 5F040 DA10 EC07 EC13 EF02 EH02 FA03 FC19 5F048 AA08 BB06 BB07 BB09 BB12 BC06 BF06 BF07 BF11 BF16 DA17

Claims

【特許請求の範囲】

【請求項１】加熱処理により半導体基板表面の水分を
除去する工程と、前記水分の除去後、前記半導体基板を
スパッタ装置内に搬送し前記半導体基板表面に金属膜を
成膜する工程とを含むことを特徴とする半導体装置の製
造方法。
【請求項２】前記スパッタ装置がマルチチャンバーで
構成されていることを特徴とする請求項１記載の半導体
装置の製造方法。
【請求項３】前記スパッタ装置はロードロックチャン
バーとセパレートチャンバーと複数のプロセスチャンバ
ーとを含み、前記半導体基板は前記ロードロックチャン
バー、セパレートチャンバーを通って前記プロセスチャ
ンバーに搬送されることを特徴とする請求項２記載の半
導体装置の製造方法。
【請求項４】前記加熱処理が高真空中、不活性ガス雰
囲気中あるいは水素プラズマ雰囲気中において行われる
ことを特徴とする請求項１、請求項２または請求項３記
載の半導体装置の製造方法。
【請求項５】前記金属膜が高融点金属膜あるいは高融
点シリサイド膜であることを特徴とする請求項１から請
求項４のうち１つの請求項に記載の半導体装置の製造方
法。
【請求項６】前記金属膜がＣｏ₂ Ｓｉ膜あるいはＣｏ
Ｓｉ膜であることを特徴とする請求項１から請求項４の
うち１つの請求項に記載の半導体装置の製造方法。
【請求項７】前記金属膜がＮｉｘＳｉｙ（ｘ＞ｙ）膜
あるいはＮｉＳｉ膜であることを特徴とする請求項１か
ら請求項４のうち１つの請求項に記載の半導体装置の製
造方法。
【請求項８】前記金属膜が前記半導体基板上の絶縁ゲ
ート電界効果トランジスタのゲート電極上とソース・ド
レイン拡散層上に形成されることを特徴とする請求項
５，請求項６または請求項７記載の半導体装置の製造方
法。
【請求項９】前記金属膜が鉄シリサイド膜であること
を特徴とする請求項１から請求項４のうち１つの請求項
に記載の半導体装置の製造方法。
【請求項１０】前記金属膜がチタンシリサイド膜、チ
タン膜、窒化チタン膜、タングステン膜あるいはアルミ
系膜であることを特徴とする請求項１から請求項４のう
ち１つの請求項に記載の半導体装置の製造方法。
【請求項１１】前記金属膜が前記半導体基板上の層間
絶縁膜に形成されたコンタクト孔内に形成されることを
特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】前記請求項１０あるいは請求項１１に
記載の半導体装置の製造方法を用いて一の半導体基板表
面にチタンシリサイド膜、チタン膜、窒化チタン膜、タ
ングステン膜あるいはアルミ系膜を一のプロセスチャン
バー内で成膜後、同一スパッタ装置の他のプロセスチャ
ンバー内で他の半導体基板表面に高融点金属膜あるいは
高融点金属シリサイド膜をスパッタ成膜することを特徴
とする請求項１から請求項４のうち１つの請求項に記載
の半導体装置の製造方法。