KR20010058570A - 코발트 실리사이드 게이트 형성 방법 - Google Patents
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- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims abstract description 36
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 50
- 239000010941 cobalt Substances 0.000 claims abstract description 50
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 50
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910019001 CoSi Inorganic materials 0.000 claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 229910021244 Co2Si Inorganic materials 0.000 abstract 1
- 229910018999 CoSi2 Inorganic materials 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 241000252506 Characiformes Species 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 게이트를 이룰 코발트 실리사이드층 형성시 게이트 산화막으로 코발트가 확산되는 것을 방지할 수 있으며 식각 공정 마진을 확보할 수 있는 코발트실리사이드 게이트 형성 방법에 관한 것으로, 반응성 CoSi2형성 공정에서 Co에 의한 게이트 산화막의 특성 저하와 식각 공정의 마진을 확대하기 위하여 Co2Si와 CoSi의 혼합상의 코발트실리사이드층을 형성하고 이를 식각하여 게이트를 형성한 다음 열처리를 실시하여 CoSi2상의 코발트실리사이드 게이트를 형성하는데 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 코발트 실리사이드 게이트 형성 방법에 관한 것이다.
소자의 디자인 룰(design rule)이 감소함에 따라 낮은 저항을 갖는 물질을 이용하여 게이트를 형성하게 되었다. 최근 게이트 형성 물질로는 TiSi2, CoSi2또는 W 등이 주목받고 있는데 이중에서도 CoSi2는 낮은 비저항, 우수한 열적 안정성, 화학제에 대한 양호한 저항성 등으로 인하여 게이트 물질로서 적용될 가능성이 아주 높다.
일반적으로 게이트 형성을 위해서는 상(phase) 조절을 용이하게 하기 위해 코발트 실리사이드층을 Si/Co의 조성비가 2.0인 상, 즉 CoSi2으로 성장시키는 방법을 사용한다. CoSi2는 형성 과정 중에 Co의 확산에 의해 실리사이드(silicide)가 형성되는 특성을 가지고 있다. 즉, 반응성(reactive) CoSi2는 열처리 온도 증가에 따라 Co →Co2Si →CoSi →CoSi2의 상변화를 거쳐 형성되는데, 일반적으로 CoSi2의 상은 3.6배의 실리콘 소모량을 가지고 Co2Si는 실리콘 소모량이 0.9배 정도로 가장 작고 CoSi의 상은 1.81배 정도의 실리콘 소모 특성을 갖는다.
또한, 전술한 바와 같이 코발트실리사이드의 상이 CoSi2가 되면 Co에 의한 실리콘 소모량이 3.6배 이상이 되어 잔류하는 폴리실리콘막의 두께는 매우 얇아지게 된다. 즉, CoSi2상을 형성할 경우는 Co2Si 또는 CoSi 를 형성할 경우보다 동일한 도핑 폴리실리콘막 두께에서 Co에 의한 실리콘 소모량이 증가하게 되어 도핑 폴리실리콘막의 두께는 얇아진다.
따라서, 게이트를 이룰 CoSi2층을 형성하는 과정에서 게이트 산화막으로 Co가 이동하는 것을 억제하기 위하여 열처리 공정을 감소시키는 것이 매우 중요하다. 특히 한번에 고온 열처리를 실시하는 것은 Co의 높은 확산 특성에 의해 부분적으로 Co가 게이트 산화막으로 침투할 가능성이 있다.
또한, 일반적으로 CoSi2의 식각은 반응가스가 상대적으로 적어 물리적인 식각방법을 이용하여야 하기 때문에 도핑 폴리실리콘막에 대한 CoSi2의 식각선택비를 확보하기가 어렵다.
이와 같이 게이트를 이루는 코발트 실리사이드층을 CoSi2로 형성할 경우에는 열공정이 증가하게 되고 이에 따라 게이트 산화막에 Co가 확산되는 문제점이 있을 뿐만 아니라 게이트 식각시 식각선택비가 확보되지 않아 게이트 식각 공정 마진이 작아지게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트를 이룰 코발트 실리사이드층 형성시 게이트 산화막으로 코발트가 확산되는 것을 방지할 수 있으며 식각 공정 마진을 확보할 수 있는 코발트실리사이드 게이트 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 본 발명의 실시예에 따른 코발트실리사이드 게이트 형성 공정 단면도,
도2a 및 도2b는 종래 기술과 본 발명에 따른 코발트 실리사이드층 형성을 비교하는 보이는 SEM 사진.
*도면의 주요부분에 대한 도면 부호의 설명*
12: 게이트 산화막 13: 도핑 폴리실리콘막
14: Co막 14A: 제1 코발트 실리사이드층
14B: 제2 코발트 실리사이드층
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막을 형성하는 제1 단계; 상기 폴리실리콘막 상에 코발트막을 형성하는 제2 단계; 열처리를 실시하여 Co2Si와 CoSi의 혼합상의 제1 코발트실리사이드층을 형성하는 제3 단계; 상기 제1 제1 코발트실리사이드층 및 상기 폴리실리콘막을 선택적으로 식각하여 게이트를 형성하는 제4 단계; 및 열처리를 실시하여 상기 제1 코발트실리사이드층을 CoSi2상의 제2 코발트실리사이드로 변화시키는 제5 단계를 포함하는 반도체 소자의 게이트 형성 방법을 제공한다.
본 발명은 반응성 CoSi2형성 공정에서 Co에 의한 게이트 산화막의 특성 저하와 식각 공정의 마진을 확대하기 위하여 Co2Si와 CoSi의 혼합상의 코발트실리사이드층을 형성하고 이를 식각하여 게이트를 형성한 다음, 열처리를 실시하여 CoSi2상의 코발트실리사이드 게이트를 형성하는데 특징이 있다.
즉, 본 발명은 Co가 게이트 산화막으로 이동하는 것을 감소시킬 수 있고, CoSi2/도핑 폴리실리콘막 이층 구조에서 식각선택비를 증가시키기 위하여 게이트 패턴을 형성하기 위한 식각대상으로 Co2Si와 Co 혼합상의 코발트 실리사이드층을 형성하고, 이를 식각하여 게이트 패턴을 형성한 다음 열처리를 실시하여 CoSi2상의 코발트실리사이드 게이트를 형성한다.
앞서 말한 바와 같이 반응성 CoSi2는 열처리 과정에 의해 Co →Co2Si →CoSi →CoSi2의 상변화를 거치게 되는데, Co2Si의 상은 일반적으로 250 ℃ 내지 450 ℃ 온도 사이에서 유지되고 CoSi 상은 450 ℃ 내지 650 ℃ 온도 사이에서 유지된다. 그러므로 450 ℃ 온도에서는 Co2Si와 CoSi의 상이 혼합되어 존재한다.
본 발명에서는 이러한 원리를 이용하여 실리콘의 소모량이 적으면서 Co가 과다하게 분포하지 않는 Co2Si와 CoSi의 혼합 상이 형성되는 450 ℃ 정도의 온도에서 게이트를 이룰 코발트 실리사이드층을 형성하는데 특징이 있다.
첨부된 도면 도1a 내지 도1d를 참조하여 본 발명의 실시예에 따른 게이트 코발트실리사이드층 형성 방법을 상세하게 설명한다.
먼저 도1a에 도시한 바와 같이, 소자분리막(11) 형성이 완료된 반도체 기판(10) 상에 게이트 산화막(12), 도핑 폴리실리콘막(13) 및 Co막(14)을 적층한다. 상기 도핑 폴리실리콘막(13)은 600 ℃ 이하의 증착 온도, 760 mTorr 이하의 압력 조건에서 SiH4와 PH3가스를 이용하여 형성하고, Co막은 200 ℃ 이하의 증착 온도, 20 mTorr 이하의 압력 조건에서 스퍼터링 방법으로 형성한다.
다음으로 Co2Si와 CoSi의 혼합 상이 형성되는 450 ℃ 온도에서 급속열처리(rapid thermal processing, RTP)를 실시하여 도1b에 도시한 바와 같이 Co2Si와 CoSi의 혼합상의 제1 코발트실리사이드층(14A)을 형성한다.
상기 RTP는 N2분위기에서 760 Torr 이하의 압력과 최대 450 ℃ 온도에서실시한다. 한편, 상기와 같은 제1 코발트 실리사이드층(14A) 형성 과정에서 도핑 폴리실리콘막(13)의 소모량은 Co막(14) 두께의 1.8배 이하로 이루어지도록 한다. 도1b에서 도면부호 'A'는 RTP 과정 중 발생하는 Co의 확산을 보이고 있다.
첨부된 도면 도2a 및 도2b는 종래 기술과 본 발명에 따른 실리사이드층 형성을 비교하는 보이는 SEM 사진으로서, 본 발명과 같이 Co2Si와 CoSi의 혼합상의 제1 코발트실리사이드층(14A)을 형성할 경우에는 상대적으로 코발트실리사이드층의 두께가 얇게 형성되고 도핑 폴리실리콘막(D-poly)이 보다 두껍게 잔류함을 보이고 있다.
이어서, 도핑 폴리실리콘막(14)과 반응하지 않고 잔류하는 Co막(13)이 이후의 열처리 과정에서 도핑된 폴리실리콘막(14)과 불균일하게 반응하는 것을 방지하기 위하여 H2O4및 H2O2의 혼합용액 즉 피란야(piranha) 용액과 HCl 용액으로 Co막(13)을 제거한다.
다음으로 도1c에 도시한 바와 같이 게이트를 정의하는 마스크 패턴(도시하지 않음)을 형성하고 Ar 및 Cl2가스를 이용하여 제1 코발트실리사이드층(14A) 및 도핑된 폴리실리콘막(14)을 식각하고 상기 마스크 패턴을 제거한다. 상기 제1 코발트실리사이드층(14A)은 CoSi2상의 코발트실리사이드층 형성한 경우보다 그 두께가 약 1/2이기 때문에 잔류하는 도핑 폴리실리콘막도 상대적으로 두껍다. 따라서, 식각하기 어려운 코발트실리사이드층의 식각을 상대적으로 용이하게 실시할 수 있고 공정 마진을 충분히 확보할 수 있다.
이어서, 도1d에 도시한 바와 같이 650 ℃ 내지 700 ℃ 온도에서 급속열처리를 실시하여 Co2Si와 CoSi의 혼합상의 제1 코발트실리사이드층(14A)을 CoSi2상의 제2 코발트실리사이드층(14B)으로 변화시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 반응성 CoSi2형성 공정에서 Co에 의한 게이트 산화막의 특성 저하와 식각 공정의 마진을 확대하기 위하여 Co2Si와 CoSi의 혼합상의 코발트실리사이드층을 식각하여 게이트를 형성하고 열처리를 실시하여 CoSi2상의 코발트실리사이드층을 형성함으로써 낮은 비저항과 양호한 열적 안정성을 가지는 CoSi2상의 코발트실리사이드층을 이용한 게이트 형성 공정을 최적화할 수 있다.
Claims (6)
- 반도체 소자의 게이트 형성 방법에 있어서,반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막을 형성하는 제1 단계;상기 폴리실리콘막 상에 코발트막을 형성하는 제2 단계;열처리를 실시하여 Co2Si와 CoSi의 혼합상의 제1 코발트실리사이드층을 형성하는 제3 단계;상기 제1 제1 코발트실리사이드층 및 상기 폴리실리콘막을 선택적으로 식각하여 게이트를 형성하는 제4 단계; 및열처리를 실시하여 상기 제1 코발트실리사이드층을 CoSi2상의 제2 코발트실리사이드로 변화시키는 제5 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제3 단계는,최대 450 ℃에서 열처리하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 2 항에 있어서,상기 제5 단계는,650 ℃ 내지 700 ℃ 온도에서 열처리하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제3 단계 후,상기 제1 코발트실리사이드층으로 변하지 않고 잔류하는 상기 코발트막을 제거하는 제6 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 4 항에 있어서,상기 제6 단계에서,H2O4및 H2O2의 혼합용액과 HCl 용액으로 상기 코발트막을 제거하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 5 항에 있어서,상기 제4 단계에서Ar 및 Cl2가스를 이용한 식각을 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065919A KR20010058570A (ko) | 1999-12-30 | 1999-12-30 | 코발트 실리사이드 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065919A KR20010058570A (ko) | 1999-12-30 | 1999-12-30 | 코발트 실리사이드 게이트 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010058570A true KR20010058570A (ko) | 2001-07-06 |
Family
ID=19633075
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065919A KR20010058570A (ko) | 1999-12-30 | 1999-12-30 | 코발트 실리사이드 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010058570A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7329604B2 (en) | 2004-12-10 | 2008-02-12 | Fujtisu Limited | Semiconductor device and method for fabricating the same |
| KR100906236B1 (ko) * | 2007-07-03 | 2009-07-07 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 및 비휘발성 메모리장치 |
-
1999
- 1999-12-30 KR KR1019990065919A patent/KR20010058570A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7329604B2 (en) | 2004-12-10 | 2008-02-12 | Fujtisu Limited | Semiconductor device and method for fabricating the same |
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |