JP2000036466A - 半導体薄膜の形成方法、半導体装置およびその製造方法 - Google Patents

半導体薄膜の形成方法、半導体装置およびその製造方法

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JP2000036466A
JP2000036466A JP20362098A JP20362098A JP2000036466A JP 2000036466 A JP2000036466 A JP 2000036466A JP 20362098 A JP20362098 A JP 20362098A JP 20362098 A JP20362098 A JP 20362098A JP 2000036466 A JP2000036466 A JP 2000036466A
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silicon
insulating film
semiconductor substrate
region
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Michiichi Matsumoto
道一 松元
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Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 半導体装置の形成方法であるサリサイドプロ
セスにおいて、PolySiゲート電極、拡散層のシート抵抗
を大幅に低減し、かつ、拡散層の接合リーク電流増加を
大幅に防止する半導体薄膜の形成方法、半導体装置の製
造方法および半導体装置を提供する。 【解決手段】 半導体基板を加熱しシランガスあるいは
ジシランガスを導入する工程と、シランガスあるいはジ
シランガスの導入を保持したまま加熱ランプにより半導
体基板表面側を急速に加熱してシランガスを分解しシリ
コン薄膜を堆積する工程と、ランプ加熱を停止し急速に
半導体基板を冷却する工程を含む。シリコン膜に金属膜
を堆積しシリサイド膜を形成し半導体装置を製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体薄膜の形
成方法、シリサイド化された電極を有するＦＥＴを搭載
した半導体装置およびその製造方法に関するものであ
り、特に抵抗値の低減対策および接合リーク電流の低減
対策に関する。
【０００２】
【従来の技術】超ＬＳＩの分野では最近、素子の微細
化、高密度化、高速化、低消費電力化が進んでいる。そ
のため超ＬＳＩを製造するためのプロセスにおいては、
ＭＯＳトランジスタのポリシリコンゲート電極、ソース
／ドレイン拡散層の抵抗を低減し、寄生抵抗の低減、寄
生容量の低減を行い素子の微細化、高密度化、高速化、
低消費電力化を行っている。その場合、一般的にＭＯＳ
トランジスタのポリシリコンゲート電極やソース／ドレ
イン拡散層の抵抗を低減するための１つの技術として、
シリコンと金属の化合物であるシリサイドを使用するシ
リサイドプロセスが知られている。このプロセスの中で
サリサイド（Self Aligned Silicide）プロセスと呼ば
れるプロセスは、ＭＯＳトランジスタの構造として、ポ
リシリコン電極と、ソース／ドレイン領域を同時にシリ
サイド化する工程である。したがって、このサリサイド
プロセスを採用すると、同一工程でゲート電極およびソ
ース／ドレイン領域をシリサイド化できるため工程が少
なく、かつ低コストになる。このような利点があるの
で、サリサイドプロセスは素子の微細化に必要なプロセ
スとして今後も有望視され、研究開発も盛んになってき
ている。
【０００３】以下、従来のサリサイドプロセスについ
て、図８を参照しなから説明する。図８において、１は
半導体装置を形成するための半導体基板であるシリコン
基板である。２は半導体装置としてのＭＯＳトランジス
タを電気的に分離するためのフィールド絶縁膜である。
３はＭＯＳトランジスタのゲート酸化膜である。４はゲ
ート電極材料として使用するPolySi（ポリシリコン）膜
のゲート電極である。通常PolySi膜は不純物をドーピン
グすることで低抵抗化している。５はＬＤＤ拡散層であ
りトランジスタの初期特性向上および信頼性向上のため
導入している。６はサイドウオール絶縁膜であり、サイ
ドウオール絶縁膜６の形成後にソース／ドレイン注入を
行う。７はソース／ドレイン拡散層である。８はシリサ
イド膜を形成するために堆積するTi金属膜である。９は
熱処理によってTi金属膜を半導体と反応させて形成した
シリサイド膜すなわちTiSi2 膜であり、Ｃ49と呼ばれる
結晶構造をもつ。１０は２回目の熱処理によって低抵抗
化したTiSi2 膜でありＣ５４と呼ばれる結晶構造をも
つ。
【０００４】従来の形成方法において特にサリサイドプ
ロセスに重点をおいてそのプロセスを詳細に説明する。
図８の（ａ）はＭＯＳトランジスタとしてゲート電極、
ソース／ドレイン拡散層まで形成したのちの構造であ
る。（ａ）の構造を形成した後にサリサイドプロセスが
開始される。（ｂ）はTi金属膜８をスパッタ法にて堆積
した状態である。この従来例では約40nmのTi金属膜厚を
堆積している。（ｃ）はRTA （Rapied Thermal Anneali
ng）法を用いてアニールした状態であり、ゲートPolySi
電極およびソース／ドレイン拡散層のシリコンとTi金属
膜が熱的に反応しシリサイド膜すなわちTiSi2 膜を形成
した状態を示す。一方、シリコンに接していないフィー
ルド絶縁膜２あるいはサイドウオール絶縁膜６上はシリ
サイド化反応が進まず、未反応Ti金属膜の状態で存在す
る。この工程でのRTA 温度は約650℃程度であり、ここ
で形成されたTiSi2 膜は10〜20オーム／□程度の高抵抗
層（C49 の相）で存在する。（ｄ）は（ｃ）で未反応状
態で存在した絶縁膜上のTi金属膜８を選択的にエッチン
グした状態である。選択エッチングには硫酸過酸化水素
水あるいはアンモニア過酸化水素水等の混合液が使用さ
れる。（ｅ）はシリコン上に形成された高抵抗相（C49
）のTiSi2 膜９を低抵抗化するために高温でRTA 処理
した状態である。例えば、800 ℃〜850 ℃程度の温度で
短時間アニールする。（ｅ）の状態を形成したのち、一
般的には層間絶縁膜を堆積し、平坦化を行い、コンタク
トホールを開口した後金属配線を形成し半導体装置を形
成する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
製造方法によって形成された半導体装置では、半導体装
置特性上下記の課題が存在する。一般的に、シリサイド
材料としてTi金属すなわちTiSi2 を使用した場合、Poly
Siの配線幅が約0.5 μm の幅を下回ると、すなわち0.5
μm 以下になるとTiSi2 膜が上層に形成されたPolySi配
線のシート抵抗が上昇する。Tiスパッタによって堆積し
たTi金属膜８の膜厚を増加させることにより、TiSi2 膜
９のシート抵抗は低減できるが、反対に接合リーク電流
が増加する。すなわち、TiSi2 膜９の膜厚が増加するこ
とによりソース／ドレイン拡散層と半導体基板すなわち
ウエル層との界面（P-N 接合位置）とTiSi2 層との界面
が近づくため空乏層がTiSi2 層と接触し接合リーク電流
が発生する。したがって、Ti金属膜厚を増加させること
による拡散層あるいはPolySi配線層のシート抵抗を低減
することと、Ti金属膜厚を低減し接合リーク電流を低減
することはトレードオフの関係にある。したがって、0.
5 μm ルール以下のデバイスにおいては、TiSi 2 膜を用
いたサリサイドプロセスはほとんどマージンがないとい
う課題がある。
【０００６】この発明は、上記の問題に鑑み、拡散層あ
るいはポリシリコン配線のシート抵抗を低減するととも
に接合リーク電流を低減することが可能な半導体薄膜の
形成方法、半導体装置およびその製造方法を提供するこ
とである。
【０００７】
【発明を解決するための手段】請求項１記載の半導体薄
膜の形成方法は、半導体基板を加熱しシランガスあるい
はジシランガスを導入する工程と、シランガスあるいは
ジシランガスの導入を保持したまま加熱ランプにより半
導体基板の表面側を急速に加熱してシランガスまたはジ
シランガスを分解しシリコン膜を堆積する工程と、加熱
ランプによる加熱を停止し半導体基板を急速に冷却する
工程とを含むものである。
【０００８】請求項１記載の半導体薄膜の形成方法によ
れば、半導体基板の表面上たとえばソース／ドレイン拡
散層上に新たなシリコン膜（アモルファス状態、ポリ状
態含む）を形成可能となる。この場合、半導体基板上に
シリコン表面が露出した領域と絶縁膜表面が露出した領
域があると、加熱ランプにより急速に加熱することによ
り、シリコン表面が露出した領域と絶縁膜表面が露出し
た領域で加熱ランプからの光の吸収が異なるため、それ
ぞれの領域で表面温度が異なり、シリコンの堆積レート
が異なる。そのためシリコン表面上は厚く、絶縁膜上は
薄くシリコン膜を堆積することができる。したがって、
後の工程で等方性のエッチングを行うことで、絶縁膜上
のシリコン膜を完全に除去し、シリコン表面上のシリコ
ン膜を残すことが可能となり、その後に金属膜を堆積し
シリサイド化を行うことができる。これよって、拡散層
あるいはポリシリコン配線のシート抵抗を低減するとと
もに接合リーク電流を低減することが可能になる。
【０００９】請求項２記載の半導体装置の製造方法は、
シリコン表面が露出した領域と絶縁膜表面が露出した領
域で構成された半導体基板を形成する工程と、半導体基
板上に請求項１の半導体薄膜の形成方法を用いてシリコ
ン表面上および絶縁膜表面上にシリコン膜を堆積する工
程と、等方性エッチングにより絶縁膜上のシリコン膜を
除去しシリコン表面上に堆積したシリコン膜を残す工程
と、半導体基板上に金属膜を堆積する工程と、高温熱処
理により金属膜とシリコン膜あるいは金属膜とシリコン
膜およびシリコン膜下のシリコン表面を反応させてシリ
サイド膜を形成する工程とを含むものである。
【００１０】請求項２記載の半導体装置の製造方法によ
れば、シリコン上に新たに堆積したシリコン膜を含めて
シリサイド化するため、大幅に接合リーク電流を抑える
ことが可能となる。これは、シリコン上に新たに堆積し
たシリコン膜がシリサイド化されるので、下地のソース
／ドレイン拡散層のシリサイド化が低減されるからであ
る。したがって、PolySi配線のシート抵抗を低減するた
めに、金属膜厚を増加させても、接合リーク電流を増加
させずに形成可能となる。
【００１１】請求項３記載の半導体装置は、請求項２の
半導体装置の製造方法によって形成された半導体装置で
あって、シリコン表面が露出した領域と絶縁膜表面が露
出した領域で構成された半導体基板と、シリコン表面が
露出した領域上およびシリコン表面が露出した領域近傍
の絶縁膜表面上に形成されたシリサイド膜とを備えたも
のである。
【００１２】請求項３記載の半導体装置によれば、請求
項２と同様な効果のほか、シリサイド膜の幅が広くなる
ので、ポリシリコン配線および拡散層配線の抵抗値を低
減する効果がある。請求項４記載の半導体装置は、請求
項３において、シリコンの表面が露出した領域近傍の絶
縁膜の表面がフィールド絶縁膜の表面であり、その上の
シリサイド膜の形成範囲が、シリコンとフィールド絶縁
膜の境界より絶縁膜側に0.3 μm 以内に形成されている
ものである。
【００１３】請求項４記載の半導体装置によれば、請求
項３と同様な効果のほか、シリサイド膜の形成範囲を0.
3 μm 以内とすることにより、フィールド絶縁膜上の他
のシリサイド配線との接続（ショート）を防ぐことがで
き、微細ＬＳＩへの適用に有効である。請求項５記載の
半導体装置の製造方法は、シリコン表面が露出した領域
とこの領域に一部が平坦に連続する絶縁膜表面が露出し
た領域で構成された半導体基板を形成する工程と、半導
体基板上に請求項１の半導体薄膜の形成方法を用いてシ
リコン表面上および絶縁膜表面上にシリコン膜を堆積す
る工程と、等方性エッチングにより絶縁膜上のシリコン
膜を除去しシリコン表面上に堆積したシリコン膜を残す
工程と、半導体基板上に金属膜を堆積する工程と、高温
熱処理により金属膜とシリコン膜あるいは金属膜とシリ
コン膜およびシリコン膜下のシリコン表面を反応させて
シリサイド膜を形成する工程とを含むものである。
【００１４】請求項５記載の半導体装置の製造方法によ
れば、シリコン膜表面のシリサイド膜の一部が絶縁膜表
面上にも延びて、シリサイド膜幅が広くなるので、請求
項３と同様な効果がある。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照しながら説明する。 （第１の実施の形態）この発明の第１の実施の形態につ
いて図１から図３までの図面を用いて説明する。図１は
半導体基板のシリコン表面および絶縁膜表面にシリコン
膜を形成するための、チェンバ内の加熱方法の概略を断
面図にしたものである。チェンバ（図示せず）内で、半
導体基板となるシリコンウエハを用いたウエハ１５は加
熱ランプ１６によって加熱される。第１の実施の形態に
おいては、ウエハ１５はサセプタ１７上に設置し、加熱
はウエハ１５の上方からのランプ加熱のみで行う。また
プロセスガス、例えばSiH4ガス（シランガス）やSi2H6
ガス（ジシランガス）等の流れは、矢印のようにウエハ
１５と平行に流れる。
【００１６】図２は図１の加熱方法をシーケンス化した
もので時間に対するウエハの制御温度の関係図である。
すなわち、第１の実施の形態では、ウエハ１５をチェン
バに挿入した後、昇温しシリコン膜がほとんど成長しな
い400 ℃またはそれ以下で保持する。つぎに数秒後、シ
ランガス（SiH4）等のプロセスガスを導入し、続いて、
シランガス（SiH4）の導入を保持したまま加熱ランプ１
６により半導体基板となるウエハ１５の表面側を急速に
加熱してシランガスを分解しシリコン薄膜を堆積する。
この急速加熱の昇温は、10℃/ 秒〜100 ℃/ 秒で昇温
し、到達上限温度が400 ℃〜800 ℃迄の範囲であるラン
プ加熱を特徴としている。ここで、これらの範囲のうち
の最好適の範囲は５０℃／秒〜１００℃／秒、６００〜
８００℃であり、やや好適の範囲は１０℃／秒〜５０℃
／秒、４００℃〜６００℃であり、また前記した範囲の
上限を超えた場合はPolySi膜厚制御が困難となり、下限
よりも下がった場合はPolySi膜が堆積せず( 温度) 、選
択堆積が不可( レート) となる。
【００１７】第２の実施の形態では700 ℃の温度まで、
80℃/ 秒で急速加熱している。その後、加熱ランプ１６
を停止し急速にウエハ１５を冷却する（自然冷却）。こ
れにより、半導体基板の表面にシリコン膜１１が形成さ
れる。とくに半導体基板にシリコン表面が露出した領域
と絶縁膜表面が露出した領域がある場合、堆積厚さに差
が生じる。
【００１８】図３はこのような処理を行った後の半導体
装置の断面図を示す。図３において、１は半導体基板で
あるシリコン基板、２はフィールド絶縁膜、４はポリシ
リコンゲート電極、５はＬＤＤ拡散層、７はソース／ド
レイン拡散層、１１は薄膜のシリコン膜である。各部の
構成については第２の実施の形態において説明する。第
１の実施の形態によれば、半導体基板の表面上たとえば
ソース／ドレイン拡散層７上に新たなシリコン膜（アモ
ルファス状態、ポリ状態含む）１１を形成可能となる。
また半導体基板上にシリコン表面が露出した領域と絶縁
膜表面が露出した領域がある場合、加熱ランプ１６によ
る急速加熱を使用することにより、シリコン表面が露出
した領域と絶縁膜表面が露出した領域で加熱ランプ１６
からの光の吸収が異なるため、それぞれの領域で表面温
度が異なり、シリコンの堆積レートが異なる。そのため
シリコン表面上は厚く、絶縁膜上は薄くシリコン膜１１
を堆積することができる。したがって、後の工程で等方
性のエッチングを行うことで、絶縁膜上のシリコン膜１
１を完全に除去し、シリコン表面上のシリコン膜１１を
残すことが可能となり、その後、Ti金属膜８を堆積しシ
リサイド化を行うことができる。シリコン上に新たに堆
積したシリコン膜１１を含めてシリサイド化すると、大
幅に接合リーク電流を抑えることが可能となる。これ
は、シリコン上に新たに堆積したシリコン膜１１がシリ
サイド化されるので、下地のソース／ドレイン拡散層７
のシリサイド化が低減されるからである。したがって、
PolySi配線のシート抵抗を低減するために、Ti金属膜厚
を増加させても、接合リーク電流を増加させずに形成可
能となる。
【００１９】（第２の実施の形態）この発明の第２の実
施の形態を図４により説明する。第２の実施の形態にお
いて、１は半導体装置を形成するためのシリコン基板で
ある。２は半導体装置としてのMOS トランジスタを電気
的に分離するためのフィールド絶縁膜（酸化膜）であ
る。３はMOS トランジスタのゲート酸化膜である。４は
ゲート電極材料として使用するPolySi膜のゲート電極で
ある。通常、PolySi膜は不純物をドーピングすることで
低抵抗化している。５はＬＤＤ拡散層でありトランジス
タの初期特性向上および信頼性向上のため導入してい
る。６はサイドウオール絶縁膜であり、サイドウオール
絶縁膜形成後にソース／ドレイン注入を行う。７はソー
ス／ドレイン拡散層である。８はシリサイド膜を形成す
るために堆積するTi金属膜である。９は熱処理によって
Ti金属膜８を半導体と反応させて形成したTiSi2 膜（シ
リサイド膜）であり、C49 と呼ばれる結晶構造をもつ。
10は２回目の熱処理によって低抵抗化したTiSi2 膜であ
りC54 と呼ばれる結晶構造をもつ。11は第１の実施の形
態の形成方法を用いて堆積した薄膜のシリコン膜であ
り、フィールド酸化膜やサイドウオール絶縁膜等の絶縁
膜上はシリコン基板上よりもシリコン膜の膜厚が薄く堆
積されている。
【００２０】つぎに第２の実施の形態における半導体装
置の製造方法において、その工程を順に説明する。
（ａ）はMOS トランジスタとしてゲート電極４、ソース
／ドレイン拡散層７まで形成したのちの構造である。
（ａ）の構造を形成した後にサリサイドプロセスが開始
される。（ｂ）は第１の実施の形態の形成方法を用いて
シリコン膜１１を堆積した工程であり、フィールド絶縁
膜２やサイドウオール絶縁膜６等の絶縁膜上はシリコン
基板１上よりもシリコン膜１１の膜厚が薄く堆積する。
第２の実施の形態の実施例ではシリコン上のシリコン膜
が約60nm、絶縁膜上のシリコン膜が約20nm堆積した状態
である。（ｃ）は（ｂ）で堆積したシリコン膜１１を等
方性のエッチング（ウエットエッチングあるいはドライ
エッチング）によってエッチバックした状態である。こ
の等方性エッチングによって、絶縁膜上のシリコン膜１
１を完全に除去し、シリコン上に堆積したシリコン膜１
１を残存させる。残存させたシリコン膜１１の膜厚は約
30nmである。（ｄ）は洗浄等を行った後、Ti金属膜８を
スパッタ法にて堆積した状態である。この実施例では約
60nmのTi金属膜厚を堆積している。（ｅ）はRTA （Rapi
ed Thermal Annealing）法を用いてアニールした状態で
あり、Ti金属膜８とゲートPolySi電極４およびソース／
ドレイン拡散層７のシリコンとTi金属膜８がそれぞれ熱
的に反応しシリサイド膜すなわちTiSi2 膜９を形成した
状態を示す。一方、シリコン膜１１に接していないフィ
ールド絶縁膜２あるいはサイドウオール絶縁膜６上はシ
リサイド化反応が進まず、未反応Ti金属膜の状態で存在
する。この工程でのRTA 温度は約650℃程度であり、高
抵抗層（C49 の相）で存在する。（ｆ）は（ｅ）で未反
応状態で存在した絶縁膜上のTi金属膜８を選択的にエッ
チングした状態である。選択エッチングには硫酸過酸化
水素水あるいはアンモニア過酸化水素水等の混合液が使
用される。（ｇ）はシリコン上に形成された高抵抗相
（C49 ）のTiSi2 膜９を低抵抗化するために高温でRTA
処理した状態である。例えば、800 ℃〜850 ℃程度の温
度で短時間アニールする。（ｇ）の状態を形成したの
ち、一般的には層間絶縁膜を堆積し、平坦化を行い、コ
ンタクトホールを開口した後金属配線を形成し半導体装
置を形成する。
【００２１】この第２の実施の形態の半導体装置の製造
方法を用いることにより、ゲートPolySi電極４およびソ
ース／ドレイン拡散層７上に新たなシリコン膜１１が約
30nm存在するため、Ti金属膜８の膜厚を増加させても、
ソース／ドレイン拡散層７の接合リーク電流は増加しな
い。すなわち、Ti堆積膜の膜厚増加による接合リーク電
流増加を抑制できる。
【００２２】この実施例における効果を簡単に説明した
のが図５である。すなわち課題において説明したよう
に、サリサイドプロセスにおいて、Ti金属膜厚（TiSi2
膜厚）を増加させることによって、ゲートPolySi電極４
およびソース／ドレイン拡散層７のシート抵抗を低減す
ることと、ソース／ドレイン拡散層７の接合リーク電流
増加を防止することとはトレードオフの関係にある。す
なわち、Ti金属膜厚（TiSi2 膜厚）を増加させることに
よって、ゲートPolySi電極４およびソース／ドレイン拡
散層７のシート抵抗を曲線Ｐのように低減できるが、ソ
ース／ドレイン拡散層７の接合リーク電流は曲線Ｑのよ
うに増加する。これに対して、第２の実施の形態におい
てソース／ドレイン拡散層７上にシリコン膜１１を上積
みすることによって、Ti金属膜厚（TiSi2 膜厚）を増加
させても、上積みしたシリコン膜１１をシリサイド化す
るため、接合リーク電流は曲線Ｑ′のようになり、接合
リーク電流の発生を防止できる。
【００２３】また、上記方法を使用することにより、0.
5 μm ルール以下のデバイスにおけるサリサイドプロセ
スのマージンを大幅に向上させることが可能となる。な
お、シリサイド膜は金属膜とシリコン膜１１を反応させ
て形成してもよいし、金属膜とシリコン膜１１およびシ
リコン膜１１の下のシリコン表面を反応させて形成して
もよい。
【００２４】（第３の実施の形態）この発明の第３の実
施の形態における半導体装置を図６および図７により説
明する。第３の実施の形態の半導体装置は以下のように
形成する。まず、図６の（ａ）〜（ｃ）は図４の（ａ）
〜（ｃ）に相当し、（ｄ）は図４の（ｇ）に相当し、図
４の（ｄ）〜（ｆ）は図示省略されている。
【００２５】図６において、１は半導体装置を形成する
ためのシリコン基板である。２は半導体装置としてのMO
S トランジスタを電気的に分離するためのフィールド絶
縁膜であり、シャロートレンチ分離を採用している。３
はMOS トランジスタのゲート酸化膜である。４はゲート
電極材料として使用するPolySi膜のゲート電極である。
通常PolySi膜は不純物をドーピングすることで低抵抗化
している。５はLDD 拡散層でありトランジスタの初期特
性向上および信頼性向上のため導入している。６はサイ
ドウオール絶縁膜であり、サイドウオール絶縁膜６の形
成後にソース／ドレイン注入を行う。７はソース／ドレ
イン拡散層である。10は２回目の熱処理によって低抵抗
化したTiSi2 膜でありC54 と呼ばれる結晶構造をもつ。
11は第１の実施の形態の方法を用いて堆積した薄膜のシ
リコン膜であり、フィールド絶縁膜２やサイドウオール
絶縁膜等の絶縁膜上はシリコン基板１上よりもシリコン
膜１１の膜厚が薄く堆積されている。第２の実施の形態
と同様に、図６（ｃ）のシリコン膜１１上にシリサイド
膜を形成するためのTi金属膜を堆積し、熱処理によって
Ti金属膜を半導体と反応させて形成したTiSi2 膜９を形
成し、C49 と呼ばれる結晶構造を形成する。
【００２６】この第３の実施の形態において、第２の実
施の形態の製造方法で作製した半導体装置と異なる点
は、フィールド絶縁膜２がLOCOS 分離からシャロートレ
ンチ分離に変更されている点であり、このような構造を
取ることにより第１の実施の形態で説明した方法でシリ
コン膜１１を形成すると、シリコン表面が露出した領域
と絶縁膜表面が露出した領域で構成された半導体基板に
おいて、絶縁膜表面の一部がシリコン膜表面と平坦に連
続する部分ができ、図６（ｂ）（ｃ）に示すようにシリ
コン表面が露出した領域上およびシリコン表面が露出し
た領域近傍の絶縁膜表面上にシリコン膜１１が形成され
る。すなわち、フィールド絶縁膜２とシリコン表面の境
界から約0.2 〜0.5 μm 程度フィールド絶縁膜２上にも
シリコン膜１１ａが形成される。したがって、最終的に
形成されたTiSi2 膜の幅はPolySi電極幅あるいはソース
／ドレイン拡散層幅より広くなり、PolySi配線あるいは
拡散層配線の抵抗値を低減できる。
【００２７】したがって、第３の実施の形態の半導体装
置を用いることにより、ソース／ドレイン拡散層７の接
合リーク電流を低減できるばかりでなく、図７に示す曲
線Ｐ′のようにTiSi2 配線のシート抵抗も低減可能とな
る。すなわち、第３の実施の形態を用いた半導体装置
は、図７に示すように、PolySi配線および拡散層配線の
抵抗値を低減する効果およびソース／ドレイン拡散層７
の接合リーク電流を低減する効果がある。
【００２８】また０．３μｍ以内にPolySi膜が形成され
ている場合、上記寸法増加分シリサイド膜を形成可能と
なるため、配線抵抗( シート抵抗) の低減が可能とな
る。
【００２９】
【発明の効果】請求項１記載の半導体薄膜の形成方法に
よれば、半導体基板の表面上たとえばソース／ドレイン
拡散層上に新たなシリコン膜（アモルファス状態、ポリ
状態含む）を形成可能となる。この場合、半導体基板上
にシリコン表面が露出した領域と絶縁膜表面が露出した
領域があると、加熱ランプにより急速に加熱することに
より、シリコン表面が露出した領域と絶縁膜表面が露出
した領域で加熱ランプからの光の吸収が異なるため、そ
れぞれの領域で表面温度が異なり、シリコンの堆積レー
トが異なる。そのためシリコン表面上は厚く、絶縁膜上
は薄くシリコン膜を堆積することができる。したがっ
て、後の工程で等方性のエッチングを行うことで、絶縁
膜上のシリコン膜を完全に除去し、シリコン表面上のシ
リコン膜を残すことが可能となり、その後に金属膜を堆
積しシリサイド化を行うことができる。これよって、拡
散層あるいはポリシリコン配線のシート抵抗を低減する
とともに接合リーク電流を低減することが可能になる。
【００３０】請求項２記載の半導体装置の製造方法によ
れば、シリコン上に新たに堆積したシリコン膜を含めて
シリサイド化するため、大幅に接合リーク電流を抑える
ことが可能となる。これは、シリコン上に新たに堆積し
たシリコン膜がシリサイド化されるので、下地のソース
／ドレイン拡散層のシリサイド化が低減されるからであ
る。したがって、PolySi配線のシート抵抗を低減するた
めに、金属膜厚を増加させても、接合リーク電流を増加
させずに形成可能となる。
【００３１】請求項３記載の半導体装置によれば、請求
項２と同様な効果のほか、ポリシリコン配線および拡散
層配線の抵抗値を低減する効果がある。請求項４記載の
半導体装置によれば、請求項３と同様な効果のほか、シ
リサイド膜の形成範囲を0.3 μm 以内とすることによ
り、フィールド絶縁膜上の他のシリサイド配線との接続
（ショート）を防ぐことができ、微細ＬＳＩへの適用に
有効である。
【００３２】請求項５記載の半導体装置の製造方法によ
れば、シリコン膜表面のシリサイド膜の一部が絶縁膜表
面上にも延びて、シリサイド膜幅が広くなるので、請求
項３と同様な効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の製
造におけるチェンバ内のウエハの加熱工程を説明する断
面図である。
【図２】選択シリコン膜の堆積シーケンスを示すもの
で、時間に対する制御温度の関係図である。
【図３】シリコン膜の堆積後のシリコン基板の断面図で
ある。
【図４】第２の実施の形態の半導体装置の製造工程を示
した断面図である。
【図５】そのＴｉ金属膜厚（ＴｉＳｉ2 ）に対するシー
ト抵抗および接合リーク電流の関係図である。
【図６】第３の実施の形態の半導体装置の製造工程を示
した断面図である。
【図７】そのＴｉ金属膜厚（ＴｉＳｉ2 ）に対するシー
ト抵抗および接合リーク電流の関係図である。
【図８】従来例の半導体装置の製造工程を示した断面図
である。
【符号の説明】
１ シリコン基板（半導体基板） ２ フィールド絶縁膜 ３ ゲート酸化膜 ４ ポリシリコン電極 ５ LDD 拡散層 ６ サイドウオール絶縁膜 ７ ソース／ドレイン拡散層 ８ Ti金属膜 ９ TiSi2(C49)膜（シリサイド膜) １１ シリコン膜 １５ ウエハ（半導体基板） １６ 加熱ランプ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板を加熱しシランガスあるいは
    ジシランガスを導入する工程と、前記シランガスあるい
    は前記ジシランガスの導入を保持したまま加熱ランプに
    より前記半導体基板の表面側を急速に加熱して前記シラ
    ンガスまたはジシランガスを分解しシリコン膜を堆積す
    る工程と、前記加熱ランプによる加熱を停止し前記半導
    体基板を急速に冷却する工程とを含む半導体薄膜の形成
    方法。
  2. 【請求項２】 シリコン表面が露出した領域と絶縁膜表
    面が露出した領域で構成された半導体基板を形成する工
    程と、前記半導体基板上に請求項１の半導体薄膜の形成
    方法を用いて前記シリコン表面上および前記絶縁膜表面
    上にシリコン膜を堆積する工程と、等方性エッチングに
    より前記絶縁膜上のシリコン膜を除去し前記シリコン表
    面上に堆積したシリコン膜を残す工程と、前記半導体基
    板上に金属膜を堆積する工程と、高温熱処理により前記
    金属膜と前記シリコン膜あるいは前記金属膜と前記シリ
    コン膜および前記シリコン膜下の前記シリコン表面を反
    応させてシリサイド膜を形成する工程とを含む半導体装
    置の製造方法。
  3. 【請求項３】 シリコン表面が露出した領域と絶縁膜表
    面が露出した領域で構成された半導体基板と、前記シリ
    コン表面が露出した領域上および前記シリコン表面が露
    出した領域の近傍の前記絶縁膜表面上に形成されたシリ
    サイド膜とを備えた半導体装置。
  4. 【請求項４】 シリコンの表面が露出した領域近傍の絶
    縁膜の表面がフィールド絶縁膜の表面であり、その上の
    シリサイド膜の形成範囲が、前記シリコンと前記フィー
    ルド絶縁膜の境界より前記絶縁膜側に0.3 μm 以内に形
    成されている請求項３記載の半導体装置。
  5. 【請求項５】 シリコン表面が露出した領域とこの領域
    に一部が平坦に連続する絶縁膜表面が露出した領域で構
    成された半導体基板を形成する工程と、前記半導体基板
    上に請求項１の半導体薄膜の形成方法を用いて前記シリ
    コン表面上および前記絶縁膜表面上にシリコン膜を堆積
    する工程と、等方性エッチングにより前記絶縁膜上のシ
    リコン膜を除去し前記シリコン表面上に堆積したシリコ
    ン膜を残す工程と、前記半導体基板上に金属膜を堆積す
    る工程と、高温熱処理により前記金属膜と前記シリコン
    膜あるいは前記金属膜と前記シリコン膜および前記シリ
    コン膜下の前記シリコン表面を反応させてシリサイド膜
    を形成する工程とを含む半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2015532261A (ja) * 2012-10-26 2015-11-09 コミッサリア ア レネルジー アトミーク エ オ エナジーズ アルタナティブス ２つのステップで得られる遷移金属窒化物層を用いて少なくとも１つのナノワイヤを成長させる方法
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US10636653B2 (en) 2012-10-26 2020-04-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Process for growing at least one nanowire using a transition metal nitride layer obtained in two steps

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