KR101070869B1 - 쇼트키 장벽 트랜지스터 소자의 제조방법 - Google Patents
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Abstract
본 발명은 쇼트키 장벽 트랜지스터 소자의 제조방법에 관한 것으로, 더욱 상세하게는 2번의 열처리(Two-Step Annealing) 및 OME(oxide mediated epitaxy) 방법을 통해 쇼트키 장벽 트랜지스터 소자를 제조하는 방법에 관한 것이다.
본 발명에 따라 제조된 쇼트키 장벽 트랜지스터 소자는 통상의 방법으로 제작된 소자 보다 전기적 및 구조적 특성이 우수하기 때문에 고품질의 쇼트키 장벽 트랜지스터 소자를 제작할 수 있다.
쇼트키 장벽, 트랜지스터,
Description
본 발명은 쇼트키 장벽 트랜지스터 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 2번 열처리 방법과 OME(oxide mediated epitaxy) 방법을 이용하여 고품질의 실리사이드 박막을 갖는 고성능 쇼트키 장벽 트랜지스터 소자의 제조방법에 관한 것이다.
반도체 제조기술은 저전력화, 고집적화, 고속 동작의 방향으로 진행되어 왔으며 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)는 이런 조건을 만족시키기 위해 소형화 되어 왔다.
지난 30년간의 집적화는 한 칩에 집적되는 트랜지스터의 수가 매 18개월 마다 두 배가 된다는 무어(Gordon Moore)의 법칙으로 잘 설명된다.
특히, 실리콘을 기반으로 하는 전계효과 트랜지스터의 집적도를 증가시키기 위해서는 게이트의 선폭을 줄이는 것이 필수적이다. 그러나 게이트 선폭을 100 nm 이하로 줄일 경우, 단채널 효과(short channel effect)에 의해 게이트 누설전류가 증가한다. 또한, 드레인 전류가 포화되지 않으며, 표면 산란으로 인하여 전자 및 정공의 이동도가 감소하는 문제점들이 발생하여 소자의 동작 특성이 급격히 저하되는 현상이 발생한다.
이러한 문제점을 효과적으로 극복할 수 있는 실리콘 기반의 전계효과 트랜지스터로 쇼트키 장벽 트랜지스터 소자가 제안되어 많은 연구가 진행되고 있다.
쇼트키 장벽 트랜지스터 소자는 기존의 전계효과 트랜지스터와 거의 비슷한 구조를 갖는다. 그러나 소오스/드레인 영역이 이온 주입된 실리콘이 아닌 금속 실리사이드로 이루어져 있기 때문에, 소자 제작 공정이 단순하며, 저온 공정이 가능하여 고품질의 반도체 소자를 저비용으로 빠른 시간 내에 제작할 수 있다는 장점을 가지고 있다.
쇼트키 장벽 트랜지스터 소자가 우수한 동작 특성을 나타내기 위해서는 소오스/드레인에 있는 금속 실리사이드와 실리콘 계면 사이에 균일한 쇼트키 접합을 형성해야 하며, 이를 위해서는 표면 및 계면 특성이 우수한 고품질의 실리사이드 박막을 형성시키는 것이 필요하다.
고품질의 실리사이드 박막을 형성시키는 방법 중에 하나는 Japanese Journal of Applied Physics Vol.36(1997) pp.1650~1654에 공지된 것처럼, 실리콘 산화막을 매개체로 하여 균일한 계면과 표면 특성을 갖는 실리사이드 박막을 제작하는 OME(oxide mediated epitaxy) 방법이다.
이와 같은 OME 기술에 의해 종래의 실리사이드를 형성시키는 방법에 대해 간단히 설명하면 다음과 같다.
먼저, 전계효과 트랜지스터의 실리사이드가 형성될 소오스/드레인 영역에 실 리콘 산화막을 형성한 후 상기 산화막 상부에 금속층을 증착한다.
다음으로 금속원자들이 실리콘 산화막을 뚫고 확산하여 실리콘과 반응할 수 있도록 500 내지 700℃ 사이의 열처리 공정을 실시한다.
이때 금속 원자들이 상기 실리콘 산화막을 통과하여 실리콘 기판과 반응할 경우, 금속 원자-실리콘 사이의 반응 속도가 효과적으로 감소되어 균일한 반응을 유도하기 때문에 우수한 계면 및 표면 특성을 갖는 실리사이드 박막을 형성하게 된다.
그러나 이러한 방법은 금속-실리콘간의 반응을 효과적으로 조절하는 균일한 구조의 실리콘 산화막을 형성하기 매우 어렵기 때문에, 최종 제작된 소자의 재현성이 크게 떨어진다는 단점이 있다.
이러한 종래의 OME 방법의 단점을 해결하기 위해서 한국등록특허 제0422397호에서 개시된 바와 같이, 실리콘 기판 상에 얇은 두께의 실리콘 산화막을 형성하고 산화막과 반응하여 금속원자가 효과적으로 통과할 수 있도록 균일한 구조를 갖는 산화막 맴브레인으로 변화시킬 수 있는 타이타늄층을 증착한 후 금속층을 증착하는 기술을 개시하고 있다. 그러나 이 방법으로 실리사이드 박막을 형성시킬 경우, 타이타늄층이 산화막 하부로 침투하여 실리콘과 쉽게 반응할 수 있기 때문에, 이를 정확히 제어하는 것이 매우 어려운 것으로 알려져 있다.
금속과 실리콘간의 반응을 조절하기 위해서 기존의 실리콘 산화막 대신에 금속층과 실리콘 기판 사이에 타이타늄을 삽입하는 방법이 미국 등록특허 제6,410,429호에 공지되어 있다. 상기 미국 특허에 따르면, 금속과 실리콘 사이에 삽입된 타이타늄층은 금속 원자들과 반응하여 금속-실리콘 반응 속도를 제어하여 균일한 표면 및 계면 특성을 갖는 실리사이드 박막을 형성시키는 것으로 공지하고 있다. 그러나 이 방법에 사용된 타이타늄은 열처리 공정 시 소자 상부로 확산되어 열처리 공정시 사용되는 분위기 가스(N2)와 반응하여 타이타늄 질화막을 형성하지만, 타이타늄이 산소와 높은 반응성을 갖기 때문에, 국부적으로 타이타늄 산화막을 형성한다는 단점을 가지고 있다.
상기 문제를 해결하기 위해, 본 발명은 비교적 용이하면서도 간단한 공정을 이용하여 우수한 표면 및 계면 특성을 갖는 실리사이드를 형성하여 고품질의 쇼트키 장벽 트랜지스터 소자를 제조하는 방법을 제공하는 것을 그 목적으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 쇼트키 장벽 트랜지스터 소자를 제조하는 방법에 있어서,
실리콘 함유 기판 상에 게이트 절연막층을 형성하는 단계;
상기 절연막층 전면에 게이트 전극층을 형성하는 단계;
상기 게이트 절연막층 및 게이트 전극층을 식각하여 게이트 절연막 및 게이트 전극을 형성하는 단계;
상기 게이트 절연막과 게이트 전극의 양쪽에 측벽을 형성하는 단계;
상기 게이트 전극의 상부, 및 소오스/드레인 영역에 해당하는 기판 표면에 산화막을 형성하는 단계(OME, oxide mediated epitaxy);
상기 산화막을 포함하도록 기판 전면에 걸쳐 금속층을 증착하는 단계;
1차 및 2차의 2단계 열처리를 수행하여 상기 게이트 전극 영역 상에 금속 실리사이드 막과 동시에 기판 내부에 금속 실리사이드를 포함하는 소오스/드레인 영역을 형성하는 단계;
상기 2차 열처리 과정 중에 반응하지 않은 금속층을 제거하는 단계를 포함하는 쇼트키 장벽 트랜지스터 소자의 제조방법을 제공한다.
본 발명에 따른 방법을 통해 금속 실리사이드와 실리콘 기판과의 반응이 균일하게 발생하여 게이트 전극의 상부, 소오스/드레인 영역에 표면 및 계면 특성이 우수한 금속 실리사이드가 형성된다.
이를 이용하여 쇼트키 장벽 트랜지스터 소자를 제작할 경우 높은 동작 전류 밀도를 갖는 고성능, 고품질의 소자를 비교적 용이하게 제작이 가능하다.
본 발명에서는 우수한 표면 및 계면 특성을 갖는 실리사이드를 형성함으로써 고품질 쇼트키 장벽 트랜지스터 소자를 제작하는 방법에 대한 것이다. 이를 위해서 두 가지 큰 기술을 결합하여 사용하였다.
그 첫 번째는 OME(Oxide Mediated Epitaxy) 기술로서, 금속층과 실리콘 기판 사이에 산화막을 형성하고 열처리 할 경우, 금속이 산화막을 통과하면서 반응속도 가 감소하여 금속-실리콘간 반응이 균일하게 일어나서 결국 고품질의 금속 실리사이드 박막을 형성할 수 있다.
또한, 두 번째로 2단계(two-step) 열처리 방법을 사용한다. 상기 OME 방법의 단점은 균일한 산화막 형성이 어렵기 때문에, 재현성 있는 고품질의 실리사이드 박막을 얻기 어렵다는 것이다. 1차로 저온에서 열처리 할 경우 산화막의 고밀도화(densification)가 발생하여 그 구조가 더욱 치밀하게 되고, 연이어서 고온의 2차 열처리 시 금속이 치밀한 구조의 산화막을 통과하면서 금속-실리콘간 반응이 균일하게 발생하여 표면 및 계면 특성이 우수한 금속 실리사이드를 형성할 수 있다.
이하, 본 발명에 따른 쇼트키 장벽 트랜지스터 소자의 제조방법을 도면과 함께 각 단계별로 더욱 상세히 설명한다. 하기의 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하며, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다. 또한 예를 들어 본 발명을 더욱 상세하게 설명하지만, 본 실시예는 예시적인 목적을 위한 것으로서 본 발명의 범위는 이에 한정되지 아니한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 쇼트키 장벽 트랜지스터 소자의 제조순서를 보여주는 단면도이다.
도 1a를 참조하면, 실리콘 함유 기판(1) 전면에 걸쳐 게이트 절연막층(2a)을 형성한다.
상기 실리콘 함유 기판(1)은 실리콘이 함유된 기판이면 어느 것이든 가능하며, 본 발명에서 특별히 한정하지는 않는다. 대표적으로, 상기 실리콘 함유 기판(1)으로는 단결정 실리콘, 다결정 실리콘, 비결정 실리콘, SixGe1-x(0<x<1), SixN1-x(0<x<1), SiC, 및 이들의 조합으로 이루어진 군에서 선택된 1종이 가능하며, 바람직하기로 단결정 실리콘을 사용한다.
상기 게이트 절연막층(2a)의 식각을 통해 형성된 게이트 절연막(2)은 산소(O)가 함유된 산화물로, 대표적으로 SiO2, SiON, HfO2, ZrO2, Er2O3, Y2O3, Gd2O3, Al2O3 및 이들의 조합으로 이루어진 군에서 선택된 1종을 포함한다.
상기 게이트 절연막층(2a)의 형성은 통상의 증착 공정을 통해 이루어진다. 일예로, 열산화(Thermal oxidation), 스퍼터링(sputtering), 전자빔 증착법(e-beam evaporation), 화학적 기상 증착법(CVD; chemical vapor deposition), 물리적 기상 증착법(PVD; physical vapor deposition), 금속 유기 화학적 기상 증착(MOCVD; metal-organic chemical vapor deposition), 분자빔 에피택시(MBE; molecular beam epitaxy), 또는 원자층 증착법(Atomic Layer Deposition) 중에서 선택된 1종의 방법이 가능하며, 본 발명에서 특별히 한정하지 않는다.
다음으로, 도 1b에 나타낸 바와 같이, 상기 게이트 절연막층(2a) 전면에 걸쳐 게이트 전극 물질을 증착하여 게이트 전극층(3a)을 형성한다.
상기 게이트 전극층(3a)의 식각을 통해 형성된 게이트 전극층(3)은 실리콘 함유 물질, 금속 또는 이들의 조합이 가능하다. 상기 실리콘 함유 물질로는 다결정 실리콘, 비결정 실리콘, SixGe1-x(0<x<1), SixN1-x(0<x<1), SiC 및 이들의 조합으로 이루어진 군에서 선택된 1종이 가능하다. 또한, 상기 금속으로는 Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs 및 이들의 합금으로 이루어진 군에서 선택된 1종이 가능하다.
상기 게이트 전극층(3a)은 스퍼터링, 전자빔 증착법, 화학적 기상 증착법, 물리적 기상 증착법, 금속 유기 화학적 기상 증착법, 분자빔 에피택시, 및 원자층 증착법 중에서 선택된 1종의 방법이 가능하며, 본 발명에서 특별히 한정하지는 않는다.
다음으로, 상기 게이트 절연막층(2a) 및 게이트 전극층(3a)을 식각하여 소정의 패턴을 갖고 채널 영역을 한정하는 게이트 절연막(2) 및 게이트 전극(3)을 형성한다(도 1c 참조).
이러한 게이트 절연막층(2a)과 게이트 전극층(3a)의 식각은 공지된 바의 사진 식각 공정(photolithography), X-선 식각공정(X-ray lithography), 나노임프린트 공정(Nanoimprint)을 통해 이루어지며, 건식 및 습식 방법 모두 사용이 가능하다.
다음으로, 도 1d에 나타낸 바와 같이, 상기 게이트 절연막(2)과 게이트 전극(3)의 양쪽에 단차면을 따라 측벽(4a, 4b, sidewall)을 형성한다.
상기 측벽(4a, 4b)은 게이트 전극(3)과 후속 공정을 통해 형성될 소오스/드레인(8a, 8b) 간의 전기적인 단락을 방지하기 위해 형성하는 것으로서, 공지된 바의 절연 물질이면 어느 것이든 사용 가능하다.
바람직하기로, 상기 측벽(4a, 4b)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 증착한 후, 식각 공정을 거쳐 제조가 가능하다. 이때 상기 측벽(4)은 단층 또는 다층의 적층 구조로 형성이 가능하다.
다음으로, 상기 게이트(3) 상부 및 표면이 노출되어 있는 기판(1) 상에 (즉, 소오스/드레인 형성 영역)에 산화막(5a, 5b, 5c)을 형성한다(도 1e 참조).
이러한 산화막(5a, 5b, 5c) 형성은 본 발명에 따른 쇼트키 장벽 트랜지스터 소자의 제조방법의 큰 특징으로, 후속에서 적층되는 금속층(6)과 기판(1) 사이 및 기판(1) 상에 위치하도록 형성된다. 상기 산화막(5a, 5b, 5c)은 게이트(3) 상부 및 후속의 소오스/드레인 영역(8a, 8b)에 금속 실리사이드를 형성하기 위한 열처리 공정시, 상기 금속층(6)이 산화막(5a, 5b, 5c)을 통과하면서 반응속도가 감소하여 금속-실리콘 간의 반응이 균일하게 일어나도록 유도한다(OME, oxide mediated epitaxy). 이에 따라 산화막(5a, 5b, 5c)을 사용하지 않고 형성된 기존 금속 실리사이드 막보다 표면 및 계면 특성이 향상된다.
상기 산화막(5a, 5b, 5c)은 Si, Ga, Ge, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs 및 이들의 조합으로 이루어진 군에서 선택된 1종의 금속을 포함하는 산화물이 가능하다.
이러한 산화막(5a, 5b, 5c)의 형성은 건식 또는 습식 방법을 통해 가능하다.
상기 건식 방법으로는 스퍼터링, 전자빔 증착법, 화학적 기상 증착, 물리적 기상 증착, 금속 유기 화학적 기상 증착, 분자빔 에피택시, 및 원자층 증착법중에서 선택된 1종의 건식 증착법이 가능하다.
또한 습식 방법으로는(NH4OH), 과산화수소(H2O2), 질산(HNO3), 염산(HCl), 황산(H2SO4), 물(H2O) 및 이들 화학용액의 혼합으로 이루어진 혼합액 군에서 선택된 적어도 어느 하나를 사용하여 실리콘을 산화시키는 화학적 산화 방식(Chemical oxidation)이 가능하다. 이러한 방법 이외에 산화물을 증착할 수 있다면 언급한 방법에 한정하지 않고 다른 방법도 가능하다.
다음으로, 상기 산화막(5a, 5b, 5c)을 포함하도록 기판 전면에 걸쳐 금속층(6)을 증착한다(도 1f).
상기 금속층(6)에 사용되는 금속은 Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs 및 이들의 합금으로 이루어진 군에서 선택된 1종이 가능하며, 바람직하 기로 P형 쇼트키 장벽 트랜지스터 제작시에는 Pt를 N형 쇼트키 장벽 트랜지스터 제작시에는 Er을 사용한다.
이러한 금속층(6)의 증착은 스퍼터링, 전자빔 증착법, 화학적 기상 증착법, 물리적 기상 증착법, 금속 유기 화학적 기상 증착, 분자빔 에피택시, 원자층 증착법을 사용하는 것이 바람직하다. 하지만, 금속층(6)을 증착할 수 있다면 언급한 방법에 한정하지 않고 다른 방법도 가능하다.
다음으로, 상기 금속층(6)을 1차 및 2차의 2단계에 걸친 열처리(two-step)를 수행하여 게이트 전극(3)의 상부에 금속 실리사이드 막(7)과, 표면이 노출되어 있는 기판(1)에 금속 실리사이드로 이루어진 소오스/드레인(8a, 8b)을 형성한다. 상기 표면이 노출되어 있는 기판(1)과 금속층(6) 사이의 반응으로 형성되는 금속 실리사이드는 쇼트키 접합 특성을 나타내어 소오스/드레인(8a, 8b)의 역할을 하게된다.(도 1g 참조). 상기 산화막(5a, 5b, 5c)은 열처리 과정 중에 금속층(6)과 반응하여 자발적으로 제거가 될 수 있지만, 만약 금속층(6)과 반응하지 못할 경우, 형성되는 금속 실리사이드 표면에 이동하여 존재하게 된다.
게이트 전극(3) 및 표면이 노출되어 있는 기판(1) 상에 산화막(5a, 5b, 5c)의 형성만으로는 고품질의 금속 실리사이드 막(7)과, 금속 실리사이드로 이루어진 소오스/드레인(8a, 8b)을 형성하는데 한계가 있다. 이에, 본 발명에서는 상기 열처리를 2단계 열처리를 수행하여 보다 재현성 있으며, 고품질의 금속 실리사이드 막(7)과 금속 실리사이드로 이루어진 소오스/드레인(8a, 8b)을 형성할 수 있다.
이러한 열처리는 100 내지 1000℃ 범위 내에서 1차 열처리 및 2차 열처리의 2단계에 걸쳐 수행한다.
바람직하기로, 1차 열처리 후 이보다 높은 온도에서 2차 열처리를 수행한다. 1차로 저온에서 열처리 할 경우 산화막(5a, 5b, 5c)의 고밀도화(densification)가 발생하여 산화막(5a, 5b, 5c)의 구조는 치밀하게 되고, 연이어서 고온의 2차 열처리 시 금속이 치밀한 구조의 산화막(5a, 5b, 5c)을 통과하면서 금속-실리콘간 반응이 균일하게 발생하여 표면 및 계면 특성이 우수한 금속 실리사이드 막(7)과, 금속 실리사이드로 이루어진 소오스/드레인 영역(8a, 8b)을 형성할 수 있다.
상기 온도 범위는 사용되는 금속층의 재질 및 특성에 따라 선택이 가능하며, 구체적인 조건은 이 분야의 통상의 지식을 가진 자에 의해 적절히 선택된다.
일예로, 금속층으로 백금(Pt)이 선택 될 경우, 1차 및 2차 열처리 온도는 각각 300℃와 500℃가 적절하다. 만약 1차 열처리 온도가 500℃ 이상일 경우, 백금실리사이드(PtSi)의 과도 형성으로 인해 단채널 쇼트키 장벽 트랜지스터 소자에 적용이 불가능하다.
또 다른 예로, 금속 실리사이드 막(ErSi1.7)로 형성하고자 하는 경우, 대략 300℃ 이상의 온도에서 열처리 공정을 실시하는 것이 바람직하다. 이는 열처리 온도가 300℃ 미만일 경우 ErS11.7는 형성되지 않기 때문이다.
상기 열처리는 이 분야에서 사용되는 열처리 방법이면 어느 것이든 가능하고, 대표적으로 RTA(Rapid Thermal Annealing), 퍼니스 어닐링(furnace annealing), 레이저 어닐링(laser annealing) 등의 방법을 통해 수행한다.
다음으로, 상기 2차 열처리 과정 중에 반응하지 않은 금속층(6)을 제거한다(도 1h).
상기 금속층(6)의 제거는 건식 식각 및 습식 식각 방법이 가능하며, 본 발명에서 특별히 한정하지 않는다.
전술한 바의 단계를 거쳐 제조된 쇼트키 장벽 트랜지스터 소자는 도 1의 h에 나타낸 바와 같이, 기판(1) 상에 형성된 게이트 절연막(2); 상기 게이트 절연막(2) 상에 형성된 게이트 전극(3); 측벽(4a, 4b); 상기 게이트 전극(3) 상에 형성된 금속 실리사이드 막(7); 및 상기 게이트 전극(3)의 양측으로 노출된 상기 기판(1) 내에 형성되며, 금속 실리사이드를 포함하는 소오스/드레인 영역(8a, 8b)이 형성된 구조를 갖는다.
이러한 구조의 쇼트키 장벽 트랜지스터 소자는 OME(oxide mediated epitaxy) 방법 및 2번의 열처리(Two-Step Annealing)의 방법을 통해 제조된다. 상기 쇼트키 장벽 트랜지스터 소자는 소오스/드레인 영역을 도핑이 아닌 실리콘의 금속 화합물인 금속 실리사이드로 형성하여, 소오스/드레인 영역과 채널 간 쇼트키 장벽을 형성하여 소자가 구동한다. 이때 소오스/드레인 영역을 형성하는 금속 실리사이드의 표면 및 계면 특성이 향상되고, 균일도가 증가하여 고품위의 쇼트키 접합이 가능해진다.
이하 본 발명에 따른 실시예 및 실험예를 설명한다. 하기 실시예는 본 발명을 설명하기 위한 하나의 예일 뿐, 본 발명이 이들 실시예나 실험예에 의해 한정되지는 않는다.
<실험예 1> X-선 회절 패턴 분석
Si 기판의 표면에 황산(H2SO4)와 과산화수소(H2O2)의 혼합액으로 화학적 산화(chemical oxidation) 방법을 이용하여 실리콘 산화막을 약 3 nm의 두께로 형성하였다. 여기에 스퍼터링을 통해 Pt 박막을 10nm 증착한 후, 300℃에서 30분간 1차 열처리를 수행하고, 이어서 500℃에서 1분간 2차 열처리를 수행하였다.
도 2는 본 발명의 방법으로 형성된 백금 실리사이드의 결정 구조를 보여주는 XRD(X-Ray Diffraction) 결과이다.
도 2에서 보이는 것처럼, 2단계 열처리 후에 백금과 실리콘과의 반응으로 Pt-모노실리사이드(PtSi)가 형성되어 있으며, 실리콘과 반응하지 않은 Pt가 존재하는 것을 관찰할 수 있다.
<실험예 2> 주사전자현미경에 의한 표면 관찰
도 3은 상기 실험예 1에서 설명한 방법으로 제작된 시편의 표면 모습을 보여주는 주사전자현미경(SEM: Scanning Electron Microscopy) 사진이다.
구체적으로, 2차 열처리 후 실리콘과 반응하지 백금은 염산(HCl), 질 산(HNO3), 물과의 혼합액을 이용하여 제거한 후 SEM을 이용하여 관찰하였다.
도 3을 참조하면, SEM으로 관찰된 PtSi의 표면은 매우 균일한 것을 알 수 있다.
<실험예 3> 원자력간현미경에 의한 표면 거칠기도 분석
도 4는 상기 실험예 1에서 제조된 백금 실리사이드의 표면 RMS(Root-Mean-Square) 거칠기를 보여주는 원자력간현미경(AFM : Atomic Force Microscopy) 사진이다
도 4에서 보이는 것처럼, PtSi의 표면 RMS(Root-Mean-Square) 거칠기는 약 1.53 nm로 본 발명에 의해서 형성되는 PtSi는 매우 우수한 특성의 표면을 가지고 있는 것을 알 수 있다.
<실험예 4> 전류-전압 특성 측정
실리콘 함유 기판으로 SOI(Silicon on Insulator)를 게이트 물질로는 N형 다결정 실리콘을, 게이트 절연막으로는 실리콘 산화물(SiO2)을, 측벽 재료로는 저온 실리콘 산화물(Low Temperature SiO2)를, 금속으로는 백금을 사용하였으며, 금속과 실리콘 함유 기판 사이의 산화막은 황산(H2SO4)와 과산화수소(H2O2)의 혼합액으로 화학적 산화(chemical oxidation) 방법을 이용하여 형성된 화학적 실리콘 산화막을 사용하였다. 또한, 1차 열처리는 300℃에서 30분간 시행하였고, 2차 열처리는 500℃에서 1분간 시행하였다.
도 5는 본 발명에 따른 방법으로 제작된 20 nm 게이트 선폭을 갖는 단채널 P 형 쇼트키 장벽트랜지스터의 드레인 전류-게이트 전압(Id-Vg) 특성 곡선을 나타내는 그래프이고, 도 6은 드레인 전류-드레인 전압(Id-Vd)의 특성 곡선을 나타내는 그래프이다.
도 5의 드레인 전류-게이트 전압(Id-Vg) 곡선에서 보이는 것처럼, SS(Suthreshold Swing) 값이 77.1mV/decade로 측정되었으며, DIBL(Drain Induced Barrier Lowering)이 거의 없을 만큼 매우 우수한 전기적 특성을 보이는 것을 알 수 있다.
또한, 도 6의 드레인 전류-드레인 전압(Id-Vd) 곡선에서 보이는 것처럼, 드레인 전압이 -2.0V 게이트 전압이 -2.0V에서 측정된 드레인 동작 전류 밀도가 376㎂/㎛로 매우 높음을 관찰 할 수 있다.
이러한 도 5 및 도 6의 결과로부터 본 발명에서 제안하는 방법으로 제작된 P형 쇼트키 장벽 트랜지스터 소자는 단채널 효과(Short Channel Effect)에 의해 소자 동작 특성이 열화되는 현상이 거의 없을 만큼 그 특성이 매우 우수함을 알 수 있다.
본 발명에 따른 쇼트키장벽 트랜지스터는 각종 반도체 소자에 적용 가능하다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 쇼트키 장벽 트랜지스터 소자의 제조순서를 보여주는 단면도이다.
도 2는 본 발명의 방법으로 형성된 백금 실리사이드의 결정 구조를 보여주는 XRD(X-Ray Diffraction) 스펙트럼이다.
도 3은 본 발명의 방법으로 형성된 백금 실리사이드의 표면 모습을 보여주는 주사전자현미경(SEM : Scanning Electron Microscopy) 사진이다.
도 4는 본 발명의 방법으로 형성된 백금 실리사이드의 표면 RMS(Root-Mean-Square) 거칠기를 보여주는 원자간력자현미경(AFM : Atomic Force Microscopy) 사진이다
도 5는 본 발명의 방법으로 제작된 20 nm 게이트 선폭을 갖는 단채널 P형 쇼트키 장벽 트랜지스터 소자의 드레인 전류-게이트 전압(Id-Vg) 특성 곡선을 나타내는 그래프이다.
도 6은 본 발명의 방법으로 제작된 20 nm 게이트 선폭을 갖는 단채널 P형 쇼트키 장벽 트랜지스터 소자의 드레인 전류-드레인 전압(Id-Vd) 특성 곡선을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 함유 기판 2 : 게이트 절연막
2a : 게이트 절연막층 3 : 게이트 전극
3a : 게이트 전극층 4a, 4b : 측벽
5a, 5b, 5c : 산화막 6: 금속층
7 : 금속 실리사이드 막 8a, 8b: 소오스/드레인 영역
Claims (9)
- 쇼트키 장벽 트랜지스터 소자를 제조하는 방법에 있어서,실리콘 함유 기판 상에 게이트 절연막층을 형성하는 단계;상기 절연막층 전면에 게이트 전극층을 형성하는 단계;상기 게이트 절연막층 및 게이트 전극층을 식각하여 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 절연막과 게이트 전극의 양쪽에 측벽을 형성하는 단계;상기 게이트 전극의 상부 및 소오스/드레인 영역에 해당하는 기판 표면에 Si 산화막을 형성하는 단계;상기 Si 산화막을 포함하도록 기판 전면에 걸쳐 금속층을 증착하는 단계;1차 및 2차의 2단계 열처리를 수행하여 상기 게이트 전극 영역 상에 금속 실리사이드 막과 동시에 기판 내부에 금속 실리사이드를 포함하는 소오스/드레인 영역을 형성하는 단계;상기 2차 열처리 과정 중에 반응하지 않은 금속층을 제거하는 단계를 포함하는 쇼트키 장벽 트랜지스터 소자의 제조방법.
- 제1항에 있어서,상기 실리콘 함유 기판은 단결정 실리콘, 다결정 실리콘, 비결정 실리콘, SixGe1-x(0<x<1), SixN1-x(0<x<1), SiC, 및 이들의 조합으로 이루어진 군에서 선택된 1종을 포함하는 것인 쇼트키 장벽 트랜지스터 소자의 제조방법.
- 제1항에 있어서,상기 게이트 절연막은 SiO2, SiON, HfO2, ZrO2, Er2O3, Y2O3, Gd2O3, Al2O3 및 이들의 조합으로 이루어진 군에서 선택된 1종을 포함하는 것인 쇼트키 장벽 트랜지스터 소자의 제조방법.
- 제1항에 있어서,상기 게이트 전극은 다결정 실리콘, 비결정 실리콘, SixGe1-x(0<x<1), SixN1-x(0<x<1), SiC 및 이들의 조합으로 이루어진 군에서 선택된 1종의 실리콘 함유 물질; Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs 및 이들의 조합으로 이루어진 군에서 선택된 1종의 금속; 또는 이들의 조합 중에서 선택된 1종의 재질을 포함하는 것인 쇼트키 장벽 트랜지스터 소자의 제조방법.
- 삭제
- 제1항에 있어서,상기 측벽은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 중에서 선택된 1종의 재질을 포함하는 것인 쇼트키 장벽 트랜지스터 소자의 제조방법.
- 제1항에 있어서,상기 금속층은 Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs 및 이들의 조합으로 이루어진 군에서 선택된 1종을 포함하는 것인 쇼트키 장벽 트랜지스터 소자의 제조방법.
- 제1항에 있어서,상기 열처리는 100 내지 1000℃의 범위에서 수행하는 것인 쇼트키 장벽 트랜지스터 소자의 제조방법.
- 제8항에 있어서,상기 2차 열처리는 1차 열처리 온도보다 높은 온도에서 수행하는 것인 쇼트키 장벽 트랜지스터 소자의 제조방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242348B1 (en) * | 1999-10-04 | 2001-06-05 | National Semiconductor Corp. | Method for the formation of a boron-doped silicon gate layer underlying a cobalt silicide layer |
| US20050017310A1 (en) * | 2003-06-12 | 2005-01-27 | Granneman Ernst H.A. | Methods of forming silicide films in semiconductor devices |
| US20050045965A1 (en) * | 2003-08-29 | 2005-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device having multiple silicide types and a method for its fabrication |
-
2009
- 2009-04-21 KR KR1020090034588A patent/KR101070869B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242348B1 (en) * | 1999-10-04 | 2001-06-05 | National Semiconductor Corp. | Method for the formation of a boron-doped silicon gate layer underlying a cobalt silicide layer |
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| US20050045965A1 (en) * | 2003-08-29 | 2005-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Device having multiple silicide types and a method for its fabrication |
Non-Patent Citations (1)
| Title |
|---|
| 논문(2008)* |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100115928A (ko) | 2010-10-29 |
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