KR20020002654A - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 확산성이 뛰어난 붕소의 도우즈를 극대화한 p+ 폴리 실리콘막으로 구성된 게이트를 구현하는 반도체 메모리 소자의 제조방법을 개시한다. 상기 개시된 본 발명은, 필드 산화막이 형성된 실리콘 웨이퍼 상에 박막의 게이트 산화막과 도핑되지 않은 폴리 실리콘막을 차례로 형성하는 단계와, 포토리소그라피 공정에 의해 게이트 형성영역에 상기 도핑되지 않은 폴리 실리콘 막과 게이트 산화막을 소정부분 식각하는 단계와, 상기 폴리 실리콘막이 노출되도록 포토레지스트를 마스크 패턴하고 고전류 이온 주입기를 이용하여 제1 이불화 붕소를 이온 주입하는 단계와, 상기 제1 이불화 붕소의 불소이온을 상기 폴리 실리콘 막에서 아웃 디퓨전하는 제1 저온 어닐링 단계와, 상기 폴리 실리콘막에 확산성이 좋은 붕소 이온을 이온주입 하는 단계와, 상기 붕소이온 주입 후, 상기 폴리 실리콘막 표면상에 제2 이불화 붕소를 이온주입 단계 및, 상기 이온 주입된 폴리 실리콘막을 800℃이하의 제2 저온 어닐링 공정을 수행한 후, 연속해서 800℃이상의 고온 어닐링을 인-시튜로 수행하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 듀얼 게이트의 적용으로 p+폴리 실리콘막으로 구성된 게이트 형성방법에 관한 것이다
일반적으로, 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어 등과 같은 시스템이 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와같은 요구를 충족시키기 위해서는 시스템을 구성하는 서로 다른 기능을 갖는 반도체 회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다.
1칩화된 반도체 회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체 기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체 기판상에 서로 다른 구동 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 구현하기 위해서는 소자들의 문턱전압을 서로 다르도록 조절하여야 한다.
이에따라, 반도체 메모리 소자의 입력/출력단자 부위와 실질적으로 로직 (logic)을 동작하는 코아(core) 부위의 동작전압이 각기 다르게 요구되는 경우의 제품에 대하여 듀얼 게이트, 즉 문턱 전압값이 다른 pMOS 채널과 nMOS 채널이 함께 형성되는 게이트가 필요하다.
여기서는, 상기 듀얼 게이트의 적용의 일원으로 p+ 폴리 실리콘으로 구성된 게이트 형성을 위한 설명을 한다.
상기 제 5족의 불순물이 도핑된 p+폴리 실리콘 막을 형성하기 위한 방법으로서 종래에는 폴리 실리콘 막내에 붕소(B11)또는 이불화 붕소(BF2)의 이온주입을 통한 p+ 폴리 실리콘막의 형성이 제안되었다.
도 1은 종래 기술에 따른 p+폴리 실리콘막의 게이트 형성방법을 나타내기 위한 단면도로서, 도시된 바와같이, 공지의 방법에 의해 필드 산화막(2)이 형성된 실리콘 기판(1) 상부에 박막의 게이트 산화막(3)과 도핑되지 않은 폴리 실리콘막(4)을 차례로 형성한다. 그런다음, 포토리소그라피 공정에 의해 상기 도핑되지 않은 폴리 실리콘막(4)과 게이트 산화막(3)을 소정부분 식각한다. 그리고나서, 이온 주입기를 통하여 상기 폴리 실리콘막(4)으로 붕소(B11)의 이온주입을 수행하여 p+폴리 실리콘막으로 된 게이트를 형성한다.
또한 도 2를 참조하면, 상기 붕소(B11)의 이온주입 대신 이불화 붕소(BF2)를 이온 주입기를 통해 상기 폴리 실리콘막(4)으로 이온주입을 하여 p+폴리 실리콘막 (4)으로 된 게이트를 형성한다.
그러나, 상기와 같은 종래의 반도체 메모리 제조방법은 다음과 같은 문제점을 갖는다.
먼저, 상기 p+폴리 실리콘막(4)을 형성하기 위하여 기존의 붕소(B11)가 상기 폴리 실리콘막(4)의 게이트 전극으로 이온주입 하는 경우, 상기 붕소(B11)는 입자의 크기가 작고 가벼우며, 확산도가 뛰어나기 때문에 후속 열공정 동안에 상기 붕소(B11)이온은 게이트 산화막(3) 내로 확산하여, 게이트 산화막의 특성을 저하시키고 반도체 소자의 신뢰성을 잃게 한다.
반면, 상기 p+ 폴리 실리콘막(4)를 형성하기 위하여 기존의 이불화 붕소 (BF2)가 상기 폴리실리콘막(4)의 게이트 전극상에 이온주입이 되는 경우, 상기 이불화 붕소(BF2)는 상기 붕소(B11)보다 확산도가 낮아 상기 게이트 산화막(3)으로 확산이 않되지만, 이불화 붕소 내부에 갖고 있는 입자의 크기가 큰 잔류 불소(19F)가 게이트 산화막의 특성을 악화시켜 상기 게이트 산화막(3)의 열화와 누설전류에 의한 반도체 소자의 신뢰성을 저하 시키는 요인이 된다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 상기 붕소(B11)와 이불화 붕소(BF2)가 후속 열처리 과정에 의하여 게이트 산화막에 영향을 미치는 것을 억제함으로써, 이상적인 p+폴리 실리콘막으로 구성된 게이트를 형성하여 반도체 메모리 소자의 신뢰성을 제공하는 것을 그 목적으로 한다.
도 1 및 도 2는 종래에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도
도 3a내지 도 3e는 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 11 : 필드 산화막
12 : 게이트 절연막 13 : 폴리 실리콘막
14 : 포토 레지스트막 15, 18 : 제 1, 제2 이불화 붕소이온
15a, 18a : 결정화된 붕소층 17 : 붕소이온
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 제조 방법은, 필드 산화막이 형성된 실리콘 웨이퍼 상에 박막의 게이트 산화막과 도핑되지 않은 폴리 실리콘막을 차례로 형성하는 단계와, 포토리소그라피 공정에 의해 게이트 형성영역에 상기 도핑되지 않은 폴리 실리콘 막과 게이트 산화막을 소정부분 식각하는 단계와, 상기 폴리 실리콘막이 노출되도록 포토 레지스트를 마스크 패턴하고 고전류 이온주입기를 이용하여 제1 이불화 붕소를 이온 주입하는 단계와, 상기 제1 이불화 붕소의 불소이온을 상기 폴리 실리콘 막에서 아웃 디퓨전하는 제1 저온 어닐링 단계와, 상기 폴리 실리콘막에 확산성이 좋은 제2 붕소를 이온주입 하는 단계와, 상기 붕소 이온주입 후, 상기 폴리 실리콘막 표면상에 제2 이불화 붕소를 이온주입 단계 및, 상기 이온 주입된 폴리 실리콘막을 800℃이하의 제2 저온 어닐링 공정을 수행한 후, 연속해서 800℃이상의 고온 어닐링을 인-시튜로 수행하는 것을 특징으로 한다.
본 발명에 따르면, 상기 도핑되지 않은 폴리 실리콘막은 화학적 기상 증착법을 이용하여 2000Å이상의 두께로 형성하고, 상기 고전류 이온 주입기를 통한 제1 이불화 붕소의 이온 주입은 130 - 150Kev의 에너지로 주입하며, 1E14 - 3E15이상의 도우즈를 형성하고, 0°의 기울기로 주입한다.
또한, 상기 제1 및 제2 저온 어닐링은 바람직하게 650℃이하의 온도에서 진행하고, 고온 어닐링은 800℃ 이상의 온도에서 시간은 10sec이상을 넘기지 않고 어닐링을 수행한다.
상기 붕소 이온주입은 30 - 50Kev의 에너지로 하며, 5E15 - 2E16의 도우즈를 형성한다.
아울러, 상기 제2 이불화 붕소의 이온주입은 30 - 50Kev의 에너지로 하며, 1E14 - 3E15의 도우즈를 형성한다.
이에 따라 확산성이 뛰어난 이상적인 p+ 폴리 실리콘막으로 구성된 게이트 전극을 제공한다.
(실시예)
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부 도면 도 3a 내지 도 3d는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 3a를 참조하면, 공지된 방법에 따라 필드 산화막(11)이 형성된 실리콘 기판(10)상에, 박막의 게이트 산화막(12)과 이중 게이트 형성을 위한 도핑되지 않은 폴리 실리콘막(13)을 2000Å이상의 두께를 갖도록 화학적 기상 증착법을이용하여 차례로 형성한다. 그런다음, 포토리소그라피 공정에 의해 상기 도핑되지 않은 폴리 실리콘막(13)과 게이트 산화막(12)을 소정부분 식각한다.
그 다음, 도 3b를 참조하면, 상기 도핑되지 않은 폴리 실리콘막(13)이 노출되도록 포토 레지스트막(14)을 마스크 패턴하고 고전류 이온 주입기를 이용하여 상기 폴리 실리콘막(13)내에 제1 이불화 붕소를 이온 주입한다. 이 때, 상기 고전류 이온 주입기를 통한 제1 이불화 붕소(15)의 이온 주입은 130Kev - 150Kev의 에너지로 주입하며, 1E14 - 3E15 이상의 도우즈를 형성하고 0°의 기울기로 이온주입을 한다. 그런다음, 800℃ 이하의 온도, 바람직하게는 붕소가 활성화 되지 않는 온도, 즉 650℃ 이하의 온도에서 진행하는 제1 저온어닐링을 실시한다. 이로 인하여, 상기 게이트 산화막(12)의 특성을 악화 시키는 이불화 붕소(BF2)의 불소(19F)이온을 아웃 디퓨전 시키고 잔류 붕소는 결정화된다.
그 다음으로 도 3c를 참조하면, 상기 결정화된 붕소층(15a)를 갖는 폴리실리콘막(13)상에 확산성이 좋은 붕소이온(17)을 이온 주입한다. 이 때 상기 붕소 이온 주입은 30 - 50Kev의 에너지로 하며, 5E15 - 2E16의 도우즈를 형성한다. 그런다음, 상기 붕소이온(17)이 주입된 폴리 실리콘막 (13)상에 제2 이불화 붕소(18)를 추가로 이온주입 한다. 이 때, 제2 이불화 붕소의 이온주입은 30 - 50Kev의 에너지로 하며, 1E14 - 3E15의 도우즈를 형성한다.
그런다음, 도 3d를 참조하면, 상기 결과물을 800℃ 이하, 바람직하게 상기 붕소이온(17)이 활성화 되지 않는 온도, 즉 650℃ 이하에서 저온 어닐링을 수행하여 게이트 산화막을 악화시키고 누설의 원인이 되는 이산화 붕소의 불소이온을 아웃 디퓨전 하고, 상기 게이트 표면에 결정화된 붕소층(18a)를 형성시킨다.
그리고나서, 도 3e에 도시한 바와같이, 연속해서 800℃ 이상의 온도에서 인-시튜로 고온 어닐링을 수행하는데 이 때, 상기 미리 결정화된 붕소층(15a, 18a)이 장벽역할을 하여 상기 확산도가 뛰어난 붕소이온(17)의 아웃 디퓨전 방지 및 게이트 산화막으로의 확산이 억제된다.
이에 따라, 확산성이 뛰어난 붕소의 도우즈를 극대화한 p+폴리 실리콘막으로 구성된 게이트를 형성한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면 상기 제1 저온 급속 어닐링을 수행함으로써, 게이트 산화막을 악화시키고 누설의 원인이 되어 반도체 메모리 소자의 특성저하를 유발시키는 제1 이불화 붕소의 불소 이온을 아웃 디퓨전(out - diffusion) 하고, 잔류 붕소의 결정화를 이루게 한다.
그런다음, 제2 이불화 붕소의 불소를 아웃 디퓨전하고 잔류 붕소의 결정화를 위해 저온어닐링을 수행한다. 그리고나서, 연속해서 인-시튜로 고온 어닐링을 수행함으로써, 결정화된 붕소에 의해 확산성이 좋은 제2 붕소의 아웃 디퓨전 및 게이트 산화막으로의 확산을 방지하여 종래의 반도체 메모리 소자의 문제점을 방지한다.
따라서, 본 발명의 반도체 메모리 소자의 제조방법은 확산성이 뛰어난 붕소의 도우즈를 극대화한 p+폴리 실리콘막으로 구성된 게이트를 제공하여 소자의 전기적 특성을 향상시키고, 수율 증대 효과를 가져올 수 있다.
한편, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 필드 산화막이 형성된 실리콘 기판상에 박막의 게이트 산화막과 도핑되지 않은 폴리 실리콘막을 차례로 형성하는 단계와,포토리소그라피 공정에 의해 게이트 형성영역에 상기 도핑되지 않은 폴리 실리콘 막과 게이트 산화막을 소정부분 식각하는 단계와,상기 폴리 실리콘막 만이 노출되도록 포토 레지스트를 마스크 패턴하고 고전류 이온 주입기를 이용하여 제1 이불화 붕소를 이온 주입하는 단계와,상기 제1 이불화 붕소의 불소이온을 상기 폴리 실리콘 막에서 아웃 디퓨전하는 제1 저온 어닐링 단계와,상기 폴리 실리콘막에 확산성이 좋은 붕소를 이온주입 하는 단계와,상기 붕소이온 주입 후, 상기 폴리 실리콘막 표면상에 제2 이불화 붕소를 이온주입 단계 및상기 이온 주입된 폴리 실리콘막을 800℃이하의 제2 저온 어닐링 공정을 수행한 후, 연속해서 800℃이상의 고온 어닐링을 인-시튜로 수행하는 것을 특징으로 하여 구성하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 도핑되지 않은 폴리 실리콘막상에 화학적 기상 증착법을 이용하여 2000Å이상의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 고전류 이온 주입기를 통한 제1 이불화 붕소의 이온 주입은 130 - 150Kev의 에너지로 주입하며, 1E14 - 3E15이상의 도우즈를 형성하고 0°의 기울기로 이온주입 하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 제1, 제2 저온 어닐링은 바람직하게 650℃이하의 온도에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법
- 제 1항에 있어서, 상기 붕소 이온주입은 30 - 50Kev의 에너지로 하며, 5E15 - 2E16의 도우즈를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 제2 이불화 붕소의 이온주입은 30 - 50Kev의 에너지로 하며, 1E14 - 3E15의 도우즈를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 고온 어닐링의 시간은 10sec 이상을 넘기지 않는 것을 특징으로 하는 반도체 메모리 소자의 제조방법
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036891A KR20020002654A (ko) | 2000-06-30 | 2000-06-30 | 반도체 메모리 소자의 제조방법 |
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| Publication Number | Publication Date |
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| KR20020002654A true KR20020002654A (ko) | 2002-01-10 |
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ID=19675190
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910477B1 (ko) * | 2007-08-20 | 2009-08-04 | 주식회사 동부하이텍 | 반도체 소자 제조방법 |
| KR101033915B1 (ko) * | 2011-02-23 | 2011-05-11 | 김치환 | 습기지시계 보관장치 |
-
2000
- 2000-06-30 KR KR1020000036891A patent/KR20020002654A/ko not_active Application Discontinuation
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| KR100910477B1 (ko) * | 2007-08-20 | 2009-08-04 | 주식회사 동부하이텍 | 반도체 소자 제조방법 |
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