KR20030000837A - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 불순물 이온주입을 통하여 게이트 인접 지역의 산화막 및 실리콘 기판 표면쪽으로의 잔류 불소에 대한 결함을 억제할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
이를 위한 본 발명의 반도체 메모리 소자의 제조방법은, 소자분리막이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상부에 게이트 절연막 및 비도핑된 폴리실리콘막을 차례로 형성하는 단계; 상기 비도핑된 폴리실리콘막 상부의 게이트 형성 영역에 이온주입을 실시하여 게이트 전극을 형성하는 단계; 상기 게이트 형성영역을 한정하는 마스크 패턴을 이용하여 상기 게이트 전극 양측의 비도핑된 폴리실리콘막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계; 상기 게이트 형성 후 기판 전면에 박막의 산화막을 형성하는 단계; 상기 게이트 양측의 박막의 산화막에 N2 이온주입을 실시하는 단계; 상기 N2 이온주입된 결과물 전면에 스페이서용 질화막을 형성하는 단계; 상기 스페이스용 질화막을 선택적으로 블랭킷 식각하여 스페이서를 형성하는 단계; 상기 스페이서 양측의 기판상에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 및 상기 소오스/드레인 영역이 형성된 기판을 열처리하여 상기 이온주입된 영역을 활성화시키는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 듀얼 게이트의 적용으로 p+폴리 실리콘막으로 구성된 PMOS 소자의 형성방밥에관한 것이다.
일반적으로, 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어 등과 같은 시스템이 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와같은 요구를 충족시키기 위해서는 시스템을 구성하는 서로 다른 기능을 갖는 반도체 회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다.
1칩화된 반도체 회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체 기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체 기판상에 서로 다른 구동 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 구현하기 위해서는 소자들의 문턱전압을 서로 다르도록 조절하여야 한다.
이에따라, 반도체 메모리 소자의 입력/출력단자 부위와 실질적으로 로직 (logic)을 동작하는 코아(core) 부위의 동작전압이 각기 다르게 요구되는 경우의 제품에 대하여 듀얼 게이트, 즉 문턱 전압값이 다른 pMOS 채널과 nMOS 채널이 함께 형성되는 게이트가 필요하다.
여기서는, 상기 듀얼 게이트의 적용의 일원으로 p+ 폴리 실리콘으로 구성된 PMOS 소자의 형성을 위한 설명을 한다.
제 5족의 불순물이 도핑된 p+폴리 실리콘 막을 형성하기 위한 방법으로서 종래에는 폴리 실리콘 막내에 붕소(B11)또는 이불화 붕소(BF2)의 이온주입을 통한 p+폴리 실리콘막의 형성이 제안되었다. 그러나, 상기 붕소(B11)는 입자의 크기가 작고 가벼우며, 확산도가 뛰어나기 때문에 후속 열공정 동안에 상기 붕소(B11)이온은 게이트 산화막 내로 확산하여, 게이트 산화막의 특성을 저하시키고 반도체 소자의 신뢰성을 잃게 한다.
따라서, 종래에는 상기 붕소(B11)보다 확산도가 낮은 이불화 붕소(BF2)를 이온주입하여 PMOS 소자를 형성하였다.
도 1a 및 도 1b는 종래 기술에 따른 PMOS 소자의 형성방법을 나타내기 위한 단면도이다.
도 1a에 도시된 바와같이, 소자 분리막(2)이 형성된 실리콘 기판(1)을 제공한다. 실리콘 기판(1) 상부에 박막의 게이트 산화막(3)과 도핑되지 않은 폴리 실리콘막(4)을 차례로 형성한다. 그런다음, 포토리소그라피 공정에 의해 상기 도핑되지 않은 폴리 실리콘막(4)과 게이트 산화막(3)을 소정부분 식각한다.
그리고나서, 이온 주입기를 통하여 상기 폴리 실리콘막(4)에 이불화 붕소(BF2)의 이온주입을 수행하여 p+ 폴리 실리콘막으로 된 게이트를 형성한다. 이어서, 상기 게이트 형성시 플라즈마 데미지를 보상하기 위하여 박막의 산화막(5)을 형성한다.
그 다음, 도 1b에 도시된 바와같이, 상기 게이트가 형성된 결과물상에 통상적으로 수행하는 LDD(Lightly doped drain)공정을 수행한다. 즉, 상기 게이트 구조 양측의 실리콘 기판(1)상에 저농도 불순물 이온주입을 실시하고, 상기 게이트 양측벽에 스페이서(6) 형성 및 상기 스페이서(6) 양측의 실리콘 기판(1)상에 p+ 고농도 불순물 이온주입을 실시하여 소오스/드레인(7a, 7b) 영역을 형성한다.
그러나, 상기 이불화 붕소(BF2)가 도핑되지 않은 폴리실리콘막(4)의 게이트 에 이온주입이 되는 경우, 이불화 붕소(BF2) 내부에 갖고 있는 입자의 크기가 큰 잔류 불소(F19)가 게이트 산화막의 특성을 악화시켜 상기 게이트 산화막(3)의 열화와 누설전류에 의한 반도체 소자의 신뢰성을 저하시키는 요인이 된다.
또한, 상기 게이트와 스페이서(5) 사이에 개재되어 있는 박막의 산화막(5)에 다량의 불소(F19)가 아웃-디퓨전(out-diffusion)되어 후속 열공정을 통한 성장에서 부분적인 결정 결함과 과대 성장으로 인한 비정상적인 누설전류를 피할 수 없다.
따라서, 상기 문제점을 해결하기 위해 안출된 본 발명의 목적은, 질소의 이온주입을 통하여 게이트 인접 지역의 산화막 및 실리콘 기판 표면쪽으로의 잔류 불소에 대한 결함을 억제함으로써, 안정된 PMOS 소자를 구현할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 및 도 1b는 종래의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 반도체 메모리 소자의 제조방법을 설명하기 위한 제조공정도.
* 도면의 주요 부분에 대한 부호 설명 *
20 : 실리콘 기판 21 : 소자분리막
22 : N 웰 23 : 게이트 절연막
25 : 도핑되지 않은 폴리실리콘막 25a : 게이트 전극
27 : 포토레지스트 패턴 30 : 박막의 산화막
32 : 스페이서 34a, 34b : 소오스/드레인 영역
상기 목적 달성을 위한 본 발명의 반도체 메모리 소자의 제조방법은, 소자분리막이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상부에 게이트 절연막 및 비도핑된 폴리실리콘막을 차례로 형성하는 단계; 상기 비도핑된 폴리실리콘막 상부의 게이트 형성 영역에 이온주입을 실시하여 게이트 전극을 형성하는 단계; 상기 게이트 형성영역을 한정하는 마스크 패턴을 이용하여 상기 게이트 전극 양측의 비도핑된 폴리실리콘막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계; 상기 게이트 형성 후 기판 전면에 박막의 산화막을 형성하는 단계; 상기 게이트 양측의 박막의 산화막에 N2이온주입을 실시하는 단계; 상기 N2이온주입된 결과물 전면에 스페이서용 질화막을 형성하는 단계; 상기 스페이스용 질화막을 선택적으로 블랭킷 식각하여 스페이서를 형성하는 단계; 상기 스페이서 양측의 기판상에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 및 상기 소오스/드레인 영역이 형성된 기판을 열처리하여 상기 이온주입된 영역을 활성화시키는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 반도체 메모리 소자의 제조방법을 설명하기 위한 제조공정도이다.
먼저, 도 2a에 도시된 바와같이, 소자분리막(21)이 형성된 실리콘 기판(20)을 제공한다. 실리콘 기판에 N 웰(22)을 형성하기 위한 이온주입을 실시하고, PMOS 소자를 형성하기 위해 문턱전압 제어를 위한 이온주입을 실시한다.
그런다음, 실리콘 기판(20) 상부에 게이트 절연막(23) 및 듀얼 게이트 형성을 위한 도핑되지 않은 폴리실리콘막(25)을 차례로 증착한다. 이어서, 게이트 형성영역을 한정하는 제1 마스크 패턴(미도시)을 형성하고, 이러한 마스크 패턴을 이온주입장벽으로 도핑되지 않은 폴리실리콘막(25)에 이불화 붕소(BF2)를 이온주입하여 도핑된 폴리실리콘막, 즉 게이트 전극(25a)을 형성한다.
그 다음, 도 2b에 도시된 바와같이, 게이트 전극(25a)이 형성된 폴리실리콘막(25)상에 포토레지스트막을 형성하고, 게이트 형성영역을 한정하는 제2 마스크 패턴(미도시)을 이용하여 상기 포토레지스트막을 노광 및 현상함으로써 포토레지스트 패턴(27)을 형성한다. 이어서, 포토레지스트 패턴(27)을 식각장벽으로 폴리실리콘막(25) 및 게이트 절연막(23)을 차례로 식각하여 게이트를 형성한다.
그 다음, 도 2c에 도시된 바와같이, 포토레지스트 패턴(27)을 제거한 다음, 게이트 형성시 플라즈마 데미지를 억제하고 실리콘 기판(20)의 보호를 위해 박막의 산화막(30)을 증착한다. 이때, 박막의 산화막(30)은 저압화학기상증착법에 의해 형성되며, 형성공정조건은 N2, O2및 H2의혼합가스 분위기에서 600 ~ 750℃ 온도범위로 진행되며, 100 ~ 500Å의 두께로 형성됨이 바람직하다.
이어서, 도 2d에 도시된 바와같이, 게이트 마스크(미도시)를 이용하여 게이트 양측에 형성된 박막의 산화막(30)에 질소(N2) 이온주입공정을 진행한다. 질소 이온주입공정은 박막의 산화막(30)의 형성된 두께에 따라 바람직하게는 5 ~ 30KeV 에너지 및 1E14 ~ 3E15 ion/cm2의 주입량으로 실시된다. 이러한 질소 이온주입공정에 의해 후속 열처리 공정시, 이불화 붕소의 도펀트들이 박막의 산화막(30) 및 실리콘 기판(20) 표면으로 확산되어서 결정 졀함들이 생성되는 것을 억제할 수 있다.
그 다음, 도 2e에 도시된 바와같이, 기판 전면에 스페이서용 질화막을 증착한다. 이어서, 상기 스페이서용 질화막을 선택적으로 블랭킷 식각하여 게이트 양측벽에 스페이서(32)를 형성한다. 그런다음, 상기 스페이서(32) 양측의 실리콘 기판(20)상에 p+ 고농도 불순물 이온주입, 바람직하게 이불화 붕소(BF2)를 주입하여 소오스/드레인 영역(34a, 34b)을 형성한다. 이때, 불순물 이온주입은 이온주입 에너지 5 ~ 25KeV의 범위에서 이온주입량을 1E14 ~ 1E15의 범위로 하고, 0°의 틸트를 갖도록 진행한다.
그리고나서, 소오스/드레인 영역(34a, 34b)이 형성된 기판을 열처리하여 최종적인 소오스/드레인 전극을 형성한다. 이때, 상기 열처리는 N2가스 분위기에서, 램프-업 비율(Ramp-up rate)이 초당 50 ~ 150℃ 범위로 온도상승이 되고, 공정진행온도는 750 ~ 950℃ 범위로 진행된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 메모리 소자의 제조방법에 의하면, 게이트 형성시 플라즈마 데미지를 억제하고 실리콘 기판(20)의 보호를 위해 형성되는 박막의 산화막(30)에 질소 이온주입공정을 실시하여 후속 열처리 공정시, 이불화 붕소(BF2)의 도펀트들이 박막의 산화막(30) 및 실리콘 기판(20) 표면으로 확산되는 것을 억제할수 있다.
즉, 소오스/드레인 영역에 결함을 유발시키는 F19이온의 디퓨전을 억제할 수 있어 안정적인 PMOS 소자를 구현할 수 있다.
Claims (7)
- 소자분리막이 형성된 실리콘 기판을 제공하는 단계;상기 실리콘 기판 상부에 게이트 절연막 및 비도핑된 폴리실리콘막을 차례로 형성하는 단계;상기 비도핑된 폴리실리콘막 상부의 게이트 형성 영역에 이온주입을 실시하여 게이트 전극을 형성하는 단계;상기 게이트 형성영역을 한정하는 마스크 패턴을 이용하여 상기 게이트 전극 양측의 비도핑된 폴리실리콘막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계;상기 게이트 형성 후 기판 전면에 박막의 산화막을 형성하는 단계;상기 게이트 양측의 박막의 산화막에 N2이온주입을 실시하는 단계;상기 N2이온주입된 결과물 전면에 스페이서용 질화막을 형성하는 단계;상기 스페이스용 질화막을 선택적으로 블랭킷 식각하여 스페이서를 형성하는 단계;상기 스페이서 양측의 기판상에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 및상기 소오스/드레인 영역이 형성된 기판을 열처리하여 상기 이온주입된 영역을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 게이트 형성 영역의 이온주입 및 상기 소오스/드레인 형성 영역의 이온주입은 이불화 붕소(BF2)를 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 박막의 산화막은 저압화학기상증착법에 의해 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 박막의 산화막 형성공정은 N2, O2및 H2의 혼합가스 분위기에서 600 ~ 750℃ 온도범위로 진행되며, 100 ~ 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 N2이온주입은 5 ~ 30KeV 에너지 및 1E14 ~ 3E15 ion/cm2의 주입량으로 실시되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 소오스/드레인 형성을 위한 이온주입은 이온주입 에너지 5 ~ 25KeV의 범위에서 이온주입량을 1E14 ~ 1E15의 범위로 하고, 0°의 틸트를 갖도록 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 열처리는 N2가스 분위기에서, 램프-업 비율(Ramp-up rate)이 초당 50 ~ 150℃ 범위로 온도상승이 되고, 공정진행온도는 750 ~ 950℃ 범위로 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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Citations (6)
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2001
- 2001-06-27 KR KR1020010036991A patent/KR20030000837A/ko not_active Application Discontinuation
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