JPH061818B2 - セルフアライン積重ねｃｍｏｓ構造を製造する方法 - Google Patents

セルフアライン積重ねｃｍｏｓ構造を製造する方法

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JPH061818B2
JPH061818B2 JP60214362A JP21436285A JPH061818B2 JP H061818 B2 JPH061818 B2 JP H061818B2 JP 60214362 A JP60214362 A JP 60214362A JP 21436285 A JP21436285 A JP 21436285A JP H061818 B2 JPH061818 B2 JP H061818B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明はＣＭＯＳ集積回路、即ち、Ｎチャンネル及びＰ
チャンネルの両方の絶縁ゲート電界効果装置を含む集積
回路に関する。
従来の技術及び問題点 実用的な積重ねＣＭＯＳ集積回路、即ち１箇所にある１
個のゲートがＮチャンネル装置及びＰチャンネル装置の
両方を制御する様に容量結合される様な回路を達成する
ことが非常に望ましいことは、業界で広く認識されてい
る。普通、Ｎチャンネル装置が基板内に形成され、Ｐチ
ャンネル装置がポリシリコン内に形成されると想定され
るが、これは厳密に必要なことではない。
積重ねＣＭＯＳは極めて密度の高い集積回路を作ること
が出来、特に極めて密度の高いメモリ回路を作ることが
出来る。然し、積重ねＣＭＯＳ構造を製造する公知の方
法は、重ねられる装置をセルファラインにすることが出
来ない。即ち、重ねられるポリシリコンのチャンネル領
域のパターンを定める為に使われるマスクはこのチャン
ネルをアドレスするゲートのパターン形成とは別個のマ
スク工程で適用できなければならない。ゲート及びチャ
ンネル領域の間のミスアライメントは、装置の特性に大
規模な拡がりを導入するので、これは小さな寸法の装置
を実現出来ないことを特徴とする。重ねられる装置がセ
ルファラインでなければ、ソース・ゲート間及びドレイ
ン・ゲート間の重なりの静電容量が増加する。
積重ねＣＭＯＳ構造が係属中の米国特許出願通し番号第
５０５１５５号に記載されている。この米国特許出願に
記載される方法は完全にセルファラインではなく、その
結果重なりの静電容量が一層大きくなる。
問題点を解決する為の手段及び作用 従って、本発明の目的は、重ねられるポリシリコン装置
のチャンネル領域が、該チャンネル領域の下方のゲート
電極と完全にセルファラインされた積重ねＣＭＯＳ集積
回路を製造する方法を提供することである。
この為、本発明では、ゲート領域の上にゲート酸化物を
形成した後、多結晶シリコン層を設ける。ドープされた
層を多結晶シリコン層の上に形成し、エッチバック（Ｅ
ＴＣＨＢＡＣＫ）して、ゲート領域の上の多結晶シリコ
ンを露出する。不活性雰囲気内で集積回路をアニールす
ることにより、ドープされた層からのドーパントが多結
晶シリコン内に拡散し、こうして多結晶シリコン内に著
しくドープされたソース及びドレイン領域を形成する。
このソース及びドレイン領域は、ゲート領域の真上にあ
るそれ程著しくドープされていないチャンネル領域によ
って隔てられている。
本発明の新規な特徴は特許請求の範囲に記載してある。
本発明の上記並びにその他の目的及び利点は以下の説明
から明らかになろう。本発明を制約するものではなく、
例示の為に、図面について好ましい実施例を説明する。
実施例 第１図について説明すると、基板１０が拡散されたソー
ス及びドレイン領域１２を持ている。基板１０はｐ形に
ドープされていることが好ましく、実際には、集積回路
の基板か、或いは集積回路の基板の中に限定されてい
て、普通の方法によって他の同様な井戸から隔離された
ｐ形井戸の様な領域であってよい。薄いゲート酸化物１
４が基板１０の表面に重なっている。ゲート領域１６が
ゲート酸化物１４の上にのっており、ドープされた多結
晶シリコンで形成することが好ましい。
これまで説明した構造は任意の普通の方法によって構造
することが出来る。次に、ゲート１６の上に薄いゲート
酸化物１８を成長させた後、多結晶シリコン層２０を設
ける。多結晶シリコン層は、第１図に示す様に、その下
にある酸化物層の輪郭と同形になる。
第２図について説明すると、多結晶シリコン層２０の上
にドープされた層２２を形成する。ドープされた層２２
は硼素をドープした珪酸塩硝子であることが好ましく、
この珪酸塩硝子は普通の方法を用いて集積回路に回転付
着する。
第３図について説明すると、次にゲート領域１６の真上
にある多結晶シリコン２０を露出する為に、集積回路を
異方性エッチにかける。これによってドープされた珪酸
塩硝子の側壁領域２４が残る。ゲート領域１６の上の多
結晶シリコン２０の表面に何も残らない様に、この硝子
をエッチすることが重要である。ＣＶＤ酸化物の様な保
護層２６をデポジットし、この結果第３図に示す構造に
なる。この後、装置を加熱して、研鑽塩硝子ポケット部
２４からの硼素がポリシリコン２０の中に拡散して、第
４図に示す様に、著しく多くドープされたソース及びド
レイン領域３０を作る様にする。ゲート領域１６の真上
ではポリシリコン層はドープされたポケット部２４が余
分のドーパントを受取らず、この為チャンネル領域２８
が残る。この後、キャップ酸化物２６及びドープされた
硝子のポケット部２４をは剥がす。この後集積回路を不
働態化し、メタライズし、接点を設けることは普通の通
りである。
本発明の方法によると、セルファライン積重ねＣＭＯＳ
構造が製造された後、硼素をドープした硝子が後に残ら
ないことに注意されたい。これが後の処理工程の間の易
動性イオンの汚染、並びに珪酸塩硝子からの硼素の拡散
を原因とする故障モードをなくす。
以上説明した方法の工程によって本発明を例示したが、
当業者であれば、この実施例に種々の変更を加えること
が出来ることは明らかであろう。例えば、基板１０にｐ
チャンネル装置を設け、ポリシリコン層２０内にｎチャ
ンネル装置を設けて、積重ねＣＭＯＳ構造を製造するこ
とが出来る。燐又は砒素の様な硼素以外のドーパントを
ドープされた硝子層２２内に使うことが出来る。この様
な変更は、特許請求の範囲によって限定されたこの発明
の範囲内に属する。
【図面の簡単な説明】 第１図から第４図は本発明に従って積重ねＣＭＯＳ集積
回路を製造する好ましい方法を示す断面図であるが、本
発明の或る面を判り易く示す為に、実尺ではない。 主な符号の説明 １０：ｐ型基板 １２：ｎ型ソース及びドレイン領域 １６：ゲート領域 ２０：多結晶シリコン層 ２２：ドープされた層

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】セルファライン積重ねＭＯＳ構造を製造す
    る方法に於て、 a)第２の導電型を持つ基板内に第１の導電型を持つソー
    ス及びドレイン領域を形成し、 b)前記基板の上面にゲート領域を形成し、 c)前記基板及びゲート領域の上に多結晶シリコン層を形
    成し、 d)前記ソース及びドレイン領域の上方の多結晶層に隣接
    してドープされた領域を形成し、 e)前記ドープされた領域からのドーパントを多結晶層に
    拡散させ、ドープされた多結晶領域が前記ソース及びド
    レイン領域の上方に形成され、ゲート領域の上方にある
    多結晶領域は前記ドープされた領域からの拡散によって
    ドープされない方法。
  2. 【請求項２】特許請求の範囲第１項に記載した方法に於
    て、前記第１の導電型がｎ形であり、前記第２の導電型
    がｐ形である方法。
  3. 【請求項３】特許請求の範囲第１項に記載した方法に於
    て、前記第１の導電型がｐ形であり、前記第２の導電型
    がｎ形である方法。
  4. 【請求項４】特許請求の範囲第１項に記載した方法に於
    て、前記ドープされた領域が硼素をドープした珪酸塩硝
    子で構成される方法。
  5. 【請求項５】特許請求の範囲第１項に記載した方法に於
    て、前記ドープされた領域が燐又は砒素をドープした珪
    酸塩硝子で構成される方法。
  6. 【請求項６】特許請求の範囲第１項に記載した方法に於
    て、前記工程d)が f)前記多結晶層の上にドープされた層を形成し、 g)前記ゲート領域の上方の多結晶層が露出するまで、前
    記ドープされた層を異方性エッチングにかけ、前記ドー
    プされた層の側壁領域が前記ソース及びドレイン領域の
    上方に残る様にする工程を含む方法。
  7. 【請求項７】特許請求の範囲第６項に記載した方法に於
    て、前記ドープされた層が硼素をドープした硝子で構成
    される方法。
JP60214362A 1984-09-28 1985-09-27 セルフアライン積重ねｃｍｏｓ構造を製造する方法 Expired - Lifetime JPH061818B2 (ja)

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JPS61179566A JPS61179566A (ja) 1986-08-12
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4999691A (en) * 1985-08-26 1991-03-12 General Electric Company Integrated circuit with stacked MOS field effect transistors
US4772568A (en) * 1987-05-29 1988-09-20 General Electric Company Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region
JPH0824144B2 (ja) * 1987-06-10 1996-03-06 三菱電機株式会社 半導体装置の製造方法
JPH0714009B2 (ja) * 1987-10-15 1995-02-15 日本電気株式会社 Ｍｏｓ型半導体記憶回路装置
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
US5801396A (en) * 1989-01-18 1998-09-01 Stmicroelectronics, Inc. Inverted field-effect device with polycrystalline silicon/germanium channel
US5770892A (en) * 1989-01-18 1998-06-23 Sgs-Thomson Microelectronics, Inc. Field effect device with polycrystalline silicon channel
US4950618A (en) * 1989-04-14 1990-08-21 Texas Instruments, Incorporated Masking scheme for silicon dioxide mesa formation
JP2996694B2 (ja) * 1990-06-13 2000-01-11 沖電気工業株式会社 半導体スタックトｃｍｏｓ装置の製造方法
JPH04322469A (ja) * 1991-04-23 1992-11-12 Mitsubishi Electric Corp 薄膜電界効果素子およびその製造方法
US5166091A (en) * 1991-05-31 1992-11-24 At&T Bell Laboratories Fabrication method in vertical integration
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
JP2798318B2 (ja) * 1992-01-30 1998-09-17 三菱電機株式会社 半導体装置及びその製造方法
JP3144056B2 (ja) * 1992-05-08 2001-03-07 ヤマハ株式会社 薄膜トランジスタの製法
US5322805A (en) * 1992-10-16 1994-06-21 Ncr Corporation Method for forming a bipolar emitter using doped SOG
US5308790A (en) * 1992-10-16 1994-05-03 Ncr Corporation Selective sidewall diffusion process using doped SOG
US5340770A (en) * 1992-10-23 1994-08-23 Ncr Corporation Method of making a shallow junction by using first and second SOG layers
US5312512A (en) * 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
US5340752A (en) * 1992-10-23 1994-08-23 Ncr Corporation Method for forming a bipolar transistor using doped SOG
KR960012583B1 (en) * 1993-06-21 1996-09-23 Lg Semicon Co Ltd Tft (thin film transistor )and the method of manufacturing the same
US6130120A (en) * 1995-01-03 2000-10-10 Goldstar Electron Co., Ltd. Method and structure for crystallizing a film
US5681760A (en) * 1995-01-03 1997-10-28 Goldstar Electron Co., Ltd. Method for manufacturing thin film transistor
US5518945A (en) * 1995-05-05 1996-05-21 International Business Machines Corporation Method of making a diffused lightly doped drain device with built in etch stop
US5569624A (en) * 1995-06-05 1996-10-29 Regents Of The University Of California Method for shallow junction formation
KR100214075B1 (ko) * 1995-11-03 1999-08-02 김영환 박막트랜지스터 제조 방법
US5573964A (en) * 1995-11-17 1996-11-12 International Business Machines Corporation Method of making thin film transistor with a self-aligned bottom gate using diffusion from a dopant source layer
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
CN106992143B (zh) * 2016-01-21 2019-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件以及制备方法、电子装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US988181A (en) * 1910-01-06 1911-03-28 Carlos Escalante Vehicle.
US3899373A (en) * 1974-05-20 1975-08-12 Ibm Method for forming a field effect device
US4239559A (en) * 1978-04-21 1980-12-16 Hitachi, Ltd. Method for fabricating a semiconductor device by controlled diffusion between adjacent layers
US4467518A (en) * 1981-05-19 1984-08-28 Ibm Corporation Process for fabrication of stacked, complementary MOS field effect transistor circuits
JPS58201362A (ja) * 1982-05-20 1983-11-24 Toshiba Corp 半導体装置の製造方法
US4488348A (en) * 1983-06-15 1984-12-18 Hewlett-Packard Company Method for making a self-aligned vertically stacked gate MOS device
US4502202A (en) * 1983-06-17 1985-03-05 Texas Instruments Incorporated Method for fabricating overlaid device in stacked CMOS

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Publication number Publication date
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JPS61179566A (ja) 1986-08-12

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