JPH0528899B2 - - Google Patents

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JPH0528899B2
JPH0528899B2 JP60503634A JP50363485A JPH0528899B2 JP H0528899 B2 JPH0528899 B2 JP H0528899B2 JP 60503634 A JP60503634 A JP 60503634A JP 50363485 A JP50363485 A JP 50363485A JP H0528899 B2 JPH0528899 B2 JP H0528899B2
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polysilicon
phosphorus
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glass
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Jon Uinsento Daruton
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Ashotsuku Kumaa Shinha
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AT&T Corp
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Description

請求の範囲 １ 半導体本体の上側主表面上に集積され、ポリ
シリコンのソースおよびドレイン電極を有する
MOSトランジスタを含む半導体集積回路を製造
する方法において、 該ソースおよびドレイン電極のために、該上側
表面上の絶縁層１９を貫通する開口部の側壁およ
び底面上にポリシリコン層２０を形成し、該ポリ
シリコン層がヒ素あるいはアンチモンにてドープ
されかつ該開口部の底部に位置する該本体の表面
領域と接続を形成する工程、 トランジスタの集積密度を減少させる該本体へ
のリンの拡散が本質的におこらないほど十分に低
いリン濃度を有する犠牲ガラス層２１によつてリ
ンが浸透しないように該本体の上側表面を保護
し、下側を保護しない状態において、リンを含む
雰囲気内で所定の時間高温にて該本体を加熱する
ことによつて該本体をリンにてゲツタリングし、
該上側表面が該ガラス層によつて保護された状態
においては該ポリシリコン層２０が該本体の上側
表面に形成されているがパターニングはされてい
ない状態であり、該ゲツタリング期間中該ポリシ
リコン層と該犠牲ガラス層が該ポリシリコン層の
形状を歪めるような該絶縁層の流動を防止する工
程、および 該ゲツタリングの後、該犠牲ガラス層２１を除
去して該ポリシリコン層２０を露出する工程を含
むことを特徴とする方法。
２ 請求の範囲第１項に記載の方法において、該
方法がさらに該露出されたポリシリコン層上に金
属層４１を被着する工程、および 該金属層および該ポリシリコン層を該集積回路
にしたがつてパターニングする工程を含むことを
特徴とする方法。
３ 請求の範囲第１項に記載の方法において、該
絶縁層１９は重量にて約５パーセントの濃度にリ
ンをドープしたガラス層であり、該表面領および
該ポリシリコン層はヒ素またはアンチモンでドー
プされていることを特徴とする方法。
４ 請求の範囲第３項に記載の方法において、ゲ
ツタリング温度が約950℃であり、該犠牲保護層
が重量にて約２パーセント以下のリンを含み、か
つ十分な厚さを有するガラス層であり、これによ
つてゲツタリング中にリンをドープされたガラス
層１９の該開口部への流動が該ポリシリコン層お
よび該犠牲ガラス層によつて機械的に防止される
ことを特徴とする方法。
発明の分野 本発明は半導体集積回路の製造、より詳細に
は、リンにてゲツタリングされる半導体集積回路
の製造方法に関する。
発明の背景 実用上において重要な各種のVLSI回路は短か
いチヤネル長及び浅いソース及びドレインpn接
合を持つトランジスタを含む。通常、これらトラ
ンジスタに対する電気的な相互接続は第２のレベ
ルの絶縁層、例えば、リンをドープされたガラス
層によつて互いに絶縁された第１及び第２の金属
化層レベルによつて実現される。ｎ−チヤネル
MOSトランジスタの場合、この浅い接合は、通
常、シリコン本体のソース及びドレイン領域をリ
ンでなくヒ素にてドープすることによつて達成さ
れる。これはヒ素よりリンの方が拡散が速いため
である。しかし、この接合の深さが非常浅い場合
は、半導体内のソース領域及びドレイ領域に電気
接続を与えるためにデバイスのコンタクト ウイ
ンドウ部分内に含まれる金属、例えば、アルミニ
ウムが加熱ステツプの際にこの接合に望ましくな
いほど深く浸透し、この結果、トランジスタの性
能に悪影響を与えるという問題が発生する。この
問題を解決するために、アルミニウム金属を被着
する前にコンタクト ウインドウ内に多結晶シリ
コン（ポリシリコン）コンタクト電極層が被着さ
れ、このポリシリコン コンタクト層によつてこ
の接合へのアルミニウムの浸透が防止される。こ
のポリシリコン コンタクト電極層は、通常、こ
のポリシリコンに必要とされる高い導電性を与え
るため、並びに比較的高温、典型的には1000℃で
のゲツタリング処理の際の不純物のゲツタリング
のためのリン源を提するためにリンにてドープさ
れる。このリンを使用する高温でのゲツタリング
方法は非常に有効であるが、リンが半導体本体を
通じて横方向に拡散することから集積回路内の隣
接するデバイスの集積密度に限界があることが知
られている。つまり、隣接するデバイス間にこの
横方向の拡散に起因する相互作用を回避するため
の最低限の間隔を確保することが必要である。本
発明の目的は、この最低限の間隔を減少させ、こ
れによつて隣接するデバイスの集積密度を向上さ
せることにある。
発明の要約 短絡を起こすことなく隣接する集積回路MOS
トランジスタ デバイス間の距離を減少するため
に、個々のポリシリコン ソース及びドレイン電
極コンタクトが（リンでなく）ヒ素あるいはアン
チモンによつてドープされる。こうして、先行技
術との対比において、電極コンタクトからリンが
排除されるが、一方、この方法による、とリン
ゲツタリング プロセスをいかに遂行するかの問
題が発生する。本発明によると、このゲツタリン
グ処理は半導体本体の上側面全体を犠牲保護層に
よつて保護してリンが浸透するのを防ぐ一方、半
導体の下側面を露出した状態において、リンを含
む雰囲気内で高温にて遂行される。こうして、ゲ
ツタリングは半導体の下側面を通じて行なわれ、
一方、半導体の上側面がリンに露出することが防
がれる。このゲツタリング プロセスの後に犠牲
層が除去される。
【図面の簡単な説明】
第１図から第８図は本発明の１つの実施態様に
従がう集積回路の製造のさまざまな段階を断面図
にて示す。
詳細な説明 第１図に示される加工物は既に最初に簡単に説
明される幾つかの加工ステツプを受けている。最
初の材質は＜100＞の配向を持つ実質的に均一な
ｐ−型の導電性の単結晶シリコン ウエーハ１２
である。ウエーハ１２の上側の主表面１３．５の
任意の所に二酸化ケイ素の比較的厚い層、典型的
には約3500オングストロームの厚さの酸化物層が
熱的に成長され、またｐ＋の表面領域１３を形成
するために電界酸化物を通じて均一なホウ素の注
入が行なわれる。
次にウエーハの上側主表面１３．５上に電界酸
化物層１４を形成するために厚い酸化物層が反応
性スパツターエツチングによつてパターン化さ
れ、次に第１図に示される構造１０を製造するた
めにヒ素をドープされたｐ−領域１３．１に保護
マスキング層を通じて選択的に注入される。
次に比較的厚いゲート酸化物層１５（第２図）
が、典型的には約250オングストロームの厚さに
成長され、この後、直ちに、第２図に示される構
造２０を製造するためにこのゲート酸化物層１５
の上にポリシリコン層１６が、典型的には約1500
オングストロームの厚さに被着される（アンドー
プ）。
次に（第３図）、埋没コンタクト、つまり、第
１のレベルのポリシリコン金属化層と本体の上側
表面１３．５のコンタクトを形成するためにポリ
シリコン層１６及びゲート酸化物層１５を貫通し
て開口が作られる。これを達成するためには、ポ
リシリコンをエツチングするための塩素による及
びこれに続いてゲート酸化物をエツチングするた
めのCHF3と酸素の混合物による反応性スパツタ
ー エツチングが行なわれ、次に第２のポリシリ
コン層が被着されヒ素イオンが注入される。次
に、第３図に示される３０を製造するためにタン
タル ケイ化物層１８が典型的には約2500オング
ストロームの厚さに被着されるが、構造３０は酸
化物層１５及びポリシリコン層１６を通じての表
面領域１３へのコンタクト１８．５を含む。
次に、ゲート及びゲートのための電気的接続を
定義するためのリングラフイツク パターン化が
タンタル ケイ化物質１８を通じてエツチングす
るためのCFCl3による及びこれに続くポリシリコ
ン層１７及び１６を通じてエツチングを完結する
ための塩素と酸素の混合物による反応性スパツタ
ー エツチングによつて遂行される。こうして、
ウエーハの表面１３．５が開口部あるいはウイン
ドウ３１を通じて露出される。タンタル ケイ化
物１８並びにポリシリコン層１７及び１６のパタ
ーン化の結果として、構造４０内には（第４図）、
元のポリシリコン層１６に由来するポリシリコン
層部分２６，３６，４６、及び５６、及び元のポ
リシリコン層１７に由来するポリシリコン層部分
２７，３７，４７、及び５７、並びに元のタンタ
ル ケイ化物層１８に由来するタンタルケイ化物
層部分２８，３８，４８、及び５８が残る。この
層部分２６，２７、及び２８は製造されるエンハ
ンスメント トランジスタのゲート電極を形成
し；層部分３６，３７、及び３８は次に隣接して
製造されるエンハンスメント トランジスタのゲ
ート電極を形成し；層部分４６，４７、及び４８
は製造されるデイプリーシヨン形トランジスタの
ゲート電極を形成し、ここでこのソースはこのゲ
ート電極に接続され；そして層部分５６，５７及
び５８はこのデイプリーシヨン形トランジスタに
対するドレイン相互接続金属化層を形成する。
次にタンタル ケイ化物が焼結されるが、これ
によつて、このポリシリコン層部分２７，３７，
４７、及び５７の不純物がポリシリコン層部分２
６，３６，４６、及び５６に拡散され、それぞれ
別個のポリシリコン層１２７，１３７，１４７、
及び１５７が形成される。
次に、ウエーハが上側表面１３．５のこれまで
露出されていた部分の上に保護二酸化ケイ素層２
５を成長させるため、並びにポリシリコン層及び
ケイ化物層を酸化物（図示なし）にて覆うために
熱的に再酸化され、次にヒ素イオンのソース及び
ドレインへの注入が行われる。こうして、第５図
に示される構造５０内において、ｎ＋不純領域２
２１は製造されるエンハンスメント トランジス
タのソースあるいはドレインを形成し、ｎ＋不純
領域２２２は次に隣接して製造されるエンハンス
メント トランジスタのソースあるいはドレイン
を形成し、ｎ＋不純領域２２３は製造されるデイ
プリーシヨン トランジスタのソース領域を形成
し、そしてｎ＋不純領域２２４はこのデイプリー
シヨン トランジスタのドレイン領域を形成す
る。熱的再酸化によつて受ける高熱のため、ドー
プド及びアンドープド ポリシリコン層１７及び
１６から由来するドープド及びアンドープド ポ
リシリコン層部分は区別が困難となり、これらは
併合される。第５において、これらは参照番号１
２７，１３７，１４７、及び１５７によつて示さ
れる。
次に、リンをドープされたテトラ エチル オ
ルソケイ酸塩（Ｐ−TES）からＰ−ガラス層１
９（第６図）が約２ミクロンの厚さに被着され
る。ここで、リンの濃度は重量パーセントにて約
５パーセントから約0.5パーセント以内とされる。
このリンの濃度は好ましくは約６パーセント以下
とされるが、これより高い濃度約８パーセントを
使用することも可能である。絶縁層である層１９
内にリンが存在すると、これは二酸化ケイ素層と
シリコン半導体層の上部表面の界面の所の固定電
荷（イオン）をコントロールし、ナトリウムなど
のような望ましくないイオンが混入するのを防止
する機能を果す。
次にＰ−ガラス層１９が窒素雰囲気内で加熱さ
れることによつて強化される。次に、CF4と酸素
との混合物によるプラズマ プレーナー化の目的
でＰ−ガラス層の上部表面のあらゆる所にポリク
ロム フオトレジストが塗られ、Ｐ−ガラスの厚
さが約１ミクロンまで減少される。このポリシリ
コン層上部表面は好ましくは、ゲート用の電気的
接続の上に位置するアルミニウム金属化層がこの
上に均一に形成できるように実質的に平坦である
ことが要求される。
次にＰ−ガラス層が蒸気にて焼きなましされ
る。上部表面１３．５を露出するためのフオトリ
ングフイツクマスキング及びエツチングによつて
Ｐ−ガラス層及び二酸化ケイ素層１１５を貫通し
てウインドウが開かれる。Ｐ−ガラス層のマスキ
ング及び、レジストプロセスが使用されるが、こ
れに関しては、例えば、J.M.モラン（J.M.
Moran）及びD.メイダン（D.Maydan）によつ
て、ベル システム テクニカル ジヤーナル
（Bell System Technical Jounal）、Vo1.58
1979年、ページ1027−1036に発表の論文〔高分解
能 急輪郭レジスト パターン（High
Resolution、Steep Profile Resist Patterus）〕
を参照すること。ただし、ここでは、従来のレジ
スト層より薄いレジスト層が使用される。（従来
の方法では、約1.8ミクロンあるいはそれ以上の
厚さが使用されるが、ここでは約1.0ミクロンか
ら0.2ミクロン以内の厚さが使用される）。簡単に
述べると、この薄いレジスト層は（これらのプラ
ズマ プレーナー化を必要とすることなく）信頼
性の高い均一なウインドウ パターンを生成する
ために必要であることが発見された。Ｐ−ガラス
層のエツチングによるパターン化には、CHF3と
酸素の混合物が使用される。
次に、ポリシリコン コンタクト層２０がこの
構造の上部表面上に典型的には約2500オングスト
ロームの厚さに被着される。好ましくは、このポ
リシリコン コンタクト層２０は、これが段の上
に順応的に被着されるように、つまり、通常の流
動によつてこの構造内の間隙が平坦化されない場
合でもＰ−ガラス層上に良好な段の包囲が提供さ
れるよう化学蒸着によつて被着される。不純物
が、特に、ｐ＋領域１３内で横に拡散するという
望ましくない現象を避けるため、及び電界酸化物
の下で起こり得る横方向への漏れを最小限にする
ために、ポリシリコン コンタクト層が、典型的
には約60keVにて、平方センチメートル当たり約
７×1015不純物原子の量にてヒ素にてドープされ
る。（リン以外の）他のドーパント、例えば、ア
ンチモンを使用することもできる。第６図にこの
結果として得られる構造６０が示される。
ポリシリコン層２０にヒ素あるいはアンチモン
によるドーピングが行なわれることが従来の法と
異なる点である。従来の方法では、リンが使用さ
れるのが通常である。本発明においては、このリ
ンが前述のごとく、次のゲツタリング プロセス
において使用される。本発明においては、このゲ
ツタリング プロセスは以下のように遂行され
る。
次に保護ガラス層２１（第７図）が製造される
構造をおおい、かつＰ−ガラス層の間隙の残りの
部分（ポリシリコン層２０によつて占拠されてな
い部分）を充填するためにリンを含有しない
TEOSから約3000オングストロームの厚さに被着
される。層２１はましくはドープされないが、こ
れは１あるいは２パーセントの濃度のリを含んで
もよい（この程度の濃度は、通常、アンドープド
TEOS被着が遂行されるチヤンバー、つまり前に
ドープされたガラスが被着されたのと同じチヤン
バーの壁に残留するリンから防ぐことが不可能で
ある）。次に、シリコン本体１２の底面に蓄積さ
れたポリシリコン、タンタル ケイ化物、及びガ
ラスの全ての層（図示なし）がエツチングによつ
て除去され、一方、この構造の上側全体がフオト
レジスト層（図示なし）によつて保護される。
次に、フオトレジスト層が除去され、この構造
がリン、典型的には三臭化リンを含む雰囲気内で
約950℃にて約１時間ゲツタリング処理される。
保事ガラス層２１が存在するためウエーハ１２の
上側表面に周囲からのリンが浸透することはな
く、リンの横方向への拡散も起こらず、従来の方
法と比較して、隣接するデバイス間の間隔をより
狭くすることができる。
ゲツタリング プロセスにおいて、リンをドー
プされたガラス層１１（第７図）及びn+不純物
領域１１．５が形成される。底面に位置するこの
リンをドープされたガラス層１１及び上側面に位
置する（ドープされない）ガラス層２１の両方は
シリコンを攻撃しない液体エツチングによつて除
去される。その後、例えば、CF4と酸素の混合物
によるスパツター エツチングによつてn+領域
１１．５が除去される。次に、こうして製造され
た構造が水素雰囲気内で焼きなましされる。次
に、この構造の上側面及び下側面にアルミニウム
（金属化）層が約１ミクロンの厚さに被着される。
次に上側面上のアルミニウム層並びにポリシリコ
ン層２０がポリシリコンを完全にエツチングする
ためにリソグラフイツクレジストマスキング及び
BCl3とCl2の混合物及びこれに続く純粋なCl2にて
反応性スパツター エツチングされる。この直後
に、残りのレジストがCF4と酸素の混合物よるス
パツター エツチングにて除去される。こうし
て、パターン化されたポリシリコン層４０上のパ
ターン化されたアルミニウム層４１が上側上に形
成されるが、ここで第８図に示される構造８０が
製造されるよう下側面上にパターン化されないア
ルミニウム層５１が残る。次に、水素雰囲気内に
おいて最終的な焼きなましが遂行される。
ゲツタリング ステツプにおいて、950℃とい
う高いゲツタリング温度にもかかわらず、Ｐ−ガ
ラス層１９が流動するのを物理的に防止するポリ
シリコン層２０及びアンドープ ガラス層２１
（第７図）が存在するためＰ−ガラス層１９が流
動しないことに注意する。つまり、より具体的に
は、半導体の上側面１３．５とコンタクトする領
域内、あるいは後にアルミニウム層４１（第８
図）が充填されるＰ−ガラス層１９内の間隙の他
の領域内のポリシリコン層２０の輪郭に望ましく
ない変形が起こらないことに注意する。
このようにしてスタテイツクランダムアクセス
メモリ（SRAM）回路が製造され、1.0ミクロン
設計仕様に従つてテストされた。第８図には、こ
の回路の一部が示される。ここには、１つのエン
ハンスメント トランジスタのソース領域２２１
及びポリシリコン ゲート電極１２７、並びに隣
接する次のエンハンスメント トランジスタのソ
ース領域２２２及びポリシリコン ゲート電極１
３７が示される。ゲート電極１２７の近い方のエ
ツジとソース コンタクト電極として機能するポ
リシリコン層４０との距離d1は約1.0ミクロン、
つまり1.0ミクロン設計仕様の最小形状サイズで
あり；このソース コンタクト電極の幅d2は約
1.1ミクロン（Ｐ−ガラス層１９内の間隙のサイ
ズに等しい）であり；このコンタクト電極の近い
方のエツジと電界酸化物層１４、つまりＰ−ガラ
ス層１９の残りの横方向の厚さの間の距離d3は
約0.2ミクロンであり；電界酸化物層１４の幅d4
約1.0ミクロンであり；この電界酸化物層１４の
近い方のエツジと隣接する次のトランジスタのソ
ース コンタクト電極の間の距離d5は約0.2ミク
ロン、つまりd3と概むね同一である。ソース領
域２２１が電界酸化物層１４の下にくい込む距離
d6は約0.25ミクロンであり、同様に、ソース領域
２２１の垂直の深さも約0.25ミクロンである。一
方、（ヒ素のかわりに）リンがドープされたポリ
シリコン電極層４０は（ソース領域とドープ領域
がヒ素にてドープされても）、ソース領域２２１
が電界酸化物層の下にソース領域２２２と重複す
るまで横方向にくい込み、このためこれら領域２
２１と２２２の間に望ましくない短絡回路が形成
されることが発見された。この構造８０が高密度
集積化が可能であることは、隣接するポリシリコ
ン電極コンタクトのエツジ間の最も近い距離
（d3＋d4＋d5）が約0.2＋1.0＋0.2＝1.4ミクロンで
あることから明白である。
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