JPS61179566A - セルフアライン積重ねｃｍｏｓ構造を製造する方法 - Google Patents

セルフアライン積重ねｃｍｏｓ構造を製造する方法

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JPS61179566A
JPS61179566A JP60214362A JP21436285A JPS61179566A JP S61179566 A JPS61179566 A JP S61179566A JP 60214362 A JP60214362 A JP 60214362A JP 21436285 A JP21436285 A JP 21436285A JP S61179566 A JPS61179566 A JP S61179566A
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ネル及びＰチャンネルの両方の絶縁ゲート電界効果装置
を含む集積回路に関する。
従来の技術及び問題点 実用的な積重ねＣＭＯ８集積回路、即ち１箇所にある１
個のゲートがＮチャンネル装置及びＰチャンネル装置の
両方を制御する様に容量結合される様な回路を達成する
ことが非常に望ましいことは、業界で広く認識されてい
る。普通、Ｎチャンネル装置が基板内に形成され、Ｐチ
ャンネル装置がポリシリコン内に形成されると想定され
るが、これは厳密に必要なことではない。
ｆ？ｉ重ねＣＭＯＳは極めて密度の高い集積回路を作る
ことが出来、特に極めて密度の高いメモリ回路を作るこ
とが出来る。然し、積重ねＣＭＯＳＭ４造を製造する公
知の方法は、重ねられる装置をセルファラインにするこ
とが出来ない。即ち、重ねられるポリシリコンのチャン
ネル領域のパターンを定める為に使われるマスクはこの
チャンネルをアドレスするゲートのパターン形成とは別
個のマスク工程で適用しなければならない。ゲート及び
チャンネル領域の間のミスアライメントは、装置の特性
に大規模な拡がりを導入するので、これは小さな寸法の
装置を実現出来ないことを意味する。
重ねられる装置がセルファラインでなければ、ソース・
ゲート間及びドレイン・ゲート間の重なりの静電容量が
増加する。
積重ね０ＭＯ３構造が係属中の米国特許出願通し番号第
５０５．１５５号に記載されている。この米国特許出願
に記載される方法は完全にセルファラインではなく、そ
の結果型なりの静電容量が一層大きくなる。
問題点を解決する為の手段及び作用 従って、１冨発明の目的は、重ねられるポリシリコン装
置のチャンネル領域が、該チャンネル領域の下方のゲー
ト電極と完全にセルファラインされた積重ねＣＭＯ８集
積回路を製造する方法を提供することである。
この為、吏１発明では、ゲート領域の上にゲート酸化物
を形成した後、多結晶シリコン層を設ける。ドープされ
た層を多結晶シリコン層の上に形成し、エッチバック（
ＥＴＣＨＢＡＣＫ）して、ゲート領域の上の多結晶シリ
コンを露出する。不活性雰囲気内で集積回路をアニール
することにより、ドープされた層からのドーパントが多
結晶シリコン内に拡散し、こうして多結晶シリコン内に
著しくドープされたソース及びドレイン領域を形成する
。このソース及びドレイン領域は、ゲート領域の真上に
あるそれ程著しくドープされてぃなび利点は以下の説明
から明らかになろう。４発明を制約するものではなく、
例示の為に、図面について好ましい実施例を説明する。
実施例 第１図について説明すると、基板１０が拡散されたソー
ス及びドレイン領域１２を持っている。
基板１０はｐ形にドープされていることが好ましく、実
際には、集積回路の基板か、或いは集積回路の基板の中
に限定されていて、普通の方法によって他の同様な井戸
から隔離されたｐ形井戸の様な領域であってよい。薄い
ゲート酸化物１４が基板１０の表面に重なっている。ゲ
ート領域１６がゲート酸化物１４の上にのっており、ド
ープされた多結晶シリコンで形成することが好ましい。
これまで説明した構造は任意の普通の方法によって製造
することが出来る。次に、ゲート１６の上に薄いゲート
酸化物１８を成長させた後、多結晶シリコン層２０を設
ける。多結晶シリコン層は、第１図に示す様に、その下
にある酸化物層の輪郭と同形になる。
第２図について説明すると、多結晶シリコン層２０の上
にドープされた層２２を形成する。ドーブされた層２２
は硼素をドープした珪酸塩硝子であることが好ましく、
この珪ＭｊＭ硝子は普通の方法を用いて集積回路に回転
付着する。
第３図について説明すると、次にゲート領域１６の真上
にある多結晶シリコン２０を露出する為に、集積回路を
異方性エッチにかける。これによってドープされた珪酸
塩硝子の側壁領域２４が残る。ゲート領域１６の上の多
結晶シリコン２００表面に何も残らない様に、この硝子
をエッチすることが重要である。ＣＶＤ酸化物の様な保
護層２６をデボジツｌ−シ、この結果第３図に示す構造
になる。この後、装置を加熱して、珪酸塩硝子ポケット
部２４からの硼素がポリシリコン２０の中に拡散して、
第４図に示す様に、著しく多くドープされたソース及び
ドレイン領域３０を作る様にする。ゲート領域１６の真
上ではポリシリコン層はドープされたポケット部２４が
余分のドーパントを受取らず、この為チＡ７ンネル領域
２８が残る。
この後、キャップ酸化物２６及びドープされた硝子のポ
ケット部２４をは剥がす。この後集積回路を不働態化し
、メタライズし、接点を設けることは階通の通りである
。
曽ソ発明の方法によると、セルファライン積重ねＣＭＯ
Ｓ構造が製造された後、硼素をドープした硝子が後に残
らないことに注意されたい。これが後の処理工程の間の
易動性イオンの汚染、並びに珪酸塩硝子からの硼素の拡
散を原因とする故障示したが、当業者であれば、この実
施例に種々の変更を加えることが出来ることは明らかで
あろう。
例えば、基板１０にｐチャンネル装置を設け、ポリシリ
コン層２０内にｎチャンネル装置を設けて、積重ねＣＭ
ＯＳ構造を製造することが出来る。燐又は砒素の様な硼
素以外のドーパントをドープされた硝子層２２内に使う
ことが出来る。この様な変更は、特許請求の範囲によっ
て限定されたこの発明の範囲内に属する。
す為に、実尺ではない。
主な符号の説明 １０：ｐ型基板 １２；ｎ型ソース及びドレイン領域 １６：ゲート領域 ２０：多結晶シリコン層 ２２：ドープされた層

Claims (7)

    【特許請求の範囲】
  1. （１）セルフアライン積重ねＣＭＯＳ構造を製造する方
    法に於て、 ａ）第２の導電型を持つ基板内に第１の導電型を持つソ
    ース及びドレイン領域を形成し、 ｂ）前記基板の上面にゲート領域を形成し、ｃ）前記基
    板及びゲート領域の上に多結晶シリコン層を形成し、 ｄ）前記ソース及びドレイン領域の上方の多結晶層に隣
    接してドープされた領域を形成し、ｅ）前記ドープされ
    た領域からのドーパントを多結晶層に拡散させ、ドープ
    された多結晶領域が前記ソース及びドレイン領域の上方
    に形成され、ゲート領域の上方にある多結晶領域は前記
    ドープされた領域からの拡散によつてドープされない方
    法。
  2. （２）特許請求の範囲第１項に記載した方法に於て、前
    記第１の導電型がｎ形であり、前記第２の導電型がｐ形
    である方法。
  3. （３）特許請求の範囲第１項に記載した方法に於て、前
    記第１の導電型がｐ形であり、前記第２の導電型がｎ形
    である方法。
  4. （４）特許請求の範囲第１項に記載した方法に於て、前
    記ドープされた領域が硼素をドープした計算塩硝子で構
    成される方法。
  5. （５）特許請求の範囲第１項に記載した方法に於て、前
    記ドープされた領域が燐又は砒素をドープした珪酸塩硝
    子で構成される方法。
  6. （６）特許請求の範囲第１項に記載した方法に於て、前
    記工程ｄ）が ｆ）前記多結晶層の上にドープされた層を形成し、 ｇ）前記ゲート領域の上方の多結晶層が露出するまで、
    前記ドープされた層を異方性エッチングにかけ、前記ド
    ープされた層の側壁領域が前記ソース及びドレイン領域
    の上方に残る様にする工程を含む方法。
  7. （７）特許請求の範囲第６項に記載した方法に於て、前
    記ドープされた層が硼素をドープした硝子で構成される
    方法。
JP60214362A 1984-09-28 1985-09-27 セルフアライン積重ねｃｍｏｓ構造を製造する方法 Expired - Lifetime JPH061818B2 (ja)

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