KR0165306B1 - 반도체 메모리장치의 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

셀 어레이부에 랜딩 패드가 형성되어 있는 트랜지스터 및 그 제조방법에 대해 기재되어 있다. 이는 셀 어레이부 및 주변회로부의 트랜지스터 및 셀 어레이부의 랜딩 패드까지 형성된 결과물이, 셀 어레이부 및 주변회로부 전체에 형성된 게이트전극, 상기 게이트전극의 측벽에 형성된 스페이서, 상기 게이트전극들 사이에 형성된 트랜지스터의 소오스/드레인들, 및 셀어레이부의 상기 소오스/드레인 상에 형성된 랜딩 패드로만 구성된 것을 특징으로 한다. 또한 셀 어레이부에 트랜지스터와 랜딩 패드를 형성하는 공정 및 주변회로부에 CMOS 트랜지스터를 형성하는 공정을 포함하는 것을 특징으로 한다. 따라서, 제조공정을 간단히 할 수 있어, 제조원가를 절감하고 수율을 향상시킬 수 있다.

Description

반도체 메모리장치의 트랜지스터 및 그 제조방법
제1도는 종래 방법에 의해 제조된 랜딩 패드를 구비한 반도체 메모리장치에서의 트랜지스터의 구조를 도시한 단면도이다.
제2a도 내지 제2i도는 상기 제1도의 구조를 제조하기 위한 제조방법을 설명하는 단면도들이다.
제3도는 본 발명의 방법에 의해 제조된 랜딩 패드를 구비한 반도체 메모리장치에서의 트랜지스터의 구조를 도시한 단면도이다.
제4a도 내지 제4g도는 상기 제3도의 구조를 제조하기 위한 본 발명의 일 실시예에 의한 제조방법을 설명하는 단면도들이다.
제5도는 상기 제3도의 구조를 제조하기 위한 본 발명의 다른 실시예에 의한 제조방법을 설명하는 단면도이다.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 셀 어레이부의 트랜지스터의 소오스/드레인 상에 랜딩 패드를 형성하는 반도체 메모리장치의 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 메모리장치의 집적도가 증가될수록, 상부도전층과 하부도전층을 접속시키기 위한 접촉창의 크기는 더욱 작아지고 있다.
특히, DRAM의 경우, 트랜지스터의 소오스와 접속되는 스토리지전극 및 드레인과 접속되는 비트라인을 형성하기 위해서는, 소오스 및 드레인상에 이를 위한 접촉창을 형성해야 하는데, 집적도의 증가에 의해 이들 접촉창들을 한계해상도 이하의 크기로 형성해야만 하는 문제가 발생한다.
이러한 문제를 해결하기 위해, 현재, 소오스 및 드레인을 노출시키는 접촉창을 자기정합적으로 형성한 후, 스토리전극 및 비트라인과의 용이한 접속을 위해, 표면으로 노출된 이들 소오스 및 드레인 상에 랜딩 패드를 형성하는 방법이 제안되고 있다.
제1도는 종래 방법에 의해 제조된 랜딩 패드를 구비한 반도체 메모리장치에서의 트랜지스터의 구조를 도시한 단면도이다.
도면부호 10은 반도체기판을, 12는 게이트전극을, 15은 주변회로부의 PMOS 트랜지스터의 소오스/드레인을, 17은 주변회로부의 NMOS 트랜지스터의 소오스/드레인을, 19는 셀 어레이부의 트랜지스터의 소오스/드레인을, 24 및 25은 주변회로부 및 셀 어레이부의 게이트전극의 측벽에 형성된 스페이서를, 30은 주변회로부에만 형성된 올림 절연막(raise insulator)을, 그리고 35은 랜딩 패드(landing pad)를 나타낸다.
주변회로부 및 셀 어레이부의 트랜지스터의 소오스/드레인은 모두 LDD(Lightly Doped Drain) 구조로 형성되어 있고, 게이트전극(12)의 측벽에는 모두 스페이서(24 및 25)가 형성되어 있다. 올림 절연막(30)은 주변회로부에만 형성되어 있고, 랜딩 패드(35)는 셀 어레이부의 소오스/드레인(19)과 접속되어 있다.
제2a도 내지 제2i도는 상기 제1도의 구조를 제조하기 위한 제조방법을 설명하는 단면도들이다.
반도체기판(10)상에 게이트산화막, 게이트전극 물질 및 산화막을 적층한 후, 패터닝함으로써 게이트전극(12)을 형성한 후, 이를 이온주입마스크로하여 P형 및 N형 불순물을 주입하여 저농도의 P형 소오스/드레인(14) 및 저농도의 N형 소오스/드레인(16)을 형성한다. 이어서, 결과물 전면에, 예컨대 산화물과 같은 절연물질을 도포하여 제1절연막(18)을 형성하고, 이 제1절연막 상에, 예컨대 실리콘 나이트라이드와 같은 절연물질을 도포하여 제2절연막(20)을 형성한다(제2a도).
제2절연막(20)상에 포토레지스트를 도포한 후, 주변회로부만을 오픈시키는 제1감광막패턴(22)을 형성하고, 이를 식각마스크로 하여 표면으로 노출된 제1절연막을 이방성식각함으로써 주변회로부의 게이트전극 측벽에 스페이서(24)를 형성한다(제2b도).
제1감광막패턴을 제거하고, 결과물 전면에 포토레지스트를 다시 도포한 후, 주변회로부 중 NMOS 트랜지스터가 형성될 부분만을 오프시키는 제2감광막패턴(26)을 형성한 후, 전면에 N형 불순물을 고농도로 도우프함으로써 NMOS 트랜지스터의 고농도 소오스/드레인(17)을 형성한다(제2c도).
제2감광막패턴을 제거하고, 결과물 전면에 포토레지스트를 다시 도포한 후, 주변회로부 중 PMOS 트랜지스터가 형성될 부분만을 오픈시키는 제3감광막패턴(28)을 형성한 후, 전면에 P형 불순물을 고농도로 도우프함으로써 PMOS 트랜지스터의 고농도 소오스/드레인(15)을 형성한다(제2d도).
제3감광막패턴을 제거하고, 결과물 전면에, 예컨대 산화물과 같은 절연물질을 도포하여 올림 절연막(30)을 형성한다. 이어서 포토레지스터를 다시 도포한 후, 셀 어레이부만을 오픈시키는 제4감광막패턴(32)을 형성한다(제2e도).
제4감광막패턴(32)을 식각마스크로 하여, 셀 어레이부에 형성되어 있는 올림 절연막, 예컨대 건식 또는 습식식각으로 제거한다(제2f도).
이어서, 상기 제2절연막(제2e도의 도면부호 20)을 습식 또는 건식식각으로 제거한 후, 상기 제1절연막을 식각대상물로 한 이방성식각을 결과물 전면에 행함으로써 셀 어레이부의 게이트전극(12)의 측벽에 스페이서(25)를 형성한다. 이어서 상기 제4감광막패턴을 제거한다(제2g도).
결과물 전면에, 예컨대 다결정실리콘을 증착한 후 N형 불순물을 도우프하여 셀 어레이부의 트랜지스터에 고농도의 소오스/드레인(19)을 형성한다. 이어서 결과물 전면에 포토레지스트를 다시 도포한 후, 현상하여 랜딩 패드 형성을 위한 제5감광막패턴(36)을 형성한다(제2h도).
상기 제5감광막패턴(36)을 식각마스크로 하고, 상기 다결정실리콘을 식각대상물로 한 이방성식각을 행하여 셀 어레이부의 트랜지스터의 소오스/드레인(19)와 접속하는 랜딩 패드(35)를 형성한다(제2i도).
종래 방법에 의한 반도체 메모리장치의 트랜지스터 제조방법은 주변회로부의 트랜지스터의 소오스/드레인(15 및 17)을 먼저 형성한 후, 셀 어레이부의 트랜지스터의 소오스/드레인(19) 및 랜딩 패드(35)를 형성한다. 이에 의하면, 랜딩 패드 형성을 위한 공정 시, 주변회로부의 트랜지스터를 보호하기 위하여, 주변회로부에 올림 절연막을 형성하는 공정이 필요하므로 공정이 복잡해지고, 이에 따라 제조 원가가 상승되고 수율이 저하된다.
따라서, 원가 절감 및 수율향상을 꾀할 수 있는 반도체 메모리장치의 트랜지스터 및 그 제조방법이 요구된다.
본 발명의 목적은 올림 절연막이 없는 반도체 메모리장치의 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 메모리장치의 트랜지스터를 제조하는데 있어서, 그 적합한 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 그 제조공정이 종래보다 간단해진 반도체 메모리장치의 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 제조원가가 절감되고 수율이 향상되는 반도체 메모리장치의 트랜지스터의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 메모리장치의 트랜지스터는, 셀 어레이부 및 주변회로부의 트랜지스터 및 셀 어레이부의 랜딩 패드까지 형성된 결과물이, 셀 어레이부 및 주변회로부 전체에 형성된 게이트전극; 상기 게이트전극의 측벽에 형성된 스페이서; 상기 게이트전극들 사이에 형성된 트랜지스터의 소오스/드레인들; 및 셀 어레이부의 상기 소오스/드레인 상에 형성된 랜딩 패드로만 구성된 것을 특징으로 한다.
본 발명에 의한 트랜지스터에 있어서, 상기 소오스/드레인은 LDD(Lightly Doped Drain)구조인 것이 바람직하다.
상기 다른 목적 및 또 다른 목적을 달성하기 위한, 본 발명에 의한 반도체 메모리장치의 트랜지스터의 제조방법은, 셀 어레이부에 트랜지스터와 랜딩 패드를 형성하는 공정; 및 주변회로부에 CMOS 트랜지스터를 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 상기 다른 목적 및 또 다른 목적을 달성하기 위한, 본 발명에 의한 반도체 메모리장치의 트랜지스터의 제조방법은, 반도체기판 상에 게이트전극을 형성하는 제1공정; 결과물 전면에 제1절연막을 형성하는 제2공정; 감광물질을 도포한 후, 셀 어레이부만을 오픈시키는 제3공정; 표면으로 노출된 상기 제1절연막을 이방성식각하여 셀 어레이부에 형성되는 있는 게이트전극의 측벽에 스페이서를 형성하는 제4공정; 감광물질을 제거하는 제5공정; 결과물 전면에 도전물질을 증착하는 제6공정; 결과물에 제1도전형 불순물을 도우프하는 제7공정; 감광물질을 도포한 후 패터닝함으로써 랜딩 패드 형성을 위한 감광막패턴을 형성하는 제8공정; 상기 감광막패턴을 식각마스크로 하여 상기 도전물질을 패터닝함으로써 셀 어레이부에 랜딩 패드를 형성하는 제9공정; 제1도전형 MOS 트랜지스터가 형성될 영역에 형성되어 있는 상기 제1절연막을 이방성식각함으로써 상기 제1도전형 MOS 트랜지스터의 게이트전극의 측벽에 스페이서를 형성하는 제10공정; 제1도전형 불순물을 도우프하는 제11공정; 제2도전형 MOS 트랜지스터가 형성될 영역에 형성되어 있는 상기 제1절연막을 이방성식각함으로써 상기 제2도전형 MOS 트랜지스터의 게이트전극의 측벽에 스페이서를 형성하는 제12공정; 및 제2도전형 불순물을 도우프하는 제13공정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 의한 반도체 메모리장치의 트랜지스터의 제조방법에 있어서, 상기 제1공정 후에, 상기 게이트전극을 주입마스크로 하여 제1 및 제2도전형의 불순물을 주입하는 공정을 더 포함하는 것이 바람직하다.
본 발명의 다른 실시예에 의한 반도체 메모리장치의 트랜지스터의 제조방법에 있어서, 상기 제7공정은 상기 제5공정 또는 제9공정 후에 진행되는 것이 바람직하다.
본 발명의 또 다른 실시예에 의한 반도체 메모리장치의 트랜지스터의 제조방법에 있어서, 상기 제11공정에서, 상기 제1도전형 불순물은 제1도전형 MOS트랜지스터의 소오스/드레인이 형성될 영역뿐만 아니라 셀 어레이부 전면에도 도우프되는 것이 바람직하다.
따라서, 본 발명에 의한 반도체 메모리장치의 트랜지스터 및 그 제조방법에 의하면, 셀 어레이부의 트랜지스터의 소오스/드레인과 랜딩 패드를 주변회로부의 트래지스터의 소오스/드레인 보다 먼저 형성함으로써, 올림 절연막을 형성하는 공정을 생략할 수 있으므로, 구조 및 제조방법에 간단해진다. 따라서, 제조원가 절감과 수율향상을 꾀할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1도 및 제2a도 내지 제2i도에서 설명된 도면부호와 동일한 도면부호는 동일부분을 나타낸다.
제3도는 본 발명의 방법에 의해 제조된 랜딩 패드를 구비한 반도체 메모리장치에서의 트랜지스터의 구조를 도시한 단면도이다.
상기 제3도의 트랜지스터를 참조하면, 주변회로부에 올림 절연막(제1도의 도면부호 30)이 형성되어 있지 않은 것을 제외하면 상기 제1도의 트랜지스터와 동일하다는 것을 알 수 있다.
[제1실시예]
제4a도 내지 제4g도는 상기 제3도의 구조를 제조하기 위한 본 발명의 일 실시예에 의한 제조방법을 설명하는 단면도들이다.
먼저, 제4a도는 게이트전극(12) 및 제1절연막(18)을 형성하는 공정을 도시한 것으로서, 이는 제1 및 제2도전형의 반도체기판(10) 상에 게이트산화막, 게이트전극 형성 물질 및 산화막을 적층하는 제1공정, 상기 적층된 물질들을 패터닝하여 상기 게이트전극(12)을 형성하는 제2공정, 상기 게이트전극(12)을 마스크로 하여, 결과물 전면에 제1 및 제2도전형의 불순물이온을 저농도로 도우프함으로써, 저농도의 제1도전형 소오스/드레인(16) 및 저농도의 제2도전형 소오스/드레인(14)을 형성하는 제3공정 및 결과물 전면에, 예컨대 이산화실리콘과 같은 절연물질을 도포하여 상기 제1절연막(18)을 형성하는 제4공정으로 진행된다.
이때, 본 발명의 일 실시예에서는, 상기 게이트전극 형성 물질로, 예컨대 다결정실리콘을 사용하였고, 상기 제1도전형의 불순물이온으로는, 예컨대 인이나 아세닉과 같은 N형 불순물이온(5가이온)을 사용하였으며, 상기 제2도전형의 불순물이온으로는, 예컨대 보론과 같은 P형 불순물이온(3가이온)을 사용하였다.
또한, 상기 저농도란, 통상의 LDD 공정 시, 저농도의 소오스/드레인을 형성할 때의 불순물 농도를 의미한다.
제4b도는 셀 어레이부의 스페이서(25)를 형성하는 공정을 도시한 것으로서, 이는 결과물 전면에, 예컨대 포토레지스트와 같은 감광물질을 도포/현상하여 셀 어레이부만을 오픈시키는 제4감광막패턴(32)을 형성시키는 제1공정 및 표면으로 노출된 상기 제1절연막을 식각대상물로 한 이방성식각 공정을 행함으로써 셀 어레이부를 구성하고 있는 게이트전극(12)의 측벽에 스페이서(25)를 형성하는 제2공정으로 진행된다.
제4c도는 랜딩 패드 형성을 위한 도전물질(34)을 증착하는 공정을 도시한 것으로서, 이는 상기 제4감광막패턴(제4b도의 도면부호 32)을 제거하는 제1공정, 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질(34)을 증착하는 제2공정, 상기 도전물질(34)에 제1도전형의 불순물이온을 고농도로 도우프하는 제3공정 및 결과물 상에, 예컨대 포토레지스트와 같은 감광물질을 도포/현상하여 랜딩 패드 형성을 위한 제5감광막패턴(36)을 형성하는 제4공정으로 진행된다.
이때, 상기 고농도란, 통상의 LDD 공정 시, 고농도의 소오스/드레인을 형성할 때의 불순물 농도를 의미한다. 다결정실리콘에 도우프된 불순물은, 상기 다결정실리콘과 접속하고 있는 반도체기판으로 확산되어, 결과적으로 셀 어레이부의 트랜지스터의 고농도의 소오스/드레인(19)을 형성한다.
또한, 고농도의 소오스/드레인(19)을 형성하기 위한 불순물 도우프 공정은, 상기 다결정실리콘을 증착하기 전에 행해질 수도 있고, 랜딩 패드가 형성된 후(이후의 식각공정에서 완성됨) 행해질 수도 있다.
제4d도는 랜딩 패드(35)를 형성하는 공정을 도시한 것으로서, 이는 상기 제5감광막패턴을 식각마스크로 하고, 상기 도전물질을 식각대상물로 한 이방성식각 공정으로 행해진다.
제4e도는 제2도전형 MOS 트랜지스터의 고농도 소오스/드레인(15)을 형성하는 공정을 도시한 것으로서, 이는 랜딩 패드(35)가 형성되어 있는 결과물 전면에, 예컨대 포토레지스트와 같은 감광물질을 도포/현상하여 주변회로부 중 제2도전형 MOS 트랜지스터가 형성될 부분만을 오픈시키는 제3감광막패턴(28)을 형성하는 제1공정, 상기 감광막패턴(28)을 식각마스크로 하고, 표면으로 노출된 제1절연막을 식각대상물로 한 이방성식각을 행하여 제2도전형 MOS 트랜지스터의 게이트전극(12) 측벽에 스페이서(24)를 형성하는 제2공정 및 결과물에 제2도전형 불순물이온을 도우프함으로써 상기 스페이서(24)에 자기정합되는 고농도의 제2도전형 MOS 트랜지스터의 소오스/드레인(15)을 형성하는 제3공정으로 진행된다.
이때, 상기 제2도전형 불순물로는, 예컨대 보론과 같은 P형 불순물이온이 사용된다.
제4f도는 제1도전형 MOS 트랜지스터의 고농도 소오스/드레인(17)을 형성하는 공정을 도시한 것으로서, 이는 상기 제3감광막패턴을 제거하는 제1공정, 결과물 전면에, 예컨대 포토레지스트와 같은 감광물질을 도포/현상하여 주변회로부 중 제1도전형 MOS 트랜지스터가 형성될 부분만을 오프시키는 제2감광막패턴(26)을 형성하는 제1공정, 상기 감광막패턴(26)을 식각마스크로 하고, 표면으로 노출된 제1절연막을 식각대상물로 한 이방성식각을 행하여 제1도전형 MOS 트랜지스터의 게이트전극(12) 측벽에 스페이서(24)를 형성하는 제2공정 및 결과물에 제1도전형 불순물이온을 도우프함으로써 상기 스페이서(24)에 자기정합되는 고농도의 제1도전형 MOS 트랜지스터의 소오스/드레인(17)을 형성하는 제3공정으로 진행된다.
이때, 상기 제1도전형 불순물로는, 예컨대 인 또는 아세닉이온과 같은 N형 불순물이온이 사용된다.
제4g도는 상기 제2감광막패턴을 제거한 후의 결과물이다.
[제2실시예]
제5도는 상기 제3도의 구조를 제조하기 위한 본 발명의 다른 실시예에 의한 제조방법을 설명하는 단면도로서, 상기 제4f도의 공정 시, 상술한 일 실시예에서는 셀 어레이부를 감광막패턴(제4f도의 제2감광막패턴(26) 참조)으로 덮은 상태에서 불순물이온 도우프공정을 행하였으나, 본 실시예에서는, 주변회로부 중 제1도전형 트랜지스터가 형성될 부분 뿐만 아니라 셀 어레이부까지 오픈시킨 감광막패턴(38)을 이용하여 불순물이온을 도우프하였다.
본 실시예에 의하면, 제2도전형 MOS 트랜지스터의 소오스/드레인 형성을 위한 불순물이온 주입공정 시 주입되는 불순물이, 랜딩 패드(35)에도 주입되므로 랜딩 패드의 저항을 더욱 낮추어 준다.
따라서, 본 발명에 의한 반도체 메모리장치의 트랜지스터 및 그 제조방법에 의하면, 셀 어레이부의 트랜지스터의 소오스/드레인과 랜딩 패드를 형성한 후, 주변회로부의 트랜지스터의 소오스/드레인을 형성하므로, 올림 절연막을 형성하는 공정을 생략해도 된다.
따라서, 제조공정을 간단히 할 수 있어, 제조원가를 절감하고 수율을 향상시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (3)

  1. 셀 어레이부 및 주변회로부의 반도체 기판 상에 게이트전극들을 형성하는 제1공정; 결과물 기판 전면 상에 제1절연막을 형성하는 제2공정; 상기 셀 어레이부만을 오픈시키는 제1감광막패턴을 형성하는 제3공정; 표면으로 노출된 상기 제1절연막을 이방성식각하여 셀 어레이부의 게이트전극 측벽에 스페이서를 형성하는 제4공정; 상기 제1감광막패턴을 제거하는 제5공정; 결과물 기판 전면에 도전물질을 증착하는 제6공정; 제1도전형 불순물을 상기 도전물질에 도우프하는 제7공정; 상기 도전물질 상에 랜딩 패드 형성을 위한 제2감광막패턴을 형성하는 제8공정; 상기 제2감광막패턴을 식각마스크로 하여 상기 도전물질을 패터닝함으로써 상기 셀 어레이부에 랜딩 패드를 형성하는 제9공정; 상기 주변회로부에서 제1도전형 MOS 트랜지스터가 형성될 영역에 형성되어 있는 상기 제1절연막을 이방성식각함으로써 상기 제1도전형 MOS 트랜지스터의 게이트전극 측벽에 스페이서를 형성하는 제10공정; 상기 제1도전형 MOS 트랜지스터가 형성될 영역에 제1도전형의 불순물을 도우프하여 상기 제1도전형 MOS 트랜지스터의 소오스와 드레인을 형성하는 제11공정; 상기 주변회로부에서 제2도전형 MOS 트랜지스터가 형성될 영역에 형성되어 있는 상기 제1절연막을 이방식각함으로써 상기 제2도전형 MOS 트랜지스터의 게이트전극 측벽에 스페이서를 형성하는 제12공정; 및 상기 제2도전형 MOS 트랜지스터가 형성될 영역에 제2도전형의 불순물을 도우프하여 상기 제2도전형 MOS 트랜지스터의 소오스와 드레인을 형성하는 제13공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제7공정은 상기 제5공정 또는 제9공정 후에 진행되는 것을 특징으로 하는 반도체 메모리장치의 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 제11공정에서, 상기 제1도전형 불순물은 제1도전형 MOS 트랜지스터가 형성될 영역 뿐만아니라 셀 어레이부 전 영역에도 도우프되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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