KR940016902A - 모스(mos) 트랜지스터 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract 2
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract 8
- 239000000758 substrate Substances 0.000 claims abstract 7
- 238000000151 deposition Methods 0.000 claims abstract 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract 3
- 229910052796 boron Inorganic materials 0.000 claims abstract 3
- 238000005530 etching Methods 0.000 claims abstract 2
- 238000005468 ion implantation Methods 0.000 claims abstract 2
- 238000000059 patterning Methods 0.000 claims abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 2
- 229920005591 polysilicon Polymers 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 1
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Abstract
본 발명은 자기 정열된 얇은 P--LDD(Lightly Doped Drain) 접합형성에 적합하도록 한 모스 트랜지스터 제조방법에 관한 것으로 저농도 불순물층(4)을 얇게접합시켜 쇼트 채널효과를 줄일수 있는 MOS 트랜지스터 제조방법을 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위하여 기판(1)상에 절연막(2)을 형성하고 폴리실리콘(3)과 산화막(4)을 증착하여 패턴링함으로써 게이트전극을 형성하는 제 1 공정, 상기 게이트(3) 측벽과 기판(1)상에 산화막을 형성하고 불순물을 증착, 상기 게이트(3) 측벽에만 남도록 식각함으로써 게이트 측벽 불순물층(8)을 형성하는 제 2 공정, 상기 산화막(7)을 통해 보론을 기판(1)에 확산시켜 저농도 불순물층(9)을 형성하는 이온주입으로 고농도 불순물층(6)을 형성하는 제 3 공정으로 이루어짐을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명의 일실시예를 나타내는 공정순서도.
Claims (2)
- 기판(1)상에 절연막(2)을 형성하고 폴리실리콘(3)과 산화막(4)을 증착하여 패턴링함으로써 게이트 전극을 형성하는 제 1 공정, 상기 게이트(3) 측벽과 기판(1)상에 산화막(8)을 형성하고 불순물을 증착, 상기 게이트(3) 측벽에만 남도록 식각하여 게이트측벽 불순물층(9)을 형성하는 제 2 공정, 상기 산화막(8)을 통해 보론을 기판(1)에 확산시켜 저농도 불순물층(10)을 형성한후 이온주입으로 고농도 불순물층(7)을 형성하는 제 3 공정으로 이루어짐을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제 3 공정중 보론 확산 방법은 RTP(Rapid Thermal Process)법을 이용함을 특징으로 하는 모스 트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024909A KR950013792B1 (ko) | 1992-12-21 | 1992-12-21 | 모스(mos) 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024909A KR950013792B1 (ko) | 1992-12-21 | 1992-12-21 | 모스(mos) 트랜지스터 제조방법 |
Publications (2)
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| KR940016902A true KR940016902A (ko) | 1994-07-25 |
| KR950013792B1 KR950013792B1 (ko) | 1995-11-16 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019920024909A KR950013792B1 (ko) | 1992-12-21 | 1992-12-21 | 모스(mos) 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950013792B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100965213B1 (ko) * | 2002-12-30 | 2010-06-22 | 동부일렉트로닉스 주식회사 | 반도체 장치의 트렌지스터 형성 방법 |
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1992
- 1992-12-21 KR KR1019920024909A patent/KR950013792B1/ko not_active IP Right Cessation
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| KR950013792B1 (ko) | 1995-11-16 |
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