KR950025925A - 반도체소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로, 트랜지스터의 얕은 접합 형성을 용이하게 하고 숏채널효과를 감소시키기 위한 것이다.
본 발명은 제1도전형 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막상에 불순물을 함유하지 않은 제1도전층을 형성하는 공정, 상기 제1도전층을 소정의 게이트전극패턴으로 패터닝하는 공정, 상기 제1도전층을 포함한 기판상에 제2도전형의 불순물을 함유한 제2도전층을 형성하는 공정, 상기 제2도전층을 선택적으로 식각하여 게이트전극 패턴보다 소정의 폭만큼 큰 패턴을 형성하는 공정, 제2도전형 불순물을 고농도로 이온주입하고 열처리하여 제2도전형의 고농도 소오스 및 드레인영역을 형성함과 동시에 상기 제2도전층으로부터 불순물이 기판으로 확산되도록 하여 제2도전형의 저농도 소오스 및 드레인영역을 형성하는 공정, 및 상기 제2도전층을 소정의 게이트전극패턴으로 패터닝하여 게이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는반도체소자 제조방법을 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일실시예에 의한 LDD 구조의 MOS 트랜지스터 제조방법을 도시한 공정순서도.
Claims (6)
- 제1도전형 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막상에 불순물을 함유하지 않은 제1도전층을 형성하는 공정, 상기 제1도전층을 소정의 게이트전극패턴으로 패터닝하는 공정, 상기 제1도전층을 포함한 기판상에 제2도전형의 불순물을 함유한 제2도전층을 형성하는 공정, 상기 제2도전층을 선택적으로 식각하여 게이트전극 패턴보다 소정의 폭만큼 큰 패턴을 형성하는 공정, 제2도전형 불순물을 고농도로 이온주입하고 열처리하여 제2도전형의 고농도 소오스 및 드레인영역을 형성함과 동시에 상기 제2도전층으로부터 불순물이 기판으로 확산되도록 하여 제2도전형의 저농도 소오스 및 드레인영역을 형성하는 공정, 및 상기 제2도전층을 소정의 게이트전극패턴으로 패터닝하여 게이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 제1도전층은 불순물이 도핑되지 않은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 제1도전층은 원하는 게이트전극 두께의 1/3정도의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 제2도전층은 불순물이 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 제2도전층은 원하는 게이트전극 두께의 2/3정도의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 제2도전층은 게이트전극 패턴에 게이트전극 양측으로 상기 제2도전형의 저농도 소오스 및 드레인영역의 폭만큼 더해진 크기로 패터닝하는 것을 특징으로 하는 반도체소자 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Publications (2)
| Publication Number | Publication Date |
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| KR970006219B1 KR970006219B1 (ko) | 1997-04-24 |
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ID=19376964
Family Applications (1)
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| KR1019940002299A KR970006219B1 (ko) | 1994-02-07 | 1994-02-07 | 반도체소자 제조방법 |
Country Status (1)
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| KR (1) | KR970006219B1 (ko) |
-
1994
- 1994-02-07 KR KR1019940002299A patent/KR970006219B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR970006219B1 (ko) | 1997-04-24 |
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