KR970053596A - 박막트랜지터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 제1전도층의 채널 상부에 제1게이트전도층이 오버랩되어 형성되고, 상기 제1전도층의 채널 일측에 소오스가 형성되며, 상기 제1전도층의 채널 타측에 오프-셋 영역을 가지고 드레인이 형성되는 탑 게이트 형 박막트랜지스터에 있어서, 상기 오프-셋 영역 상에 형성된 제2게이트전도층을 포함하는 것을 특징으로 하는 박막트랜지스터 및 그 제조 방법에 관한 것으로, 박막트랜지스터의 온/오프 전류 비를 향상시켜 소자의 전기적 특성을 향상시키는 효과가 있다.

Description

박막트랜지스터 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 박막트랜지스터 제조 공정도.

Claims (5)

  1. 제1전도층의 채널 상부에 제1게이트전도층이 오버랩 되어 형성되고, 상기 제1전도층의 채널 일측에 소오스가 형성되며, 상기 제1전도층의 채널 타측에 오프-셋 영역을 가지고 드레인이 형성되는 탑 게이트 형 박막트랜지스터에 있어서; 상기 오프-셋 영역 상에 형성된 제2게이트전도층을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서, 상기 제2게이트전도층은 저농도불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 박막트랜지스터.
  3. 박막트랜지스터 제조 방법에 있어서, 제1전도막 패턴을 형성하고, 전체구조상부에 게이트산화막을 형성하는 단계; 상기 제1전도막의 채널지역에 오버랩되는 제2전도막 패턴을 상기 게이트산화막에 형성하는 단계; 전면에 저농도 불순물을 이온주입하는 단계; 상기 제1전도막의 드레인 오프-셋 영역 상에 오버랩되는 제2전도막 패턴을 형성하는 단계; 및 상기 제1전도막의 소오스/드레인 영역에 고농도 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  4. 제3항에 있어서, 상기 제1전도막 내지 제3전도막은 폴리실리콘막인 것을 특징으로 하는 박막트랜지스터 제조 방법.
  5. 제3항에 있어서, 상기 제3전도막은 저농도 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 박막트랜지스터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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