KR970054492A - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 소오스/드레인간의 직렬저항을 줄이고 이에 따라 높은 온/오프 전류비를 얻을 수 있도록 한 것이다. 이를 위해 본 발명은 기판과, 상기 기판상에 형성된 버퍼층 상부 소정영역에 형성된 비정질실리콘으로 이루어진 얇은 채널층, 상기 채널층상에 게이트 절연막을 개재하여 형성된 게이트 전극, 상기 게이트 전극 양측에 형성된 절연막 측벽, 상기 채널층 양단의 상기 절연막 측벽 하부에 형성된 폴리실리콘으로 이루어진 저농도의 불순물영역, 상기 저농도 불순물영역 양측에 형성되며, 채널층보다 두꺼운 폴리실리콘으로 이루어진 고농도의 소오스 및 드레인 영역으로 이루어지는 박막 트랜지스터를 제공한다.

Description

박막 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 박막 트랜지스터 구조를 도시한 단면구조도이다.

Claims (7)

  1. 기판과, 상기 기판상에 형성된 버퍼층 상부 소정영역에 형성된 비정질실리콘으로 이루어진 얇은 채널층, 상기 채널층상에 게이트 절연막을 개재하여 형성된 게이트 전극, 상기 게이트 전극 양측에 형성된 절연막 측벽, 상기 채널층 양단의 상기 절연막 측벽 하부에 형성된 폴리실리콘으로 이루어진 저농도의 불순물영역, 상기 저농도 불순물영역 양측에 형성되며, 채널층보다 두꺼운 폴리실리콘으로 이루어진 고농도의 소오스 및 드레인 영역으로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 저농도 불순물 영역과 상기 고농도의 소오스 및 드레인 영역에 의해 LDD구조의 소오스 및 드레인이 구성되는 것을 특징으로 하는 박막 트랜지스터.
  3. 기판상에 도핑되지 않은 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층을 소정의 소오스 및 드레인 영역 패턴으로 패터닝하는 단계, 기판 전면에 비정질 실리콘층을 상기폴리실리콘층보다 얇게 형성하는 단계, 상기 비정질 실리콘층에 채널 이온주입을 실시하는 단계, 상기 비정질 실리콘층상에 게이트 절연막과 게이트 형성용 도전층을 차례로 형성하는 단계, 상기 도전층을 소정 패턴으로 패터닝하여 상기 소오스 및 드레인 폴리실리콘층 사이의 상기 채널층영역 상부에 게이트를 형성하는 단계, 상기 게이트를 마스크로 하여 기판 전면에 저농도 이온주입을 실시하는 단계, 상기 게이트 측면에 절연막 측벽을 형성하는 단계, 상기 게이트 및 절연막 측벽을 마스크로 하여 기판 전면에 고농도 이온주입을 실시하는 단계, 및 어닐링을 실시하는 단계로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  4. 제3항에 있어서, 도핑되지 않은 폴리실리콘층은 2000∼5000A 정도의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  5. 제3항에 있어서, 상기 비정질실리콘층은 500-1000Å 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  6. 제3항에 있어서, 상기 저농도 이온주입과 고농도 이온주입에 의해 상기 소오스 및 드레인 폴리실리콘층과 그 상부의 비정질실리콘층도 도핑되어 전체적으로 도핑된 폴리실리콘층이 되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제3항에 있어서, 상기 저농도 이온주입과 고농도 이온주입에 의해 기판에 주입된 이온이 상기 어닐링에 의해 활성화되어 상기 절연막 측벽 하부에 그 양측의 폴리실리콘층에 각각 저농도 불순물영역과 소오스 및 드레인이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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