KR940016915A - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터에 관한 것으로 공정을 줄일 수 있고 특성 및 수율을 향상시킬 수 있도록한 박막트랜지스터 제조방법에 관한 것이다.
종래에 박막트랜지스터 제조방법에 있어서는 반도체층 폭이 게이트 전극 폭보다 크게 되어 TFT-LCD구동시 백라이트에 의해 반도체층에 전자가 여기되므로 박막트랜지스터의 누설전류가 증가하여 온/오프 비가 감소되므로 LCD의 특성이 저하되고 공정이 복잡했다.
본 발명은 게이트 전극이 형성된 기판위에 게이트 절연막 반도체층 에치스토퍼층이 차례로 반도체층의 폭이 게이트 전극 폭보다 작게 형성하여 불순물 반도체층과 소오스/드레인 전극을 형성한 것이다. 따라서 공정이 줄어들고 특성 및 수율이 향상된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명의 박막트랜지스터 단면도, 제 4 도는 본 발명의 박막트랜지스터 공정 단면도, 제 5 도는 본 발명 다른 실시예의 박막트랜지스터 공정 단면도.
Claims (5)
- 게이트 전극(2)에 패터닝된 유리기판(1)위에 게이트 절연막(3), 반도체층(4), 에치스토퍼층(5) 및 감광막(9)을 차례로 증착하는 제 1 공정과, 기판(1)쪽에서 배면 노광하여 감광막(9)을 패터닝한 후 에치스토퍼층(5)과 반도체층(4)을 동시에 테이퍼 식각하는 제 2 공정과, 전면에 불순물 반도체층(6)과 금속(10)을 증착하고 이 두층의 채널 부분을 선택적으로 제거하여 소오스/드레인 전극(7,8)을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 반도체층(4)의 폭은 게이트 전극(2) 폭보다 작고, 에치스토퍼층(5)의 폭보다 크게 형성함을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 에치스토퍼층(5)과 반도체층(4)을 테이퍼 식각한 뒤 반도체층(4) 표면에 n형 이온주입하여 불순물 반도체층(6)을 형성한뒤 그 위에 금속(10)을 증착하고 열처리하여 실리사이드로 된 소오스/드레인 전극(7,8)을 형성함을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 에치스토퍼층(5)과 반도체층(4)의 동시 테이퍼 식각은 BOE용액으로 에치스토퍼층(5)을 습식식각 하고 CF4+O2또는 C2ClF5+O2가스로 반도체층(4)을 건식식각함을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 에치스토퍼층(5)과 반도체층(4)의 동시 테이퍼 식각시 C2ClF5:SF6:O2=6:4:3 비율의 에칭가스를 사용하여 식각함을 특징으로 하는 박막트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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