KR970023879A - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 결정입자의 크기가 크며, 폴리실리콘 결함을 패시베이션할 수 있는 박막트랜지스터 제조방법에 관한 것으로, 반도체 기판에 제1실리콘산화막을 형성한 다음, 게이트 형성용 폴리실리콘막을 증착 및 식각하여 게이트전극을 형성하는 제1단계; 상기 게이트전극 표면을 따라 소정 두께의 게이트산화막을 형성하는 제2단계; 상기 제1단계 및 제2단계에 의한 구조 전체의 상부에 채널 폴리실리콘막을 형성하되, 비정질 상태로 형성하는 제3단계; 소스/드레인 이온주입 마스크를 형성한 다음 이를 차단막으로 불순물을 이온주입 하여 소스/드레인을 형성하는 제4단계; 및 상기 제1단계 내지 제4단계에 의한 구조 전체의 상부에 제2실리콘산화막을 소정두께로 형성한 다음, 불소를 이온주입 하여 Si-F결합을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 본 발명의 일실시예가 적용된 박막트랜지스터 형성과정을 나타내는 단면도.
Claims (5)
- 박막트랜지스터 제조방법에 있어서, 반도체 기판에 제1실리콘산화막을 형성한 다음, 게이트 형성용 폴리실리콘막을 증착 및 식각하여 게이트전극을 형성하는 제1단계 ; 상기 게이트전극 표면을 따라 소정 두께의 게이트산화막을 형성하는 제2단계 ; 상기 제1단계 및 제2단계에 의한 구조 전체의 상부에 채널 폴리 실리콘막을 형성하되, 비정질 상태로 형성하는 제3단계, 소스/드레인 이온주입 마스크를 형성한 다음 이를 차단막으로 불순물을 이온주입하여 소스/드레인을 형성하는 제4단계 ; 및 상기 제1단계 내지 제4단계에 의한 구조 전체의 상부에 제2실리콘산화막을 소정두께로 형성한 다음, 불소(Fluorine)를 이온주입 하여 Si-F결합을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 제3단계의 비정질 상태의 채널폴리실리콘막은 저압화학기상증착(LPCVD)법으로 550℃의 온도하에서 증착되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 채널폴리실리콘막은 600내지 1000Å 두께로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제2실리콘산화막은 100 내지 300Å 두께로 증착되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 제5단계의 불소 이온주입은 2×1015cm-2도즈, 90keV의 이온주입 에너지하에서 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476377B1 (ko) * | 1997-08-30 | 2005-09-08 | 주식회사 하이닉스반도체 | 박막트랜지스터제조방법 |
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1995
- 1995-10-27 KR KR1019950037737A patent/KR100196521B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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Also Published As
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| KR100196521B1 (ko) | 1999-06-15 |
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