JPH03233938A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH03233938A JPH03233938A JP2817290A JP2817290A JPH03233938A JP H03233938 A JPH03233938 A JP H03233938A JP 2817290 A JP2817290 A JP 2817290A JP 2817290 A JP2817290 A JP 2817290A JP H03233938 A JPH03233938 A JP H03233938A
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- 239000010408 film Substances 0.000 claims abstract description 78
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- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
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- 238000005530 etching Methods 0.000 claims description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタの製造方法に関するものであ
る。
る。
第５図は従来の製造方法によって得られるコブラナ型薄
膜トランジスタを示したものである。同図において、１
はガラス等からなる絶縁基板であり、この基板１」二に
はアモルファスシリコン等からなる半導体層２が形成さ
れている。また、半導体層２の上にはコンタクト層３を
介してソース電極４およびドレイン電極５が形成され、
これらのソース電極４およびドレイン電極５の上には窒
化シリコン等からなるゲート絶縁膜６が基板１の表面全
体を覆うように形成されている。そして、ゲト絶縁膜６
の上にはゲート電極７が形成されている。
膜トランジスタを示したものである。同図において、１
はガラス等からなる絶縁基板であり、この基板１」二に
はアモルファスシリコン等からなる半導体層２が形成さ
れている。また、半導体層２の上にはコンタクト層３を
介してソース電極４およびドレイン電極５が形成され、
これらのソース電極４およびドレイン電極５の上には窒
化シリコン等からなるゲート絶縁膜６が基板１の表面全
体を覆うように形成されている。そして、ゲト絶縁膜６
の上にはゲート電極７が形成されている。
このようなコプラナ型薄膜トランジスタの製造方法は、
まず第６図（ａ）に示すように基板１上に半導体層２お
よびコンタクト層３をプラズマＣＶＤ等の方法により形
成する。次に第６図（ｂ）に示すようにコンタクト層３
の上にソース及びドレイン電極用の金属膜８をスパッタ
等の方法により形成した後、金属膜８およびコンタクト
層３をホトリソグラフィ法によりエツチングし、第６図
（Ｃ）に示すように半導体層２のチャンネル部上を除い
てコンタクト層３を介してソース電極４およびドレイン
電極５を形成する。次に第６図（ｄ）に示すようにソー
ス電極４およびドレイン電極５の上にゲート絶縁膜６を
プラズマＣＶＤ等の方法により形成した後、第６図（ｅ
）に示すようにゲート絶縁膜６の上にゲート電極用の金
属膜９をスパッタ等の方法で形成する。そして、この金
属膜９をホトリソグラフィ法によりエツチングし、第６
図（ｆ）に示すようにゲート絶縁Ｗｋ６の上にゲート電
極７を形成する。
まず第６図（ａ）に示すように基板１上に半導体層２お
よびコンタクト層３をプラズマＣＶＤ等の方法により形
成する。次に第６図（ｂ）に示すようにコンタクト層３
の上にソース及びドレイン電極用の金属膜８をスパッタ
等の方法により形成した後、金属膜８およびコンタクト
層３をホトリソグラフィ法によりエツチングし、第６図
（Ｃ）に示すように半導体層２のチャンネル部上を除い
てコンタクト層３を介してソース電極４およびドレイン
電極５を形成する。次に第６図（ｄ）に示すようにソー
ス電極４およびドレイン電極５の上にゲート絶縁膜６を
プラズマＣＶＤ等の方法により形成した後、第６図（ｅ
）に示すようにゲート絶縁膜６の上にゲート電極用の金
属膜９をスパッタ等の方法で形成する。そして、この金
属膜９をホトリソグラフィ法によりエツチングし、第６
図（ｆ）に示すようにゲート絶縁Ｗｋ６の上にゲート電
極７を形成する。
ところで、上記のような方法によって製造される薄膜ト
ランジスタは、例えばゲート電極形成時のアライメント
誤差やパターン変換差等の理由からゲート電極７をソー
ス電極４およびドレイン電極５の上まで延ばして形成せ
ざるを得なかった。
ランジスタは、例えばゲート電極形成時のアライメント
誤差やパターン変換差等の理由からゲート電極７をソー
ス電極４およびドレイン電極５の上まで延ばして形成せ
ざるを得なかった。
このため、ゲート電極７の一部がソース電極４およびド
レイン電極５と重なり合い、この重なり部分に実質的に
寄生容量の大きいコンデンサＣ６Ｓ。
レイン電極５と重なり合い、この重なり部分に実質的に
寄生容量の大きいコンデンサＣ６Ｓ。
ＣＧＤが形成されていた。このため、例えばゲート電極
７に加えた信号パルスがコンデンサＣＧ Ｓ ｒＣＧＤ
を通してソース電極４およびドレイン電極５に漏れ出し
たり、あるいは薄膜トランジスタを用いて多段の回路を
構成した場合にある段のＣＣＳは前段にとって負荷容量
となるために信号伝送の遅れが生じるなどの問題があっ
た。
７に加えた信号パルスがコンデンサＣＧ Ｓ ｒＣＧＤ
を通してソース電極４およびドレイン電極５に漏れ出し
たり、あるいは薄膜トランジスタを用いて多段の回路を
構成した場合にある段のＣＣＳは前段にとって負荷容量
となるために信号伝送の遅れが生じるなどの問題があっ
た。
本発明は上記のような問題点に鑑みてなされたものであ
り、その目的はゲート・ソース間およびゲート・ドレイ
ン間の寄生容量（Ｃａｓ、Ｃｃｏ）を小さくすることの
できる薄膜トランジスタの製造方法を提供することにあ
る。
り、その目的はゲート・ソース間およびゲート・ドレイ
ン間の寄生容量（Ｃａｓ、Ｃｃｏ）を小さくすることの
できる薄膜トランジスタの製造方法を提供することにあ
る。
上記課題を解決するために本発明による薄膜トランジス
タの製造方法は、基板上に半導体層、ソース電極及びド
レイン電極を形成する工程と、この上にゲート絶縁膜を
形成する工程と、この上にゲート電極となる金属膜を形
成する工程と、この金属膜の表面を平坦化する工程と、
この後に、前記金属膜を前記ゲート絶縁膜の表面が露出
するまで膜厚方向にエツチングする工程とからなるもの
である。
タの製造方法は、基板上に半導体層、ソース電極及びド
レイン電極を形成する工程と、この上にゲート絶縁膜を
形成する工程と、この上にゲート電極となる金属膜を形
成する工程と、この金属膜の表面を平坦化する工程と、
この後に、前記金属膜を前記ゲート絶縁膜の表面が露出
するまで膜厚方向にエツチングする工程とからなるもの
である。
Ｃ作 用〕
すなわち、本発明の薄膜トランジスタの製造方法は、ゲ
ート絶縁膜の上に形成された金属膜の表面を平坦化した
後、該金属膜をゲート絶縁膜の表面が露出するまで膜厚
方向にエツチングすることにより、ゲート絶縁膜の上に
ソース電極およびドレイン電極と重なり部を持たないゲ
ート電極を形成できるので、ゲート・ソース間およびゲ
ート−ドレイン間の寄生容量（Ｃｃ ｓ 、 Ｃｃ
ｏ ）を小さくすることができ、動作特性の優れた薄膜
トランジスタを製造できる。
ート絶縁膜の上に形成された金属膜の表面を平坦化した
後、該金属膜をゲート絶縁膜の表面が露出するまで膜厚
方向にエツチングすることにより、ゲート絶縁膜の上に
ソース電極およびドレイン電極と重なり部を持たないゲ
ート電極を形成できるので、ゲート・ソース間およびゲ
ート−ドレイン間の寄生容量（Ｃｃ ｓ 、 Ｃｃ
ｏ ）を小さくすることができ、動作特性の優れた薄膜
トランジスタを製造できる。
以下、本発明の実施例を図面を参照して説明する。
第１図および第２図は本発明の第１実施例を示し、第１
図は本発明方法によって得られるコブラナ型薄膜トラン
ジスタを示す断面図である。同図において、１１はガラ
ス等からなる絶縁基板であり、この基板１１上にはアモ
ルファスシリコン等からなる半導体層１２が形成されて
いる。また、半導体層１２の上にはコンタクト層１３を
介してソース電極１４およびドレイン電極］５が形成さ
れ、これらソース電極１４およびドレイン電極１５の上
には窒化シリコン等からなるゲート絶縁膜１６が基板１
１の表面全体を覆うように形成されている。そして、上
記ゲート絶縁膜１６の上にはソース電極１４およびドレ
イン電極１５と重なり部を持たないゲート電極１７が形
成されている。
図は本発明方法によって得られるコブラナ型薄膜トラン
ジスタを示す断面図である。同図において、１１はガラ
ス等からなる絶縁基板であり、この基板１１上にはアモ
ルファスシリコン等からなる半導体層１２が形成されて
いる。また、半導体層１２の上にはコンタクト層１３を
介してソース電極１４およびドレイン電極］５が形成さ
れ、これらソース電極１４およびドレイン電極１５の上
には窒化シリコン等からなるゲート絶縁膜１６が基板１
１の表面全体を覆うように形成されている。そして、上
記ゲート絶縁膜１６の上にはソース電極１４およびドレ
イン電極１５と重なり部を持たないゲート電極１７が形
成されている。
このようなコブラナ型薄膜トランジスタを製造するには
、まず第２図（ａ）に示すように基板１１上に半導体層
１２およびコンタクト層１３をプラズマＣＶＤ等の方法
により形成する。次に第２図（ｂ）に示すようにコンタ
クト層１３の上にソース及びドレイン電極用の金属膜１
８をスパッタ等の方法で形成した後、金属膜１８および
コンタクト層１３の一部をホトリソグラフィ法によりエ
ツチングし、第２図（Ｃ）に示すように半導体層１２の
チャンネル部上を除いてコンタクト層１３を介してソー
ス電極１４およびドレイン電極１５を形成する。次に第
２図（ｄ）に示すようにゲート絶縁膜１６をプラズマＣ
ＶＤ等の方法により形成した後、第２図（ｅ）に示すよ
うにゲート絶縁膜１６の上にゲート電極用の金属膜１つ
をスパッタ等の方法で形成する。そして、この金属膜１
つにレーザ光を照射して第２図（ｆ）に示すように金属
膜１９の表面を平坦化した後、金属膜１つをゲート絶縁
膜１６の表面が露出するまで膜厚方向にエツチングする
。
、まず第２図（ａ）に示すように基板１１上に半導体層
１２およびコンタクト層１３をプラズマＣＶＤ等の方法
により形成する。次に第２図（ｂ）に示すようにコンタ
クト層１３の上にソース及びドレイン電極用の金属膜１
８をスパッタ等の方法で形成した後、金属膜１８および
コンタクト層１３の一部をホトリソグラフィ法によりエ
ツチングし、第２図（Ｃ）に示すように半導体層１２の
チャンネル部上を除いてコンタクト層１３を介してソー
ス電極１４およびドレイン電極１５を形成する。次に第
２図（ｄ）に示すようにゲート絶縁膜１６をプラズマＣ
ＶＤ等の方法により形成した後、第２図（ｅ）に示すよ
うにゲート絶縁膜１６の上にゲート電極用の金属膜１つ
をスパッタ等の方法で形成する。そして、この金属膜１
つにレーザ光を照射して第２図（ｆ）に示すように金属
膜１９の表面を平坦化した後、金属膜１つをゲート絶縁
膜１６の表面が露出するまで膜厚方向にエツチングする
。
このようにゲート絶縁膜１６の上に形成された金属膜］
９の表面をレーザ光により平坦化した後、ゲート絶縁膜
１６の表面が露出するまで金属膜１９を膜厚方向にエツ
チングすると、第２図（ｇ）に示すようにゲート絶縁膜
１６の上にソース電極１４およびドレイン電極１５と重
なり部を持たないゲート電極１７が形成されるので、ゲ
ート・ソース間およびゲート・ドレイン間の寄生容量Ｃ
Ｇ５ＩＣ０Ｄを小さくすることができる。したがって、
ゲート・ソース間およびゲート・ドレイン間の寄生容量
ＣＧＳ、ＣＯＤによる信号の漏れや遅れを防止でき、薄
膜トランジスタのトランジスタ特性を向上させることが
できる。
９の表面をレーザ光により平坦化した後、ゲート絶縁膜
１６の表面が露出するまで金属膜１９を膜厚方向にエツ
チングすると、第２図（ｇ）に示すようにゲート絶縁膜
１６の上にソース電極１４およびドレイン電極１５と重
なり部を持たないゲート電極１７が形成されるので、ゲ
ート・ソース間およびゲート・ドレイン間の寄生容量Ｃ
Ｇ５ＩＣ０Ｄを小さくすることができる。したがって、
ゲート・ソース間およびゲート・ドレイン間の寄生容量
ＣＧＳ、ＣＯＤによる信号の漏れや遅れを防止でき、薄
膜トランジスタのトランジスタ特性を向上させることが
できる。
第３図および第４図は本発明の第２実施例を示し、第３
図は本実施例によって得られるスタガー型薄膜トランジ
スタを示す断面図である。同図において、ガラス等から
なる絶縁基板１１上にはソース電極１４およびドレイン
電極１５が形成され、これらのソース電極１４およびド
レイン電極１５の上にはコンタクト層１３を介して半導
体層１２が形成されている。また、半導体層１２の上に
は窒化シリコン等からなるゲート絶縁膜］６が基板１１
の表面全体を覆うように形成されており、このゲート絶
縁膜１６の上にはソース電極１４およびドレイン電極１
５と重なり部を持たないゲート電極１７が形成されてい
る。
図は本実施例によって得られるスタガー型薄膜トランジ
スタを示す断面図である。同図において、ガラス等から
なる絶縁基板１１上にはソース電極１４およびドレイン
電極１５が形成され、これらのソース電極１４およびド
レイン電極１５の上にはコンタクト層１３を介して半導
体層１２が形成されている。また、半導体層１２の上に
は窒化シリコン等からなるゲート絶縁膜］６が基板１１
の表面全体を覆うように形成されており、このゲート絶
縁膜１６の上にはソース電極１４およびドレイン電極１
５と重なり部を持たないゲート電極１７が形成されてい
る。
このようなスタガー型薄膜トランジスタを製造するには
、まず第４図（ａ）に示すように基板１１上にソース及
びドレイン電極用の金属膜１８およびコンタク層１３を
形成する。そして、チャンネル部の金属膜１８およびコ
ンタクト層１３をエツチングし、第４図（ｂ）に示すよ
うに基板１１上にソース電極１４およびドレイン電極１
５を形成する。次に第４図（ｃ）に示すようにコンタク
ト層１３の上に半導体層１２およびゲート絶縁膜１６を
プラズマＣＶＤ等の方法により形成した後、第４図（ｄ
）に示すようにゲート絶縁膜１６の上にゲート電極用の
金属膜１９を形成する。
、まず第４図（ａ）に示すように基板１１上にソース及
びドレイン電極用の金属膜１８およびコンタク層１３を
形成する。そして、チャンネル部の金属膜１８およびコ
ンタクト層１３をエツチングし、第４図（ｂ）に示すよ
うに基板１１上にソース電極１４およびドレイン電極１
５を形成する。次に第４図（ｃ）に示すようにコンタク
ト層１３の上に半導体層１２およびゲート絶縁膜１６を
プラズマＣＶＤ等の方法により形成した後、第４図（ｄ
）に示すようにゲート絶縁膜１６の上にゲート電極用の
金属膜１９を形成する。
そして、この金属膜１つにレーザ光を照射して第４図（
ｅ）に示すように金属膜１９の表面を平坦化した後、第
４図（ｆ）に示すように金属膜１つをゲート絶縁膜１６
の表面が露出するまで膜厚方向にエツチングすることに
より、第１実施例と同様にゲート絶縁膜１６の上にソー
ス電極１４およびドレイン電極１５と重なり部を持たな
いゲート電極１７を形成することができ、ゲート・ソー
ス間およびゲート・ドレイン間の寄生容量ｃ＋ａｓ。
ｅ）に示すように金属膜１９の表面を平坦化した後、第
４図（ｆ）に示すように金属膜１つをゲート絶縁膜１６
の表面が露出するまで膜厚方向にエツチングすることに
より、第１実施例と同様にゲート絶縁膜１６の上にソー
ス電極１４およびドレイン電極１５と重なり部を持たな
いゲート電極１７を形成することができ、ゲート・ソー
ス間およびゲート・ドレイン間の寄生容量ｃ＋ａｓ。
ＣＧＤを小さくすることができる。
なお、上記第１及び第２実施例ではゲート絶縁膜１６の
上に形成された金属膜１９の表面をレーザ光により平坦
化したが、レーザ光以外の方法を用いてもよい。
上に形成された金属膜１９の表面をレーザ光により平坦
化したが、レーザ光以外の方法を用いてもよい。
以上説明したように本発明は、基板上に半導体層、ソー
ス電極及びドレイン電極を形成する工程と、この上にゲ
ート絶縁膜を形成する工程と、この上にゲート電極とな
る金属膜を形成する工程と、この金属膜の表面を平坦化
する工程と、この後に、前記金属膜を前記ゲート絶縁膜
の表面が露出するまで膜厚方向にエツチングする工程と
からなるものである。したがって、ゲート絶縁膜の上に
ソース電極およびドレイン電極と重なり部を持たないゲ
ート電極を形成することができ、ゲート・ソース間およ
びゲート・ドレイン間の寄生容量を小さくできるので、
動作特性の優れた薄膜トランジスタを得ることができる
。
ス電極及びドレイン電極を形成する工程と、この上にゲ
ート絶縁膜を形成する工程と、この上にゲート電極とな
る金属膜を形成する工程と、この金属膜の表面を平坦化
する工程と、この後に、前記金属膜を前記ゲート絶縁膜
の表面が露出するまで膜厚方向にエツチングする工程と
からなるものである。したがって、ゲート絶縁膜の上に
ソース電極およびドレイン電極と重なり部を持たないゲ
ート電極を形成することができ、ゲート・ソース間およ
びゲート・ドレイン間の寄生容量を小さくできるので、
動作特性の優れた薄膜トランジスタを得ることができる
。
第１図および第２図は本発明の第１実施例を示し、第１
図は本発明方法によって得られるコプラナ型薄膜トラン
ジスタの断面図、第２図（ａ）〜（ｇ）はその製造り程
を示す図、第３図および第４図は本発明の節季実施例を
示し、第３図は本発 ０ 明方法によって得られるスタガー型薄膜トランジスタの
断面間、第４図（ａ）〜（ｆ）はその製造工程を示す図
、第５図は従来方法によって得られるコブラナ型薄膜ト
ランジスタの断面図、第６図（ａ）〜（ｆ）はその製造
工程を示す図である。 １１・・・基板、１２・・・半導体層、１３・・・コン
タクト層、］４・・・ソース電極、１５・・・ドレイン
電極、１６・・・ゲート絶縁膜、１７・・・ゲート電極
、１８゜１９・・・金属膜。
図は本発明方法によって得られるコプラナ型薄膜トラン
ジスタの断面図、第２図（ａ）〜（ｇ）はその製造り程
を示す図、第３図および第４図は本発明の節季実施例を
示し、第３図は本発 ０ 明方法によって得られるスタガー型薄膜トランジスタの
断面間、第４図（ａ）〜（ｆ）はその製造工程を示す図
、第５図は従来方法によって得られるコブラナ型薄膜ト
ランジスタの断面図、第６図（ａ）〜（ｆ）はその製造
工程を示す図である。 １１・・・基板、１２・・・半導体層、１３・・・コン
タクト層、］４・・・ソース電極、１５・・・ドレイン
電極、１６・・・ゲート絶縁膜、１７・・・ゲート電極
、１８゜１９・・・金属膜。
Claims (1)
- 基板上に半導体層、ソース電極及びドレイン電極を形成
する工程と、この上にゲート絶縁膜を形成する工程と、
この上にゲート電極となる金属膜を形成する工程と、こ
の金属膜の表面を平坦化する工程と、この後に、前記金
属膜を前記ゲート絶縁膜の表面が露出するまで膜厚方向
にエッチングする工程とからなることを特徴とする薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2817290A JPH03233938A (ja) | 1990-02-09 | 1990-02-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2817290A JPH03233938A (ja) | 1990-02-09 | 1990-02-09 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03233938A true JPH03233938A (ja) | 1991-10-17 |
Family
ID=12241318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2817290A Pending JPH03233938A (ja) | 1990-02-09 | 1990-02-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03233938A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062548A (ja) * | 2008-08-08 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2013080915A (ja) * | 2011-09-22 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016076725A (ja) * | 2010-07-30 | 2016-05-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-02-09 JP JP2817290A patent/JPH03233938A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062548A (ja) * | 2008-08-08 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US9105659B2 (en) | 2008-08-08 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2016076725A (ja) * | 2010-07-30 | 2016-05-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9559211B2 (en) | 2010-07-30 | 2017-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2013080915A (ja) * | 2011-09-22 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2017228809A (ja) * | 2011-09-22 | 2017-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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